TW201843588A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置可以被提供。半導體裝置可以包括：輸入和輸出（input and output, I/O）電路，其被配置為基於寫入致能信號將從輸入數據產生的傳輸數據輸出為內部數據，並且被配置為基於寫入致能信號來輸出關於輸入數據的錯誤資訊。寫入致能信號可以基於寫入信號來產生，該寫入信號可以根據是否執行錯誤校正操作而被延遲一延遲時間。

Description

半導體裝置
本發明的實施例整體而言關於一種半導體裝置，其被配置為執行錯誤校正操作。
近來，已經使用在每個時脈週期時間期間接收並輸出四位元數據或八位元數據的DDR2方案或DDR3方案來提高半導體裝置的操作速度。如果半導體裝置的數據傳輸速度變得更快，則在半導體裝置內傳輸數據時，發生錯誤的概率可能增加。因此，可能需要新穎的設計方案來保證數據的可靠傳輸。
無論何時在半導體裝置內傳輸數據，都可以產生能夠檢測錯誤發生的錯誤代碼並且該錯誤代碼與數據一起傳輸，以提高數據傳輸的可靠性。錯誤代碼可以包括能夠檢測錯誤的錯誤檢測碼（EDC）和能夠自我校正錯誤的錯誤校正碼（ECC）。
相關申請案的交叉引用： 本申請案請求2017年3月20日提交的申請號為10-2017-0034875的韓國專利申請案的優先權，其全部內容透過引用合併於此。
根據一個實施例，可以提供一種半導體裝置。所述半導體裝置可以包括輸入和輸出（input/output, I/O）控制電路和I/O電路。I/O控制電路可以被配置為將寫入信號延遲一延遲時間以產生寫入致能信號。I/O電路可以被配置為基於寫入致能信號將從輸入數據產生的傳輸數據輸出為內部數據。I/O電路可以被配置為基於寫入致能信號將包括關於輸入數據的錯誤資訊的同位檢查位元輸出為內部同位檢查位元。延遲時間可以根據是否執行錯誤校正操作來控制。
根據一個實施例，可以提供一種半導體裝置。半導體裝置可以包括輸入/輸出（input/output, I/O）控制電路、錯誤校正電路和I/O電路。I/O控制電路可以被配置為將寫入信號延遲一延遲時間以產生寫入致能信號。I/O控制電路可以被配置為將讀取信號延遲一延遲時間以產生讀取選通信號。錯誤校正電路可以被配置為基於寫入信號將輸入數據輸出為傳輸數據。錯誤校正電路可以被配置為基於寫入信號來輸出包括關於輸入數據的錯誤資訊的同位檢查位元。錯誤校正電路可以被配置為根據內部同位檢查位元來校正內部數據的錯誤，以基於讀取信號將校正的內部數據輸出為傳輸數據。I/O電路可以被配置為基於寫入致能信號將傳輸數據輸出為內部數據。I/O電路可以被配置為基於寫入致能信號將同位檢查位元輸出為內部同位檢查位元。I/O電路可以被配置為基於讀取選通信號將內部數據輸出為輸出數據。延遲時間可以根據是否執行錯誤校正操作來控制。
根據一個實施例，可以提供一種半導體裝置。半導體裝置可以包括輸入和輸出（input/output, I/O）電路，其被配置為基於寫入致能信號將從輸入數據產生的傳輸數據輸出為內部數據，並且被配置為基於寫入致能信號來輸出關於輸入數據的錯誤資訊。寫入致能信號可以基於寫入信號來產生，該寫入信號可以根據是否執行錯誤校正操作而被延遲一延遲時間。
下面將參照附圖描述本發明的各種實施例。然而，本文中描述的實施例僅用於說明的目的，並非意在限制本發明的範圍。
各種實施例可以針對執行錯誤校正操作的半導體裝置。
供作參考，可以提供包括附加組件的實施例。此外，根據實施例，可以改變指示信號或電路的啟動狀態的邏輯高配置或邏輯低配置。此外，可以修改實現相同功能或操作所需的一個邏輯閘或多個邏輯閘的配置。即，根據具體情況，一種類型的操作的邏輯閘配置和用於相同類型的操作的另一個邏輯閘配置可以相互替換。如果需要，可以應用各種邏輯閘來實現這些配置。
供作參考，可以提供包括附加組件的實施例。此外，根據實施例，可以改變指示信號或電路的邏輯狀態的邏輯高配置或邏輯低配置。此外，可以修改實現相同功能所需的電晶體的配置。即，根據具體情況，PMOS電晶體的配置和NMOS電晶體的配置可以相互替換。如果需要，可以應用各種電晶體來實現這些配置。
參見圖1，根據一個實施例的半導體裝置可以包括：輸入輸出（input/output, I/O）控制電路10、錯誤校正電路20、I/O電路30和記憶體電路40。I/O控制電路10可以包括延遲控制信號產生電路11和延遲控制電路12。
延遲控制信號產生電路11可以產生延遲控制信號TYCON，延遲控制信號TYCON係根據錯誤校正固定信號ECC_FIX和錯誤校正開始信號ECC_ON的邏輯位準組合而被致能。延遲控制信號產生電路11可以產生延遲控制信號TYCON，如果錯誤校正固定信號ECC_FIX被失能，則延遲控制信號TYCON根據錯誤校正開始信號ECC_ON的邏輯位準被選擇地致能。延遲控制信號產生電路11可以產生如果錯誤校正固定信號ECC_FIX被致能則被致能的延遲控制信號TYCON。致能的延遲控制信號TYCON的邏輯位準可以根據實施例而被設定為不同邏輯位準。隨後將參照圖2和圖3來描述延遲控制信號產生電路11的配置和操作。
延遲控制電路12可以將寫入信號WT延遲根據延遲控制信號TYCON設定的延遲時間，以產生寫入致能信號BWEN，並且延遲控制電路12可以將讀取信號RD延遲根據延遲控制信號TYCON設定的延遲時間，以產生讀取選通信號GIOSTP。如果延遲控制信號TYCON被失能，則延遲控制電路12可以將寫入信號WT延遲第一延遲時間以產生寫入致能信號BWEN。如果延遲控制信號TYCON被致能，則延遲控制電路12可以將寫入信號WT延遲第二延遲時間以產生寫入致能信號BWEN。如果延遲控制信號TYCON被失能，則延遲控制電路12可以將讀取信號RD延遲第一延遲時間以產生讀取選通信號GIOSTP。如果延遲控制信號TYCON被致能，則延遲控制電路12可以將讀取信號RD延遲第二延遲時間以產生讀取選通信號GIOSTP。第二延遲時間可以設定成比第一延遲時間更長。第二延遲時間可以被設定成等於在稍後描述的錯誤校正電路20中產生同位檢查位元PRT＜1:L＞的時間。第二延遲時間可以被設定成等於在稍後描述的錯誤校正電路20中根據內部同位檢查位元IP＜1:L＞來校正內部數據ID＜1:K＞的錯誤的時間。用於產生同位檢查位元PRT＜1:L＞的操作和用於根據內部同位檢查位元IP＜1:L＞來校正內部數據ID＜1:K＞的錯誤的操作可以被設定為錯誤校正操作。錯誤校正固定信號ECC_FIX可以被設定為用於固定延遲控制電路12的延遲時間的信號，而與錯誤校正電路20的操作無關。錯誤校正開始信號ECC_ON可以被設定為驅動錯誤校正電路20以執行錯誤校正操作的信號。稍後將參照圖4至圖7來描述延遲控制電路12的配置和操作。
寫入致能信號BWEN和讀取選通信號GIOSTP可以被設定為用於控制半導體裝置的列路徑的列信號。
如上所述，I/O控制電路10可以將寫入信號WT延遲一延遲時間以產生寫入致能信號BWEN，該延遲時間係根據錯誤校正固定信號ECC_FIX和錯誤校正開始信號ECC_ON的邏輯位準組合而設定。I/O控制電路10可以將讀取信號RD延遲該延遲時間以產生讀取選通信號GIOSTP，該延遲時間係根據錯誤校正固定信號ECC_FIX和錯誤校正開始信號ECC_ON的邏輯位準組合而設定。
在寫入操作期間，錯誤校正電路20可以將輸入數據DIN＜1:K＞輸出為傳輸數據TD＜1:K＞。在寫入操作期間，錯誤校正電路20可以產生包括輸入數據DIN＜1:K＞的錯誤資訊的同位檢查位元PRT＜1:L＞。錯誤校正電路20可以回應於寫入信號WT而將輸入數據DIN＜1:K＞輸出為傳輸數據TD＜1:K＞。錯誤校正電路20可以回應於寫入信號WT和錯誤校正開始信號ECC_ON而輸出包括輸入數據DIN＜1:K＞的錯誤資訊的同位檢查位元PRT＜1:L＞。在讀取操作期間，錯誤校正電路20可以將內部數據ID＜1:K＞輸出為傳輸數據TD＜1:K＞。在讀取操作期間，錯誤校正電路20可以根據內部同位檢查位元IP＜1:L＞來校正內部數據ID＜1:K＞的錯誤。錯誤校正電路20可以回應於讀取信號RD而將內部數據ID＜1:K＞輸出為傳輸數據TD＜1:K＞。錯誤校正電路20可以根據內部同位檢查位元IP＜1:L＞來校正內部數據ID＜1:K＞的錯誤，以回應於讀取信號RD和錯誤校正開始信號ECC_ON而將校正數據輸出為傳輸數據TD＜1:K＞。錯誤校正電路20可以利用採用ECC方案的通用錯誤校正碼（ECC）電路來實現。
在寫入操作期間，I/O電路30可以將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。在寫入操作期間，I/O電路30可以將同位檢查位元PRT＜1:L＞輸出為內部同位檢查位元IP＜1:L＞。在寫入操作期間，I/O電路30可以將內部數據ID＜1:K＞和內部同位檢查位元IP＜1:L＞輸出到I/O線GIO。I/O電路30可以回應於寫入致能信號BWEN而將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。I/O電路30可以回應於寫入致能信號BWEN而將同位檢查位元PRT＜1:L＞輸出為內部同位檢查位元IP＜1:L＞。在讀取操作期間，I/O電路30可以將傳輸數據TD＜1:K＞輸出為輸出數據DOUT＜1:K＞。在讀取操作期間，I/O電路30可以將輸出數據DOUT＜1:K＞輸出到外部設備。I/O電路30可以回應於讀取選通信號GIOSTP而將傳輸數據TD＜1:K＞輸出為輸出數據DOUT＜1:K＞。稍後將參照圖8至圖10來描述I/O電路30的配置和操作。
記憶體電路40可以包括第一記憶庫41至第八記憶庫48和同位檢查位元儲存電路49。記憶體電路40可以將載入在I/O線GIO上的內部數據ID＜1:K＞儲存到在寫入操作期間選中的第一記憶庫41至第八記憶庫48中的一個。在寫入操作期間，記憶體電路40可以將載入在I/O線GIO上的內部同位檢查位元IP＜1:L＞儲存到同位檢查位元儲存電路49中。記憶體電路40可以回應於寫入信號WT而將載入在I/O線GIO上的內部數據ID＜1:K＞儲存到根據位址ADD＜1:N＞的邏輯位準組合選中的第一記憶庫41至第八記憶庫48中的一個。記憶體電路40的同位檢查位元儲存電路49可以回應於寫入信號WT而儲存載入在I/O線GIO上的內部同位檢查位元IP＜1:L＞。記憶體電路40可以將儲存在讀取操作期間選中的第一記憶庫41至第八記憶庫48中的任何一個中的內部數據ID＜1:K＞輸出到I/O線GIO。在讀取操作期間，記憶體電路40可以將儲存在同位檢查位元儲存電路49中的內部同位檢查位元IP＜1:L＞輸出到I/O線GIO。記憶體電路40可以回應於讀取信號RD而將儲存在根據位址ADD＜1:N＞的邏輯位準組合選中的第一記憶庫41至第八記憶庫48中的任何一個中的內部數據ID＜1:K＞輸出到I/O線GIO。記憶體電路40的同位檢查位元儲存電路49可以回應於讀取信號RD而將儲存在其中的內部同位檢查位元IP＜1:L＞輸出到I/O線GIO。儘管圖1示出了記憶體電路40包括八個記憶庫的示例，但是本發明不限於此。例如，包括在記憶體電路40中的記憶庫的數量可以根據實施例而被設定為不同數量。包括在位址ADD＜1:N＞中的位元的數量「N」可以根據記憶庫的數量而被設定為不同數量。
參見圖2，延遲控制信號產生電路11可以被配置為包括反或運算器和反相器，例如但不限於反或閘NOR11和反相器IV11。
延遲控制信號產生電路11可以產生根據錯誤校正固定信號ECC_FIX和錯誤校正開始信號ECC_ON的邏輯位準組合而被致能的延遲控制信號TYCON。延遲控制信號產生電路11可以執行錯誤校正固定信號ECC_FIX與錯誤校正開始信號ECC_ON的OR運算，以產生延遲控制信號TYCON。如果錯誤校正固定信號ECC_FIX和錯誤校正開始信號ECC_ON中的任意一個具有邏輯「高（H）」位準，則延遲控制信號產生電路11可以產生被致能為具有邏輯「高（H）」位準的延遲控制信號TYCON。
下面將參考圖3來描述根據錯誤校正固定信號ECC_FIX和錯誤校正開始信號ECC_ON的邏輯位準組合設定的操作模式，以及用於產生延遲控制信號TYCON的錯誤校正開始信號ECC_ON和錯誤校正固定信號ECC_FIX的邏輯位準。
在第一模式的情況下，錯誤校正固定信號ECC_FIX可以具有邏輯「低（L）」位準，並且錯誤校正開始信號ECC_ON可以具有邏輯「低（L）」位準。
在第一模式中，延遲控制信號產生電路11可以對具有邏輯「低（L）」位準的錯誤校正固定信號ECC_FIX與具有邏輯「低（L）」位準的錯誤校正開始信號ECC_ON執行或運算，以產生被失能為具有邏輯「低（L）」位準的延遲控制信號TYCON。
第一模式是不執行用於產生同位檢查位元PRT＜1:L＞並用於校正內部數據ID＜1:K＞的錯誤的錯誤校正操作的操作模式。
在第二模式的情況下，錯誤校正固定信號ECC_FIX可以具有邏輯「低（L）」位準，而錯誤校正開始信號ECC_ON可以具有邏輯「高（H）」位準。
在第二模式中，延遲控制信號產生電路11可以對具有邏輯「低（L）」位準的錯誤校正固定信號ECC_FIX與具有邏輯「高（H）」位準的錯誤校正開始信號ECC_ON執行或運算，以產生被致能為具有邏輯「高（H）」位準的延遲控制信號TYCON。
第二模式是執行用於產生同位檢查位元PRT＜1:L＞並用於校正內部數據ID＜1:K＞的錯誤的錯誤校正操作的操作模式。
在第三模式的情況下，錯誤校正固定信號ECC_FIX可以具有邏輯「高（H）」位準。在這種情況下，錯誤校正開始信號ECC_ON可以具有邏輯「低（L）」位準或邏輯「高（H）」位準。如果錯誤校正開始信號ECC_ON具有邏輯「高（H）」位準，則錯誤校正電路20可以被驅動，而如果錯誤校正開始信號ECC_ON具有邏輯「低（L）」位準，則錯誤校正電路20可以不被驅動，以不執行錯誤校正操作。
在第三模式中，延遲控制信號產生電路11可以對具有邏輯「高（H）」位準的錯誤校正固定信號ECC_FIX與具有邏輯「低（L）」位準或邏輯「高（H）」位準（即，X）的錯誤校正開始信號ECC_ON執行或運算，以產生被致能為具有邏輯「高（H）」位準的延遲控制信號TYCON。
第三模式是用於固定延遲控制電路12的延遲時間而與錯誤校正電路20的錯誤校正操作無關的操作模式。
參見圖4，延遲控制電路12可以包括寫入脈衝產生電路100、讀取脈衝產生電路200和延遲調整電路300。
寫入脈衝產生電路100可以回應於寫入信號WT而產生具有預定脈衝寬度的寫入脈衝WP。如果被致能為具有邏輯「高（H）」位準的寫入信號WT被輸入到寫入脈衝產生電路100，則寫入脈衝產生電路100可以在預定時段期間產生具有邏輯「高（H）」位準的寫入脈衝WP。被致能的寫入信號WT的邏輯位準和寫入脈衝WP的邏輯位準可以根據實施例而被設定為不同邏輯位準。
讀取脈衝產生電路200可以回應於讀取信號RD而產生具有預定脈衝寬度的讀取脈衝RP。如果被致能為具有邏輯「高（H）」位準的讀取信號RD被輸入到讀取脈衝產生電路200，則讀取脈衝產生電路200可以在預定時段期間產生具有邏輯「高（H）」的讀取脈衝RP。被致能的讀取信號RD的邏輯位準和讀取脈衝RP的邏輯位準可以根據實施例而被設定為不同邏輯位準。
延遲調整電路300可以將寫入脈衝WP延遲回應於延遲控制信號TYCON而設定的延遲時間，以產生寫入致能信號BWEN。如果延遲控制信號TYCON被失能為具有邏輯「低（L）」位準，則延遲調整電路300可以將寫入脈衝WP延遲第一延遲時間以產生寫入致能信號BWEN。如果延遲控制信號TYCON被致能為具有邏輯「高（H）」位準，則延遲調整電路300可以將寫入脈衝WP延遲第二延遲時間以產生寫入致能信號BWEN。延遲調整電路300可以將讀取脈衝RP延遲回應於延遲控制信號TYCON而設定的延遲時間，以產生讀取選通信號GIOSTP。如果延遲控制信號TYCON被失能為具有邏輯「低（L）」位準，則延遲調整電路300可以將讀取脈衝RP延遲第一延遲時間以產生讀取選通信號GIOSTP。如果延遲控制信號TYCON被致能為具有邏輯「高（H）」位準，則延遲調整電路300可以將讀取脈衝RP延遲第二延遲時間以產生讀取選通信號GIOSTP。此外，信號的邏輯位準可以與所描述的不同或相反。例如，被描述為具有邏輯「高（H）」位準的信號可以替代地具有邏輯「低（L）」位準，而被描述為具有邏輯「低」位準的信號可以替代地具有邏輯「高」位準。
參見圖5，寫入脈衝產生電路100可以被配置為包括反相運算器和AND運算器，例如但不限於反相器IV21、反相器IV22和IV23反相器以及及閘AND21。
如果具有邏輯「高（H）」位準的寫入信號WT被輸入到寫入脈衝產生電路100，則寫入脈衝產生電路100可以在預定時段期間產生具有邏輯「高（H）」位準的寫入脈衝WP。寫入脈衝產生電路100可以利用通用的脈衝產生電路來實現。
參見圖6，讀取脈衝產生電路200可以被配置為包括反相運算器和AND運算器，例如但不限於反相器IV31、反相器IV32和反相器IV33以及及閘AND31。
如果具有邏輯「高（H）」位準的讀取信號RD被輸入到讀取脈衝產生電路200，則讀取脈衝產生電路200可以在預定時段期間產生具有邏輯「高（H）」位準的讀取脈衝RP。讀取脈衝產生電路200可以利用通用的脈衝產生電路來實現。
參見圖7，延遲調整電路300可以包括第一延遲調整電路310和第二延遲調整電路320。
第一延遲調整電路310可以被配置為包括第一延遲電路D41、第二延遲電路D42和反相運算器，例如但不限於反相器IV41和反及運算器，例如但不限於反及閘NAND41、反及閘NAND42和反及閘NAND43。如果延遲控制信號TYCON被失能為具有邏輯「低（L）」位準，則第一延遲調整電路310可以利用第一延遲電路D41以及反及閘NAND41和反及閘NAND43來延遲寫入脈衝WP，以產生寫入致能信號BWEN。如果延遲控制信號TYCON被致能為具有邏輯「高（H）」位準，則第一延遲調整電路310可以利用第二延遲電路D42以及反及閘NAND42和反及閘NAND43來延遲寫入脈衝WP，以產生寫入致能信號BWEN。第一延遲電路D41的延遲時間可以被設定為上述的第一延遲時間，並且第二延遲電路D42的延遲時間可以被設定為上述的第二延遲時間。
第二延遲調整電路320可以被配置為包括第三延遲電路D43、第四延遲電路D44、反相運算器，例如但不限於反相器IV42和NAND運算器，例如但不限於反及閘NAND44、反及閘NAND45和反及閘NAND46。如果延遲控制信號TYCON被失能為具有邏輯「低（L）」位準，則第二延遲調整電路320可以利用第三延遲電路D43以及反及閘NAND44和反及閘NAND46來延遲讀取脈衝WP，以產生讀取選通信號GIOSTP。如果延遲控制信號TYCON被致能為具有邏輯「高（H）」位準，則第二延遲調整電路320可以利用第四延遲電路D44以及反及閘NAND45和反及閘NAND46來延遲讀取脈衝RP，以產生讀取選通信號GIOSTP。第三延遲電路D43的延遲時間可以設定為上述的第一延遲時間，並且第四延遲電路D44的延遲時間可以設定為上述的第二延遲時間。
參見圖8，I/O電路30可以包括寫入驅動器31和讀取驅動器32。
寫入驅動器31可以回應於寫入致能信號BWEN而將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。如果寫入致能信號BWEN被致能為具有邏輯「高（H）」位準，則寫入驅動器31可以將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。寫入驅動器31可以回應於寫入致能信號BWEN而將同位檢查位元PRT＜1:L＞輸出為內部同位檢查位元IP＜1:L＞。如果寫入致能信號BWEN被致能為具有邏輯「高（H）」位準，則寫入驅動器31可以將同位檢查位元PRT＜1:L＞輸出為內部同位檢查位元IP＜1:L＞。寫入驅動器31可以將內部數據ID＜1:K＞輸出到I/O線（圖1的GIO）。寫入驅動器31可以將內部同位檢查位元IP＜1:L＞輸出到I/O線（圖1的GIO）。
讀取驅動器32可以回應於讀取選通信號GIOSTP而將傳輸數據TD＜1:K＞輸出為輸出數據DOUT＜1:K＞。如果讀取選通信號GIOSTP被致能為具有邏輯「高（H）」位準，則讀取驅動器32可以將傳輸數據TD＜1:K＞輸出為輸出數據DOUT＜1:K＞。
參見圖9，寫入驅動器31可以包括第一寫入驅動器311和第二寫入驅動器312。
第一寫入驅動器311可以被配置為包括反相運算器、反及運算器、反或運算器和電晶體。在一個實施例中，第一寫入驅動器311可以被配置為包括：例如但不限於反相器IV51、反及閘NAND51、反或閘NOR51、PMOS電晶體P51和NMOS電晶體N51。如果寫入致能信號BWEN被致能為具有邏輯「高（H）」位準，則第一寫入驅動器311可以將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。在圖9中，第一寫入驅動器311被示為具有由反相器IV51、反及閘NAND51、反或閘NOR51、PMOS電晶體P51和NMOS電晶體N51構成的單個電路。然而，第一寫入驅動器311實際上可以被配置為包括與包括在傳輸數據TD＜1:K＞或內部數據ID＜1:K＞中的位元相同數量的電路。即，如果傳輸數據TD＜1:K＞或內部數據ID＜1:K＞具有「K」個位元，則第一寫入驅動器311可以被配置為包括「K」個電路，其中每個電路由反相器IV51、反及閘NAND51、反或閘NOR51、PMOS電晶體P51和NMOS電晶體N51構成。PMOS電晶體P51可以耦接在電源電壓VDD與NMOS電晶體N51之間。NMOS電晶體N51可以耦接在接地電壓VSS與PMOS電晶體P51之間。
第二寫入驅動器312可以被配置為包括反相運算器、反及運算器，反或運算器和電晶體。在一個實施例中，第二寫入驅動器312可以被配置為包括：例如但不限於反相器IV52、反及閘NAND52、反或閘NOR52、PMOS電晶體P52和NMOS電晶體N52。如果寫入致能信號BWEN被致能為具有邏輯「高（H）」位準，則第二寫入驅動器312可以將同位檢查位元PRT＜1:L＞輸出為內部同位檢查位元IP＜1:L＞。在圖9中，第二寫入驅動器312被示為具有由反相器IV52、反及閘NAND52、反或閘NOR52、PMOS電晶體P52和NMOS電晶體N52組成的單個電路。然而，第二寫入驅動器312實際上可以被配置為包括與包括在同位檢查位元PRT＜1:L＞或內部同位檢查位元IP＜1:L＞中的位元相同數量的電路。即，如果同位檢查位元PRT＜1:L＞或內部同位檢查位元IP＜1:L＞具有「L」個位元，則第二寫入驅動器312可以被配置為包括「L」個電路，其中每個電路由反相器IV52、反及閘NAND52、反或閘NOR52、PMOS電晶體P52和NMOS電晶體N52構成。PMOS電晶體P52可以耦接在電源電壓VDD與NMOS電晶體N52之間。NMOS電晶體N52可以耦接在接地電壓VSS與PMOS電晶體P52之間。
參見圖10，讀取驅動器32可以被配置為包括反相運算器、反及運算器、反或運算器和電晶體。在一個實施例中，讀取驅動器32可以被配置為包括：例如但不限於反相器IV53、反及閘NAND53、反或閘NOR53、PMOS電晶體P53和NMOS電晶體N53。如果讀取選通信號GIOSTP被致能為具有邏輯「高（H）」位準，則讀取驅動器32可以將傳輸數據TD＜1:K＞輸出為輸出數據DOUT＜1:K＞。在圖10中，讀取驅動器32被示為具有由反相器IV53、反及閘NAND53、反或閘NOR53、PMOS電晶體P53和NMOS電晶體N53構成的單個電路。然而，讀取驅動器32實際上可以被配置為包括與包括在傳輸數據TD＜1:K＞或輸出數據DOUT＜1:K＞中的位元相同數量的電路。即，如果傳輸數據TD＜1:K＞或輸出數據DOUT＜1:K＞具有「K」個位元，則讀取驅動器32可以被配置為包括「K」個電路，其中每個電路由反相器IV53、反及閘NAND53、反或閘NOR53、PMOS電晶體P53和NMOS電晶體N53構成。PMOS電晶體P53可以耦接在電源電壓VDD與NMOS電晶體N53之間。NMOS電晶體N53可以耦接在接地電壓VSS與PMOS電晶體P53之間。
下面將參照圖1至圖10來描述根據一個實施例的半導體裝置的各種操作模式中的寫入操作。
首先，下面將描述在錯誤校正電路20不執行錯誤校正操作的第一模式中的寫入操作。
在第一模式的情況下，錯誤校正固定信號ECC_FIX可以具有邏輯「低（L）」位準，並且錯誤校正開始信號ECC_ON也可以具有邏輯「低（L）」位準。
延遲控制信號產生電路11可以對具有邏輯「低（L）」位準的錯誤校正固定信號ECC_FIX與具有邏輯「低（L）」位準的錯誤校正開始信號ECC_ON執行或運算，以產生被失能為具有邏輯「低（L）」位準的延遲控制信號TYCON。
延遲控制電路12可以將寫入信號WT延遲第一延遲時間以產生寫入致能信號BWEN，第一延遲時間係根據具有邏輯「低（L）」位準的延遲控制信號TYCON來確定。第一延遲時間可以對應於圖7中所示的第一延遲電路D41的延遲時間。
錯誤校正電路20可以回應於寫入信號WT而將輸入數據DIN＜1:K＞輸出為傳輸數據TD＜1:K＞。錯誤校正電路20可以回應於具有邏輯「低（L）」位準的錯誤校正開始信號ECC_ON而不執行產生同位檢查位元PRT＜1:L＞的錯誤校正操作。
I/O電路30可以回應於寫入致能信號BWEN而經由I/O線GIO將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。
記憶體電路40可以回應於寫入信號WT，而將載入在I/O線GIO上的內部數據ID＜1:K＞儲存到根據位址ADD＜1:N＞的邏輯位準組合選中的第一記憶庫41至第八記憶庫48中的任何一個中。
如上所述，如果錯誤校正操作不被執行，則根據一個實施例的半導體裝置可以減小用於產生寫入致能信號BWEN的延遲控制信號TYCON的延遲時間。因此，在從輸入數據DIN＜1:K＞產生的傳輸數據TD＜1:K＞與寫入致能信號BWEN之間的定時餘量可以增加，以在寫入操作或讀取操作期間獲得足夠的有效數據視窗。
接下來，將在下文中描述在錯誤校正電路20執行錯誤校正操作的第二模式中的寫入操作。
在第二模式的情況下，錯誤校正固定信號ECC_FIX可以具有邏輯「低（L）」位準，而錯誤校正開始信號ECC_ON可以具有邏輯「高（H）」位準。
延遲控制信號產生電路11可以對具有邏輯「低（L）」位準的錯誤校正固定信號ECC_FIX與具有邏輯「高（H）」位準的錯誤校正開始信號ECC_ON執行或運算，以產生被致能為具有邏輯「高（H）」位準的延遲控制信號TYCON。
延遲控制電路12可以將寫入信號WT延遲第二延遲時間以產生寫入致能信號BWEN，第二延遲時間係根據具有邏輯「高（H）」位準的延遲控制信號TYCON來確定。第二延遲時間可以對應於圖7所示的第二延遲電路D42的延遲時間。
錯誤校正電路20可以回應於寫入信號WT而將輸入數據DIN＜1:K＞輸出為傳輸數據TD＜1:K＞。錯誤校正電路20可以回應於具有邏輯「高（H）」位準的錯誤校正開始信號ECC_ON，而執行產生包括輸入數據DIN＜1:K＞的錯誤資訊的同位檢查位元PRT＜1:L＞的錯誤校正操作。
I/O電路30可以回應於寫入致能信號BWEN而經由I/O線GIO將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。I/O電路30可以回應於寫入致能信號BWEN而經由I/O線GIO將同位檢查位元PRT＜1:L＞輸出為內部同位檢查位元IP＜1:L＞。
記憶體電路40可以回應於寫入信號WT，而將載入在I/O線GIO上的內部數據ID＜1:K＞儲存到根據位址ADD＜1:N＞的邏輯位準組合選中的第一記憶庫41至第八記憶庫48中的任何一個中。記憶體電路40的同位檢查位元儲存電路49可以回應於寫入信號WT而儲存載入在I/O線GIO上的內部同位檢查位元IP＜1:L＞。
如上所述，如果錯誤校正操作被執行，則根據一個實施例的半導體裝置可以設定用於產生寫入致能信號BWEN的延遲控制信號TYCON的延遲時間，使得延遲控制信號TYCON的延遲時間等於執行錯誤校正操作的時段。因此，在從輸入數據DIN＜1:K＞產生的同位檢查位元PART＜1:L＞和傳輸數據TD＜1:K＞與寫入致能信號BWEN之間的定時餘量可以增加，以在寫入操作期間獲得足夠的有效數據視窗。
接下來，將結合錯誤校正電路20不執行錯誤校正操作的示例來描述在用於固定延遲控制電路12的延遲時間而與錯誤校正電路20的操作無關的第三模式中的寫入操作。
在第三模式的情況下，錯誤校正固定信號ECC_FIX可以具有邏輯「高（H）」位準，而錯誤校正開始信號ECC_ON可以具有邏輯「低（L）」位準。
在第三模式中，延遲控制信號產生電路11可以對具有邏輯「高（H）」位準的錯誤校正固定信號ECC_FIX與具有邏輯「低（L）」位準的錯誤校正開始信號ECC_ON執行或運算，以產生被致能為具有邏輯「高（H）」位準的延遲控制信號TYCON。
延遲控制電路12可以將寫入信號WT延遲第二延遲時間以產生寫入致能信號BWEN，第二延遲時間係根據具有邏輯「高（H）」位準的延遲控制信號TYCON來確定。第二延遲時間可以對應於圖7所示的第二延遲電路D42的延遲時間。
錯誤校正電路20可以回應於寫入信號WT而將輸入數據DIN＜1:K＞輸出為傳輸數據TD＜1:K＞。錯誤校正電路20可以回應於具有邏輯「低（L）」位準的錯誤校正開始信號ECC_ON而不執行產生同位檢查位元PRT＜1:L＞的錯誤校正操作。
I/O電路30可以回應於寫入致能信號BWEN而經由I/O線GIO將傳輸數據TD＜1:K＞輸出為內部數據ID＜1:K＞。
記憶體電路40可以回應於寫入信號WT，而將載入在I/O線GIO上的內部數據ID＜1:K＞儲存到根據位址ADD＜1:N＞的邏輯位準組合選中的第一記憶庫41至第八記憶庫48中的任何一個中。
如上所述，根據一個實施例的半導體裝置可以固定用於產生寫入致能信號BWEN的延遲控制信號TYCON的延遲時間，而與錯誤校正操作無關。因此，半導體裝置可以產生具有相同延遲時間的列信號。
具有上述配置的半導體裝置可以根據是否執行錯誤校正操作來控制用於產生與列信號相對應的寫入致能信號BWEN和讀取選通信號GIOSTP的延遲控制信號TYCON的延遲時間，由此在寫入操作和讀取操作期間獲得足夠的有效數據視窗。另外，半導體裝置可以固定用於產生與列信號相對應的寫入致能信號BWEN和讀取選通信號GIOSTP的延遲控制信號TYCON的延遲時間，而與錯誤校正操作的執行無關，由此產生具有相同延遲時間的列信號。
參照圖1至圖10描述的半導體裝置可以應用於包括記憶體系統、圖形系統、計算系統、行動系統等的電子系統。例如，如圖11所示，根據一個實施例的電子系統1000可以包括數據儲存電路1001、記憶體控制器1002、緩衝記憶體1003以及輸入和輸出（I/O）介面1004。
數據記憶體電路1001可以根據從記憶體控制器1002產生的控制信號，儲存從記憶體控制器1002輸出的數據，或者將儲存的數據讀取並輸出到記憶體控制器1002。數據記憶體電路1001可以包括圖1所示的半導體裝置。數據儲存電路1001可以包括即使在其電源中斷時也可以保持其儲存的數據的非揮發性記憶體。非揮發性記憶體可以是諸如反或型快閃記憶體或反及型快閃記憶體的快閃記憶體、相變隨機存取記憶體（PRAM）、電阻式隨機存取記憶體（RRAM）、自旋轉移力矩隨機存取記憶體（STREAM）、磁性隨機存取記憶體（MRAM）等。
記憶體控制器1002可以經由I/O介面1004接收從外部設備（例如，主機設備）輸出的命令，並且可以解碼從主機設備輸出的命令，以控制將數據輸入到數據儲存電路1001或緩衝記憶體1003中的操作，或者用於輸出儲存在數據儲存電路1001或緩衝記憶體1003中的數據的操作。儘管圖11用單個方塊示出了記憶體控制器1002，但是記憶體控制器1002可以包括用於控制由非揮發性記憶體組成的數據記憶體電路1001的一個控制器，以及用於控制由揮發性記憶體組成的緩衝記憶體1003的另一個控制器。在一個實施例中，例如，記憶體控制器1002可以包括圖1所示的半導體裝置。
緩衝記憶體1003可以暫時地儲存由記憶體控制器1002處理的數據。即，緩衝記憶體1003可以暫時地儲存從數據儲存電路1001輸出的或輸入到數據儲存電路1001的數據。緩衝記憶體1003可以根據控制信號來儲存從記憶體控制器1002輸出的數據。緩衝記憶體1003可以將儲存的數據讀取並輸出到記憶體控制器1002。緩衝記憶體1003可以包括諸如動態隨機存取記憶體（DRAM）、移動DRAM或靜態隨機存取記憶體（SRAM）的揮發性記憶體。
I/O介面1004可以將記憶體控制器1002物理地和電連接到外部設備（即，主機）。因此，記憶體控制器1002可以經由I/O介面1004接收從外部設備（即，主機）供應的控制信號和數據，並且可以經由I/O介面1004將從記憶體控制器1002產生的數據輸出到外部設備（即，主機）。即，電子系統1000可以經由I/O介面1004與主機通訊。I/O介面1004可以包括諸如如下的各種介面協定中的任何一種：通用序列匯流排（USB）驅動器、多媒體卡（MMC）、快速周邊元件互連（PCI-E）、序列式SCSI（SAS）、序列式AT附件（SATA）、平行AT附件（PATA）、小型電腦系統介面（SCSI）、增強型小型裝置介面（ESDI）和整合裝置電路（IDE）。
電子系統1000可以作為主機或外部儲存設備的輔助儲存設備。電子系統1000可以包括：固態硬碟（SSD）、USB驅動器、安全數位（SD）卡、迷你安全數位（mSD）卡、微型安全數位（微型SD）卡、安全數位高容量（SDHC）卡、記憶棒卡、智能媒體（SM）卡、多媒體卡（MMC）、嵌入式多媒體卡（eMMC）、緊湊型快閃記憶體（CF）卡等。
參見圖12，根據一個實施例的電子系統2000可以包括主機2001、記憶體控制器2002和數據儲存電路2003。
主機2001可以將請求信號和數據輸出至記憶體控制器2002以存取數據儲存電路2003。記憶體控制器2002可以回應於請求信號而將數據、數據選通信號、命令、位址和時脈信號供應到數據儲存電路2003，並且數據儲存電路2003可以回應於該命令而執行寫入操作或讀取操作。主機2001可以將數據傳輸到記憶體控制器2002以將數據儲存到數據儲存電路2003中。另外，主機2001可以經由記憶體控制器2002來接收從數據儲存電路2003輸出的數據。主機2001可以包括利用錯誤校正碼（ECC）方案來校正數據中的錯誤的電路。主機2001可以包括圖1中所示的錯誤校正電路20。在一個實施例中，例如，主機2001可以包括圖1中所示的半導體裝置。
記憶體控制器2002可以作為將主機2001連接到數據儲存電路2003以在主機2001與數據儲存電路2003之間進行通訊的介面。記憶體控制器2002可以接收從主機2001輸出的請求信號和數據，並且可以將數據、數據選通信號、命令、位址和時脈信號產生並提供到數據儲存電路2003，以控制數據儲存電路2003的操作。另外，記憶體控制器2002可以將從數據儲存電路2003輸出的數據供應到主機2001。一個實施例中，例如，記憶體控制器2002可以包括圖1中所示的半導體裝置。
數據儲存電路2003可以包括多個記憶體。數據儲存電路2003可以接收來自記憶體控制器2002的數據、數據選通信號、命令、位址和時脈信號以執行寫入操作或讀取操作。包括在數據儲存電路2003中的每個記憶體可以包括利用錯誤校正碼（ECC）方案來校正數據中的錯誤的電路。數據儲存電路2003可以包括圖1中所示的錯誤校正電路20。在一個實施例中，例如，數據儲存電路2003可以包括圖1中所示的半導體裝置。
在一些實施例中，電子系統2000可以被實現為選擇性地操作包括在主機2001和數據儲存電路2003中的ECC電路的任何一個。或者，電子系統2000可以被實現為同時操作包括在主機2001和數據儲存電路2003中的所有ECC電路。主機2001和記憶體控制器2002可以根據實施例而實施為單個晶片。記憶體控制器2002和數據記憶體電路2003可以根據實施例而實施為單個晶片。
10‧‧‧I/O控制電路
100‧‧‧寫入脈衝產生電路
1000‧‧‧電子系統
1001‧‧‧數據儲存電路
1002‧‧‧記憶體控制器
1003‧‧‧緩衝記憶體
1004‧‧‧I/O介面
11‧‧‧延遲控制信號產生電路
12‧‧‧延遲控制電路
20‧‧‧錯誤校正電路
200‧‧‧讀取脈衝產生電路
2000‧‧‧電子系統
2001‧‧‧主機
2002‧‧‧記憶體控制器
2003‧‧‧數據儲存電路
30‧‧‧I/O電路
31‧‧‧寫入驅動器
311‧‧‧第一寫入驅動器
312‧‧‧第二寫入驅動器
32‧‧‧讀取驅動器
300‧‧‧延遲調整電路
310‧‧‧第一延遲調整電路
320‧‧‧第二延遲調整電路
40‧‧‧記憶體電路
41~48‧‧‧第一記憶庫~第八記憶庫
49‧‧‧同位檢查位元儲存電路
ADD＜1:N＞‧‧‧位址
AND21‧‧‧及閘
AND31‧‧‧及閘
BWEN‧‧‧寫入致能信號
D41‧‧‧第一延遲電路
D42‧‧‧第二延遲電路
D43‧‧‧第三延遲電路
D44‧‧‧第四延遲電路
DIN＜1:K＞‧‧‧輸入數據
DOUT＜1:K＞‧‧‧輸出數據
ECC_FIX‧‧‧錯誤校正固定信號
ECC_ON‧‧‧錯誤校正開始信號
GIO‧‧‧I/O線
GIOSTP‧‧‧讀取選通信號
ID＜1:K＞‧‧‧內部數據
IP＜1:L＞‧‧‧內部同位檢查位元
IV11‧‧‧反相器
IV21~IV23‧‧‧反相器
IV31~IV33‧‧‧反相器
IV41‧‧‧反相器
IV42‧‧‧反相器
IV51~IV53‧‧‧反相器
N51‧‧‧NMOS電晶體
N52‧‧‧NMOS電晶體
N53‧‧‧NMOS電晶體
NAND41~NAND46‧‧‧反及閘
NAND51‧‧‧反及閘
NAND52‧‧‧反及閘
NAND53‧‧‧反及閘
NOR11‧‧‧反或閘
NOR51‧‧‧反或閘
NOR52‧‧‧反或閘
NOR53‧‧‧反或閘
P51‧‧‧PMOS電晶體
P52‧‧‧PMOS電晶體
P53‧‧‧PMOS電晶體
PRT＜I:L＞‧‧‧同位檢查位元
RD‧‧‧讀取信號
RP‧‧‧讀取脈衝
TD＜1:K＞‧‧‧傳輸數據
TYCON‧‧‧延遲控制信號
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
WT‧‧‧寫入信號
WP‧‧‧寫入脈衝
圖1是示出根據本發明的一個實施例的半導體裝置的配置的方塊圖。 圖2是示出包括在圖1的半導體裝置中的延遲控制信號產生電路的電路圖。 圖3是示出圖2中所示的延遲控制信號產生電路的操作的圖表。 圖4是示出包括在圖1的半導體裝置中的延遲控制電路的配置的方塊圖。 圖5是示出包括在圖4的延遲控制電路中的寫入脈衝產生電路的電路圖。 圖6是示出包括在圖4的延遲控制電路中的讀取脈衝產生電路的電路圖。 圖7是示出包括在圖4的延遲控制電路中的延遲調整電路的電路圖。 圖8是示出包括在圖1的半導體裝置中的輸入/輸出（input/output, I/O）電路的配置的方塊圖。 圖9是示出包括在圖8的I/O電路中的寫入驅動器的電路圖。 圖10是示出包括在圖8的I/O電路中的讀取驅動器的電路圖。 圖11是示出採用參照圖1至圖10描述的半導體裝置的電子系統的配置的方塊圖。 圖12是示出採用參照圖1至圖10描述的半導體裝置的另一個電子系統的配置的方塊圖。
無

Claims (24)

  1. 一種半導體裝置，其包括： 輸入輸出(input/output, I/O)控制電路，其被配置為將寫入信號延遲一延遲時間以產生寫入致能信號；以及 輸入輸出電路，其被配置為基於寫入致能信號將從輸入數據產生的傳輸數據輸出為內部數據，並且被配置為基於所述寫入致能信號將包括關於輸入數據的錯誤資訊的同位檢查位元輸出為內部同位檢查位元， 其中，根據是否執行錯誤校正操作來控制所述延遲時間。
  2. 如請求項1所述的半導體裝置， 其中，所述寫入信號的延遲時間根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來設定， 其中，如果透過錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來選擇第一模式，則延遲時間被設定為第一延遲時間，以及 其中，如果透過錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來選擇第二模式或第三模式，則延遲時間被設定為第二延遲時間。
  3. 如請求項2所述的半導體裝置，其中，所述第二延遲時間被設定為比所述第一延遲時間更長，並且所述第二延遲時間被設定為等於用於產生所述同位檢查位元的時間。
  4. 如請求項2所述的半導體裝置， 其中，所述第一模式是不執行用於產生同位檢查位元的錯誤校正操作的操作模式， 其中，所述第二模式是執行錯誤校正操作的操作模式，以及 其中，所述第三模式是用於固定延遲時間而與錯誤校正操作的執行無關的操作模式。
  5. 如請求項1所述的半導體裝置， 其中，所述寫入信號的延遲時間根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來設定， 其中，所述輸入輸出控制電路包括： 延遲控制信號產生電路，其被配置為產生延遲控制信號，所述延遲控制信號根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合而被致能；以及 延遲控制電路，其被配置為將所述寫入信號延遲根據延遲控制信號的邏輯位準來設定的延遲時間，以產生所述寫入致能信號。
  6. 如請求項5所述的半導體裝置， 其中，如果所述錯誤校正固定信號被失能，則所述延遲控制信號根據所述錯誤校正開始信號的邏輯位準而被選擇性地致能，以及 其中，如果所述錯誤校正固定信號被致能，則所述延遲控制信號被致能。
  7. 如請求項5所述的半導體裝置，其中，所述延遲控制電路包括： 寫入脈衝產生電路，其被配置為基於寫入信號來產生具有預定脈衝寬度的寫入脈衝；以及 延遲調整電路，其被配置為將所述寫入脈衝延遲基於延遲控制信號來設定的延遲時間，以產生所述寫入致能信號。
  8. 如請求項1所述的半導體裝置， 其中，所述寫入信號的延遲時間根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來設定，以及 其中，所述半導體裝置還包括： 錯誤校正電路，其被配置為基於寫入信號將輸入數據輸出為傳輸數據，並且被配置為基於錯誤校正開始信號來產生包括關於輸入數據的錯誤資訊的同位檢查位元；以及 記憶體電路，其被配置為基於寫入信號將內部數據儲存到根據位址的邏輯位準組合選中的記憶庫中，並且被配置為基於寫入信號將內部同位檢查位元儲存到同位檢查位元儲存電路中。
  9. 如請求項8所述的半導體裝置，其中，所述錯誤校正電路被配置為如果所述錯誤校正開始信號被致能，則產生所述同位檢查位元，並且被配置為如果所述錯誤校正開始信號被失能，則不產生所述同位檢查位元。
  10. 一種半導體裝置，其包括： 輸入輸出(input/output, I/O)控制電路，其被配置為將寫入信號延遲一延遲時間以產生寫入致能信號，或者被配置為將讀取信號延遲一延遲時間以產生讀取選通信號； 錯誤校正電路，其被配置為基於寫入信號將輸入數據輸出為傳輸數據，被配置為基於寫入信號來輸出包括關於輸入數據的錯誤資訊的同位檢查位元，以及被配置為根據內部同位檢查位元來校正內部數據的錯誤，以基於讀取信號將校正的內部數據輸出為傳輸數據；以及 輸入輸出電路，其被配置為基於寫入致能信號將傳輸數據輸出為內部數據，被配置為基於所述寫入致能信號將所述同位檢查位元輸出為所述內部同位檢查位元，以及被配置為基於讀取選通信號將內部數據輸出為輸出數據， 其中，所述延遲時間根據是否執行錯誤校正操作來控制。
  11. 如請求項10所述的半導體裝置， 其中，所述寫入信號的延遲時間根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來設定， 其中，所述錯誤校正電路被配置為基於所述寫入信號和所述錯誤校正開始信號將所述輸入數據輸出為所述傳輸數據，並且被配置為基於寫入信號和錯誤校正開始信號來輸出包括關於輸入數據的錯誤資訊的同位檢查位元， 其中，如果透過錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來選擇第一模式，則延遲時間被設定為第一延遲時間，以及 其中，如果透過錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來選擇第二模式或第三模式，則延遲時間被設定為第二延遲時間。
  12. 如請求項11所述的半導體裝置，其中，所述第二延遲時間被設定為比所述第一延遲時間更長，並且所述第二延遲時間被設定為等於用於產生所述同位檢查位元的時間或用於校正所述內部數據的錯誤的時間。
  13. 如請求項11所述的半導體裝置， 其中，所述第一模式是不執行用於產生所述同位檢查位元和用於校正所述內部數據的錯誤的錯誤校正操作的操作模式， 其中，所述第二模式是執行錯誤校正操作的操作模式，以及 其中，所述第三模式是用於固定延遲時間而與錯誤校正操作的執行無關的操作模式。
  14. 如請求項10所述的半導體裝置， 其中，所述寫入信號的延遲時間根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來設定， 其中，所述錯誤校正電路被配置為基於所述寫入信號和所述錯誤校正開始信號將所述輸入數據輸出為所述傳輸數據，並且被配置為基於寫入信號和錯誤校正開始信號來輸出包括關於輸入數據的錯誤資訊的同位檢查位元， 其中，如果所述錯誤校正開始信號被致能，則所述錯誤校正電路產生所述同位檢查位元並且校正所述內部數據的錯誤，以及 其中，如果錯誤校正開始信號被失能，則錯誤校正電路不執行用於產生同位檢查位元的操作和用於校正所述內部數據的錯誤的操作。
  15. 如請求項10所述的半導體裝置， 其中，所述寫入信號的延遲時間根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合來設定， 其中，所述錯誤校正電路被配置為基於寫入信號和錯誤校正開始信號將輸入數據輸出為傳輸數據，並且被配置為基於寫入信號和錯誤校正開始信號來輸出包括關於輸入數據的錯誤資訊的同位檢查位元，以及 其中，所述輸入輸出控制電路包括： 延遲控制信號產生電路，其被配置為產生延遲控制信號，所述延遲控制信號根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合而被致能；以及 延遲控制電路，其被配置為將寫入信號延遲根據延遲控制信號的邏輯位準設定的延遲時間，以產生寫入致能信號，並且被配置為將讀取信號延遲所述延遲時間以產生讀取選通信號。
  16. 如請求項15所述的半導體裝置， 其中，如果所述錯誤校正固定信號被失能，則所述延遲控制信號根據所述錯誤校正開始信號的邏輯位準而被選擇性地致能，以及 其中，如果所述錯誤校正固定信號被致能，則所述延遲控制信號被致能。
  17. 如請求項15所述的半導體裝置，其中， 寫入脈衝產生電路，其被配置為基於寫入信號來產生在預定時段期間創造的寫入脈衝； 讀取脈衝產生電路，其被配置為基於讀取信號來產生在預定時段期間創造的讀取脈衝；以及 延遲調整電路，其被配置為將寫入脈衝延遲基於延遲控制信號設定的延遲時間，以產生寫入致能信號，並且被配置為將讀取脈衝延遲基於延遲控制信號設定的延遲時間，以產生讀取選通信號。
  18. 如請求項17所述的半導體裝置，其中，所述延遲調整電路包括： 第一延遲調整電路，其被配置為將所述寫入脈衝延遲基於延遲控制信號設定的延遲時間，以產生所述寫入致能信號；以及 第二延遲調整電路，其被配置為將讀取脈衝延遲基於延遲控制信號設定的延遲時間，以產生讀取選通信號。
  19. 如請求項18所述的半導體裝置， 其中，如果所述延遲控制信號被失能，則將所述延遲時間設定為第一延遲時間，以及 其中，如果所述延遲控制信號被致能，則將所述延遲時間設定為第二延遲時間。
  20. 如請求項10所述的半導體裝置，其中，所述輸入輸出電路包括： 寫入驅動器，其被配置為基於所述寫入致能信號，將所述傳輸數據輸出為所述內部數據，並且將所述同位檢查位元輸出為所述內部同位檢查位元；以及 讀取驅動器，其被配置為基於讀取選通信號將傳輸數據輸出為輸出數據。
  21. 一種半導體裝置，其包括： 輸入和輸出(input/output, I/O)電路，其被配置為基於寫入致能信號將從輸入數據產生的傳輸數據輸出為內部數據，並且被配置為基於寫入致能信號來輸出關於輸入數據的錯誤資訊， 其中，寫入致能信號基於寫入信號來產生，所述寫入信號根據是否執行錯誤校正操作而被延遲一延遲時間。
  22. 如請求項21所述的半導體裝置，還包括： 輸入輸出控制電路，其被配置為將寫入信號延遲根據錯誤校正固定信號和錯誤校正開始信號的邏輯位準組合設定的延遲時間以產生寫入致能信號。
  23. 如請求項21所述的半導體裝置，其中，所述輸入輸出電路被配置為基於所述寫入致能信號將包括關於輸入數據的錯誤資訊的同位檢查位元輸出為內部同位檢查位元。
  24. 如請求項21所述的半導體裝置，還包括： 錯誤校正電路，其被配置為執行錯誤校正操作， 其中，所述錯誤校正操作包括用於產生所述同位檢查位元的操作和用於根據內部同位檢查位元來校正所述內部數據的錯誤的操作。
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