CN108628696A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN108628696A
CN108628696A CN201710827448.4A CN201710827448A CN108628696A CN 108628696 A CN108628696 A CN 108628696A CN 201710827448 A CN201710827448 A CN 201710827448A CN 108628696 A CN108628696 A CN 108628696A
Authority
CN
China
Prior art keywords
signal
write
error correction
delay time
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710827448.4A
Other languages
English (en)
Other versions
CN108628696B (zh
Inventor
李在仁
金溶美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN108628696A publication Critical patent/CN108628696A/zh
Application granted granted Critical
Publication of CN108628696B publication Critical patent/CN108628696B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/611—Specific encoding aspects, e.g. encoding by means of decoding
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

可以提供一种半导体器件。半导体器件可以包括：输入和输出(I/O)电路，其被配置为基于写入使能信号将从输入数据产生的传输数据输出为内部数据，并且被配置为基于写入使能信号来输出关于输入数据的错误信息。写入使能信号可以基于写入信号来产生，该写入信号可以根据是否执行错误校正操作而被延迟一延迟时间。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年3月20日提交的申请号为10-2017-0034875的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件，其被配置为执行错误校正操作。
背景技术
近来，已经使用在每个时钟周期时间期间接收并输出四比特位数据或八比特位数据的DDR2方案或DDR3方案来提高半导体器件的操作速度。如果半导体器件的数据传输速度变得更快，则在半导体器件内传输数据时，发生错误的概率可能增加。因此，可能需要新颖的设计方案来保证数据的可靠传输。
无论何时在半导体器件内传输数据，都可以产生能够检测错误发生的错误代码并且该错误代码与数据一起传输，以提高数据传输的可靠性。错误代码可以包括能够检测错误的错误检测码(EDC)和能够自己校正错误的错误校正码(ECC)。
发明内容
根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括输入和输出(I/O)控制电路和I/O电路。I/O控制电路可以被配置为将写入信号延迟一延迟时间以产生写入使能信号。I/O电路可以被配置为基于写入使能信号将从输入数据产生的传输数据输出为内部数据。I/O电路可以被配置为基于写入使能信号将包括关于输入数据的错误信息的奇偶校验位输出为内部奇偶校验位。延迟时间可以根据是否执行错误校正操作来控制。
根据一个实施例，可以提供一种半导体器件。半导体器件可以包括输入/输出(I/O)控制电路、错误校正电路和I/O电路。I/O控制电路可以被配置为将写入信号延迟一延迟时间以产生写入使能信号。I/O控制电路可以被配置为将读取信号延迟一延迟时间以产生读取选通信号。错误校正电路可以被配置为基于写入信号将输入数据输出为传输数据。错误校正电路可以被配置为基于写入信号来输出包括关于输入数据的错误信息的奇偶校验位。错误校正电路可以被配置为根据内部奇偶校验位来校正内部数据的错误，以基于读取信号将校正的内部数据输出为传输数据。I/O电路可以被配置为基于写入使能信号将传输数据输出为内部数据。I/O电路可以被配置为基于写入使能信号将奇偶校验位输出为内部奇偶校验位。I/O电路可以被配置为基于读取选通信号将内部数据输出为输出数据。延迟时间可以根据是否执行错误校正操作来控制。
根据一个实施例，可以提供一种半导体器件。半导体器件可以包括输入和输出(I/O)电路，其被配置为基于写入使能信号将从输入数据产生的传输数据输出为内部数据，并且被配置为基于写入使能信号来输出关于输入数据的错误信息。写入使能信号可以基于写入信号来产生，该写入信号可以根据是否执行错误校正操作而被延迟一延迟时间。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的配置的框图。
图2是示出包括在图1的半导体器件中的延迟控制信号发生电路的电路图。
图3是示出图2中所示的延迟控制信号发生电路的操作的图表。
图4是示出包括在图1的半导体器件中的延迟控制电路的配置的框图。
图5是示出包括在图4的延迟控制电路中的写入脉冲发生电路的电路图。
图6是示出包括在图4的延迟控制电路中的读取脉冲发生电路的电路图。
图7是示出包括在图4的延迟控制电路中的延迟调整电路的电路图。
图8是示出包括在图1的半导体器件中的输入/输出(I/O)电路的配置的框图。
图9是示出包括在图8的I/O电路中的写入驱动器的电路图。
图10是示出包括在图8的I/O电路中的读取驱动器的电路图。
图11是示出采用参照图1至图10描述的半导体器件的电子系统的配置的框图。
图12是示出采用参照图1至图10描述的半导体器件的另一个电子系统的配置的框图。
具体实施方式
下面将参照附图描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
各种实施例可以针对执行错误校正操作的半导体器件。
供作参考，可以提供包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的逻辑高配置或逻辑低配置。此外，可以修改实现相同功能或操作所需的一个逻辑门或多个逻辑门的配置。即，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一个逻辑门配置可以相互替换。如果需要，可以应用各种逻辑门来实现这些配置。
供作参考，可以提供包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的逻辑状态的逻辑高配置或逻辑低配置。此外，可以修改实现相同功能所需的晶体管的配置。即，根据具体情况，PMOS晶体管的配置和NMOS晶体管的配置可以相互替换。如果需要，可以应用各种晶体管来实现这些配置。
参见图1，根据一个实施例的半导体器件可以包括：I/O控制电路10、错误校正电路20、I/O电路30和存储电路40。I/O控制电路10可以包括延迟控制信号发生电路11和延迟控制电路12。
延迟控制信号发生电路11可以产生根据错误校正固定信号ECC_FIX和错误校正开始信号ECC_ON的逻辑电平组合而被使能的延迟控制信号TYCON。延迟控制信号发生电路11可以产生延迟控制信号TYCON，如果错误校正固定信号ECC_FIX被禁止，则延迟控制信号TYCON根据错误校正开始信号ECC_ON的逻辑电平被选择地使能。延迟控制信号发生电路11可以产生如果错误校正固定信号ECC_FIX被使能则被使能的延迟控制信号TYCON。使能的延迟控制信号TYCON的逻辑电平可以根据实施例而被设定为不同。随后将参照图2和图3来描述延迟控制信号发生电路11的配置和操作。
延迟控制电路12可以将写入信号WT延迟根据延迟控制信号TYCON设定的延迟时间，以产生写入使能信号BWEN，并且延迟控制电路12可以将读取信号RD延迟根据延迟控制信号TYCON设定的延迟时间，以产生读取选通信号GIOSTP。如果延迟控制信号TYCON被禁止，则延迟控制电路12可以将写入信号WT延迟第一延迟时间以产生写入使能信号BWEN。如果延迟控制信号TYCON被使能，则延迟控制电路12可以将写入信号WT延迟第二延迟时间以产生写入使能信号BWEN。如果延迟控制信号TYCON被禁止，则延迟控制电路12可以将读取信号RD延迟第一延迟时间以产生读取选通信号GIOSTP。如果延迟控制信号TYCON被使能，则延迟控制电路12可以将读取信号RD延迟第二延迟时间以产生读取选通信号GIOSTP。第二延迟时间可以设定成比第一延迟时间更长。第二延迟时间可以被设定成等于在稍后描述的错误校正电路20中产生奇偶校验位PRT<1:L>的时间。第二延迟时间可以被设定成等于在稍后描述的错误校正电路20中根据内部奇偶校验位IP<1:L>来校正内部数据ID<1:K>的错误的时间。用于产生奇偶校验位PRT<1:L>的操作和用于根据内部奇偶校验位IP<1:L>来校正内部数据ID<1:K>的错误的操作可以被设定为错误校正操作。错误校正固定信号ECC_FIX可以被设定为用于固定延迟控制电路12的延迟时间的信号，而与错误校正电路20的操作无关。错误校正开始信号ECC_ON可以被设定为驱动错误校正电路20以执行错误校正操作的信号。稍后将参照图4至图7来描述延迟控制电路12的配置和操作。
写入使能信号BWEN和读取选通信号GIOSTP可以被设定为用于控制半导体器件的列路径的列信号。
如上所述，I/O控制电路10可以将写入信号WT延迟根据错误校正固定信号ECC_FIX和错误校正开始信号ECC_ON的逻辑电平组合而设定的延迟时间以产生写入使能信号BWEN。I/O控制电路10可以将读取信号RD延迟根据错误校正固定信号ECC_FIX和错误校正开始信号ECC_ON的逻辑电平组合而设定的延迟时间以产生读取选通信号GIOSTP。
在写入操作期间，错误校正电路20可以将输入数据DIN<1:K>输出为传输数据TD<1:K>。在写入操作期间，错误校正电路20可以产生包括输入数据DIN<1:K>的错误信息的奇偶校验位PRT<1:L>。错误校正电路20可以响应于写入信号WT而将输入数据DIN<1:K>输出为传输数据TD<1:K>。错误校正电路20可以响应于写入信号WT和错误校正开始信号ECC_ON而输出包括输入数据DIN<1:K>的错误信息的奇偶校验位PRT<1:L>。在读取操作期间，错误校正电路20可以将内部数据ID<1:K>输出为传输数据TD<1:K>。在读取操作期间，错误校正电路20可以根据内部奇偶校验位IP<1:L>来校正内部数据ID<1:K>的错误。错误校正电路20可以响应于读取信号RD而将内部数据ID<1:K>输出为传输数据TD<1:K>。错误校正电路20可以根据内部奇偶校验位IP<1:L>来校正内部数据ID<1:K>的错误，以响应于读取信号RD和错误校正开始信号ECC_ON而将校正数据输出为传输数据TD<1:K>。错误校正电路20可以利用采用ECC方案的通用错误校正码(ECC)电路来实现。
在写入操作期间，I/O电路30可以将传输数据TD<1:K>输出为内部数据ID<1:K>。在写入操作期间，I/O电路30可以将奇偶校验位PRT<1:L>输出为内部奇偶校验位IP<1:L>。在写入操作期间，I/O电路30可以将内部数据ID<1:K>和内部奇偶校验位IP<1:L>输出到I/O线GIO。I/O电路30可以响应于写入使能信号BWEN而将传输数据TD<1:K>输出为内部数据ID<1:K>。I/O电路30可以响应于写入使能信号BWEN而将奇偶校验位PRT<1:L>输出为内部奇偶校验位IP<1:L>。在读取操作期间，I/O电路30可以将传输数据TD<1:K>输出为输出数据DOUT<1:K>。在读取操作期间，I/O电路30可以将输出数据DOUT<1:K>输出到外部设备。I/O电路30可以响应于读取选通信号GIOSTP而将传输数据TD<1:K>输出为输出数据DOUT<1:K>。稍后将参照图8至图10来描述I/O电路30的配置和操作。
存储电路40可以包括第一存储体至第八存储体41～48和奇偶校验位储存电路49。存储电路40可以将加载在I/O线GIO上的内部数据ID<1:K>储存到在写入操作期间选中的第一存储体至第八存储体41～48中的一个。在写入操作期间，存储电路40可以将加载在I/O线GIO上的内部奇偶校验位IP<1:L>储存到奇偶校验位储存电路49中。存储电路40可以响应于写入信号WT而将加载在I/O线GIO上的内部数据ID<1:K>储存到根据地址ADD<1:N>的逻辑电平组合选中的第一存储体至第八存储体41～48中的一个。存储电路40的奇偶校验位储存电路49可以响应于写入信号WT而储存加载在I/O线GIO上的内部奇偶校验位IP<1:L>。存储电路40可以将储存在读取操作期间选中的第一存储体至第八存储体41～48中的任何一个中的内部数据ID<1:K>输出到I/O线GIO。在读取操作期间，存储电路40可以将储存在奇偶校验位储存电路49中的内部奇偶校验位IP<1:L>输出到I/O线GIO。存储电路40可以响应于读取信号RD而将储存在根据地址ADD<1:N>的逻辑电平组合选中的第一存储体至第八存储体41～48中的任何一个中的内部数据ID<1:K>输出到I/O线GIO。存储电路40的奇偶校验位储存电路49可以响应于读取信号RD而将储存在其中的内部奇偶校验位IP<1:L>输出到I/O线GIO。尽管图1示出了存储电路40包括八个存储体的示例，但是本公开不限于此。例如，包括在存储电路40中的存储体的数量可以根据实施例而被设定为不同。包括在地址ADD<1:N>中的比特位的数量“N”可以根据存储体的数量而被设定为不同。
参见图2，延迟控制信号发生电路11可以被配置为包括或非运算器和反相器，例如但不限于或非门NOR11和反相器IV11。
延迟控制信号发生电路11可以产生根据错误校正固定信号ECC_FIX和错误校正开始信号ECC_ON的逻辑电平组合而被使能的延迟控制信号TYCON。延迟控制信号发生电路11可以执行错误校正固定信号ECC_FIX与错误校正开始信号ECC_ON的OR运算，以产生延迟控制信号TYCON。如果错误校正固定信号ECC_FIX和错误校正开始信号ECC_ON中的任意一个具有逻辑“高(H)”电平，则延迟控制信号发生电路11可以产生被使能为具有逻辑“高(H)”电平的延迟控制信号TYCON。
下面将参考图3来描述根据错误校正固定信号ECC_FIX和错误校正开始信号ECC_ON的逻辑电平组合设定的操作模式，以及用于产生延迟控制信号TYCON的错误校正开始信号ECC_ON和错误校正固定信号ECC_FIX的逻辑电平。
在第一模式的情况下，错误校正固定信号ECC_FIX可以具有逻辑“低(L)”电平，并且错误校正开始信号ECC_ON可以具有逻辑“低(L)”电平。
在第一模式中，延迟控制信号发生电路11可以具有逻辑“低(L)”电平的错误校正固定信号ECC_FIX与具有逻辑“低(L)”电平的错误校正开始信号ECC_ON执行或运算，以产生被禁止为具有逻辑“低(L)”电平的延迟控制信号TYCON。
第一模式是不执行用于产生奇偶校验位PRT<1:L>并用于校正内部数据ID<1:K>的错误的错误校正操作的操作模式。
在第二模式的情况下，错误校正固定信号ECC_FIX可以具有逻辑“低(L)”电平，而错误校正开始信号ECC_ON可以具有逻辑“高(H)”电平。
在第二模式中，延迟控制信号发生电路11可以对具有逻辑“低(L)”电平的错误校正固定信号ECC_FIX与具有逻辑“高(H)”电平的错误校正开始信号ECC_ON执行或运算，以产生被使能为具有逻辑“高(H)”电平的延迟控制信号TYCON。
第二模式是执行用于产生奇偶校验位PRT<1:L>并用于校正内部数据ID<1:K>的错误的错误校正操作的操作模式。
在第三模式的情况下，错误校正固定信号ECC_FIX可以具有逻辑“高(H)”电平。在这种情况下，错误校正开始信号ECC_ON可以具有逻辑“低(L)”电平或逻辑“高(H)”电平。如果错误校正开始信号ECC_ON具有逻辑“高(H)”电平，则错误校正电路20可以被驱动，而如果错误校正开始信号ECC_ON具有逻辑“低(L)”电平，则错误校正电路20可以不被驱动，以不执行错误校正操作。
在第三模式中，延迟控制信号发生电路11可以对具有逻辑“高(H)”电平的错误校正固定信号ECC_FIX与具有逻辑“低(L)”电平或逻辑“高(H)”电平(即，X)的错误校正开始信号ECC_ON执行或运算，以产生被使能为具有逻辑“高(H)”电平的延迟控制信号TYCON。
第三模式是用于固定延迟控制电路12的延迟时间而与错误校正电路20的错误校正操作无关的操作模式。
参见图4，延迟控制电路12可以包括写入脉冲发生电路100、读取脉冲发生电路200和延迟调整电路300。
写入脉冲发生电路100可以响应于写入信号WT而产生具有预定脉冲宽度的写入脉冲WP。如果被使能为具有逻辑“高(H)”电平的写入信号WT被输入到写入脉冲发生电路100，则写入脉冲发生电路100可以在预定时段期间产生具有逻辑“高(H)”电平的写入脉冲WP。被使能的写入信号WT的逻辑电平和写入脉冲WP的逻辑电平可以根据实施例而被设定为不同。
读取脉冲发生电路200可以响应于读取信号RD而产生具有预定脉冲宽度的读取脉冲RP。如果被使能为具有逻辑“高(H)”电平的读取信号RD被输入到读取脉冲发生电路200，则读取脉冲发生电路200可以在预定时段期间产生具有逻辑“高(H)”的读取脉冲RP。被使能的读取信号RD的逻辑电平和读取脉冲RP的逻辑电平可以根据实施例而被设定为不同。
延迟调整电路300可以将写入脉冲WP延迟响应于延迟控制信号TYCON而设定的延迟时间，以产生写入使能信号BWEN。如果延迟控制信号TYCON被禁止为具有逻辑“低(L)”电平，则延迟调整电路300可以将写入脉冲WP延迟第一延迟时间以产生写入使能信号BWEN。如果延迟控制信号TYCON被使能为具有逻辑“高(H)”电平，则延迟调整电路300可以将写入脉冲WP延迟第二延迟时间以产生写入使能信号BWEN。延迟调整电路300可以将读取脉冲RP延迟响应于延迟控制信号TYCON而设定的延迟时间，以产生读取选通信号GIOSTP。如果延迟控制信号TYCON被禁止为具有逻辑“低(L)”电平，则延迟调整电路300可以将读取脉冲RP延迟第一延迟时间以产生读取选通信号GIOSTP。如果延迟控制信号TYCON被使能为具有逻辑“高(H)”电平，则延迟调整电路300可以将读取脉冲RP延迟第二延迟时间以产生读取选通信号GIOSTP。此外，信号的逻辑电平可以与所描述的不同或相反。例如，被描述为具有逻辑“高(H)”电平的信号可以替代地具有逻辑“低(L)”电平，而被描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
参见图5，写入脉冲发生电路100可以被配置为包括反相运算器和AND运算器，例如但不限于反相器IV21、IV22和IV23以及与门AND21。
如果具有逻辑“高(H)”电平的写入信号WT被输入到写入脉冲发生电路100，则写入脉冲发生电路100可以在预定时段期间产生具有逻辑“高(H)”电平的写入脉冲WP。写入脉冲发生电路100可以利用通用的脉冲发生电路来实现。
参见图6，读取脉冲发生电路200可以被配置为包括反相运算器和AND运算器，例如但不限于反相器IV31、IV32和IV33以及与门AND31。
如果具有逻辑“高(H)”电平的读取信号RD被输入到读取脉冲发生电路200，则读取脉冲发生电路200可以在预定时段期间产生具有逻辑“高(H)”电平的读取脉冲RP。读取脉冲发生电路200可以利用通用的脉冲发生电路来实现。
参见图7，延迟调整电路300可以包括第一延迟调整电路310和第二延迟调整电路320。
第一延迟调整电路310可以被配置为包括第一延迟电路D41、第二延迟电路D42和反相运算器，例如但不限于反相器IV41和与非运算器，例如但不限于与非门NAND41、NAND42和NAND43。如果延迟控制信号TYCON被禁止为具有逻辑“低(L)”电平，则第一延迟调整电路310可以利用第一延迟电路D41以及与非门NAND41和NAND43来延迟写入脉冲WP，以产生写入使能信号BWEN。如果延迟控制信号TYCON被使能为具有逻辑“高(H)”电平，则第一延迟调整电路310可以利用第二延迟电路D42以及与非门NAND42和NAND43来延迟写入脉冲WP，以产生写入使能信号BWEN。第一延迟电路D41的延迟时间可以被设定为上述的第一延迟时间，并且第二延迟电路D42的延迟时间可以被设定为上述的第二延迟时间。
第二延迟调整电路320可以被配置为包括第三延迟电路D43、第四延迟电路D44、反相运算器，例如但不限于反相器IV42和NAND运算器，例如但不限于与非门NAND44、NAND45和NAND46。如果延迟控制信号TYCON被禁止为具有逻辑“低(L)”电平，则第二延迟调整电路320可以利用第三延迟电路D43以及与非门NAND44和NAND46来延迟读取脉冲WP，以产生读取选通信号GIOSTP。如果延迟控制信号TYCON被使能为具有逻辑“高(H)”电平，则第二延迟调整电路320可以利用第四延迟电路D44以及与非门NAND45和NAND46来延迟读取脉冲RP，以产生读取选通信号GIOSTP。第三延迟电路D43的延迟时间可以设定为上述的第一延迟时间，并且第四延迟电路D44的延迟时间可以设定为上述的第二延迟时间。
参见图8，I/O电路30可以包括写入驱动器31和读取驱动器32。
写入驱动器31可以响应于写入使能信号BWEN而将传输数据TD<1:K>输出为内部数据ID<1:K>。如果写入使能信号BWEN被使能为具有逻辑“高(H)”电平，则写入驱动器31可以将传输数据TD<1:K>输出为内部数据ID<1:K>。写入驱动器31可以响应于写入使能信号BWEN而将奇偶校验位PRT<1:L>输出为内部奇偶校验位IP<1:L>。如果写入使能信号BWEN被使能为具有逻辑“高(H)”电平，则写入驱动器31可以将奇偶校验位PRT<1:L>输出为内部奇偶校验位IP<1:L>。写入驱动器31可以将内部数据ID<1:K>输出到I/O线(图1的GIO)。写入驱动器31可以将内部奇偶校验位IP<1:L>输出到I/O线(图1的GIO)。
读取驱动器32可以响应于读取选通信号GIOSTP而将传输数据TD<1:K>输出为输出数据DOUT<1:K>。如果读取选通信号GIOSTP被使能为具有逻辑“高(H)”电平，则读取驱动器32可以将传输数据TD<1:K>输出为输出数据DOUT<1:K>。
参见图9，写入驱动器31可以包括第一写入驱动器311和第二写入驱动器312。
第一写入驱动器311可以被配置为包括反相运算器、与非运算器、或非运算器和晶体管。在一个实施例中，第一写入驱动器311可以被配置为包括：例如但不限于反相器IV51、与非门NAND51、或非门NOR51、PMOS晶体管P51和NMOS晶体管N51。如果写入使能信号BWEN被使能为具有逻辑“高(H)”电平，则第一写入驱动器311可以将传输数据TD<1:K>输出为内部数据ID<1:K>。在图9中，第一写入驱动器311被示为具有由反相器IV51、与非门NAND51、或非门NOR51、PMOS晶体管P51和NMOS晶体管N51构成的单个电路。然而，第一写入驱动器311实际上可以被配置为包括与包括在传输数据TD<1:K>或内部数据ID<1:K>中的比特位相同数量的电路。即，如果传输数据TD<1:K>或内部数据ID<1:K>具有“K”个比特位，则第一写入驱动器311可以被配置为包括“K”个电路，其中每个电路由反相器IV51、与非门NAND51、或非门NOR51、PMOS晶体管P51和NMOS晶体管N51构成。PMOS晶体管P51可以耦接在电源电压VDD与NMOS晶体管N51之间。NMOS晶体管N51可以耦接在接地电压VSS与PMOS晶体管P51之间。
第二写入驱动器312可以被配置为包括反相运算器、与非运算器，或非运算器和晶体管。在一个实施例中，第二写入驱动器312可以被配置为包括：例如但不限于反相器IV52、与非门NAND52、或非门NOR52、PMOS晶体管P52和NMOS晶体管N52。如果写入使能信号BWEN被使能为具有逻辑“高(H)”电平，则第二写入驱动器312可以将奇偶校验位PRT<1:L>输出为内部奇偶校验位IP<1:L>。在图9中，第二写入驱动器312被示为具有由反相器IV52、与非门NAND52、或非门NOR52、PMOS晶体管P52和NMOS晶体管N52组成的单个电路。然而，第二写入驱动器312实际上可以被配置为包括与包括在奇偶校验位PRT<1:L>或内部奇偶校验位IP<1:L>中的比特位相同数量的电路。即，如果奇偶校验位PRT<1:L>或内部奇偶校验位IP<1:L>具有“L”个比特位，则第二写入驱动器312可以被配置为包括“L”个电路，其中每个电路由反相器IV52、与非门NAND52、或非门NOR52、PMOS晶体管P52和NMOS晶体管N52构成。PMOS晶体管P52可以耦接在电源电压VDD与NMOS晶体管N52之间。NMOS晶体管N52可以耦接在接地电压VSS与PMOS晶体管P52之间。
参见图10，读取驱动器32可以被配置为包括反相运算器、与非运算器、或非运算器和晶体管。在一个实施例中，读取驱动器32可以被配置为包括：例如但不限于反相器IV53、与非门NAND53、或非门NOR53、PMOS晶体管P53和NMOS晶体管N53。如果读取选通信号GIOSTP被使能为具有逻辑“高(H)”电平，则读取驱动器32可以将传输数据TD<1:K>输出为输出数据DOUT<1:K>。在图10中，读取驱动器32被示为具有由反相器IV53、与非门NAND53、或非门NOR53、PMOS晶体管P53和NMOS晶体管N53构成的单个电路。然而，读取驱动器32实际上可以被配置为包括与包括在传输数据TD<1:K>或输出数据DOUT<1:K>中的比特位相同数量的电路。即，如果传输数据TD<1:K>或输出数据DOUT<1:K>具有“K”个比特位，则读取驱动器32可以被配置为包括“K”个电路，其中每个电路由反相器IV53、与非门NAND53、或非门NOR53、PMOS晶体管P53和NMOS晶体管N53构成。PMOS晶体管P53可以耦接在电源电压VDD与NMOS晶体管N53之间。NMOS晶体管N53可以耦接在接地电压VSS与PMOS晶体管P53之间。
下面将参照图1至图10来描述根据一个实施例的半导体器件的各种操作模式中的写入操作。
首先，下面将描述在错误校正电路20不执行错误校正操作的第一模式中的写入操作。
在第一模式的情况下，错误校正固定信号ECC_FIX可以具有逻辑“低(L)”电平，并且错误校正开始信号ECC_ON也可以具有逻辑“低(L)”电平。
延迟控制信号发生电路11可以对具有逻辑“低(L)”电平的错误校正固定信号ECC_FIX与具有逻辑“低(L)”电平的错误校正开始信号ECC_ON执行或运算，以产生被禁止为具有逻辑“低(L)”电平的延迟控制信号TYCON。
延迟控制电路12可以将写入信号WT延迟根据具有逻辑“低(L)”电平的延迟控制信号TYCON来确定的第一延迟时间，以产生写入使能信号BWEN。第一延迟时间可以对应于图7中所示的第一延迟电路D41的延迟时间。
错误校正电路20可以响应于写入信号WT而将输入数据DIN<1:K>输出为传输数据TD<1:K>。错误校正电路20可以响应于具有逻辑“低(L)”电平的错误校正开始信号ECC_ON而不执行产生奇偶校验位PRT<1:L>的错误校正操作。
I/O电路30可以响应于写入使能信号BWEN而经由I/O线GIO将传输数据TD<1:K>输出为内部数据ID<1:K>。
存储电路40可以响应于写入信号WT，而将加载在I/O线GIO上的内部数据ID<1:K>储存到根据地址ADD<1:N>的逻辑电平组合选中的第一存储体至第八存储体41～48中的任何一个中。
如上所述，如果错误校正操作不被执行，则根据一个实施例的半导体器件可以减小用于产生写入使能信号BWEN的延迟控制信号TYCON的延迟时间。因此，在从输入数据DIN<1:K>产生的传输数据TD<1:K>与写入使能信号BWEN之间的定时余量可以增加，以在写入操作或读取操作期间获得足够的有效数据窗口。
接下来，将在下文中描述在错误校正电路20执行错误校正操作的第二模式中的写入操作。
在第二模式的情况下，错误校正固定信号ECC_FIX可以具有逻辑“低(L)”电平，而错误校正开始信号ECC_ON可以具有逻辑“高(H)”电平。
延迟控制信号发生电路11可以对具有逻辑“低(L)”电平的错误校正固定信号ECC_FIX与具有逻辑“高(H)”电平的错误校正开始信号ECC_ON执行或运算，以产生被使能为具有逻辑“高(H)”电平的延迟控制信号TYCON。
延迟控制电路12可以将写入信号WT延迟根据具有逻辑“高(H)”电平的延迟控制信号TYCON来确定的第二延迟时间，以产生写入使能信号BWEN。第二延迟时间可以对应于图7所示的第二延迟电路D42的延迟时间。
错误校正电路20可以响应于写入信号WT而将输入数据DIN<1:K>输出为传输数据TD<1:K>。错误校正电路20可以响应于具有逻辑“高(H)”电平的错误校正开始信号ECC_ON，而执行产生包括输入数据DIN<1:K>的错误信息的奇偶校验位PRT<1:L>的错误校正操作。
I/O电路30可以响应于写入使能信号BWEN而经由I/O线GIO将传输数据TD<1:K>输出为内部数据ID<1:K>。I/O电路30可以响应于写入使能信号BWEN而经由I/O线GIO将奇偶校验位PRT<1:L>输出为内部奇偶校验位IP<1:L>。
存储电路40可以响应于写入信号WT，而将加载在I/O线GIO上的内部数据ID<1:K>储存到根据地址ADD<1:N>的逻辑电平组合选中的第一存储体至第八存储体41～48中的任何一个中。存储电路40的奇偶校验位储存电路49可以响应于写入信号WT而储存加载在I/O线GIO上的内部奇偶校验位IP<1:L>。
如上所述，如果错误校正操作被执行，则根据一个实施例的半导体器件可以设定用于产生写入使能信号BWEN的延迟控制信号TYCON的延迟时间，使得延迟控制信号TYCON的延迟时间等于执行错误校正操作的时段。因此，在从输入数据DIN<1:K>产生的奇偶校验位PART<1:L>和传输数据TD<1:K>与写入使能信号BWEN之间的定时余量可以增加，以在写入操作期间获得足够的有效数据窗口。
接下来，将结合错误校正电路20不执行错误校正操作的示例来描述在用于固定延迟控制电路12的延迟时间而与错误校正电路20的操作无关的第三模式中的写入操作。
在第三模式的情况下，错误校正固定信号ECC_FIX可以具有逻辑“高(H)”电平，而错误校正开始信号ECC_ON可以具有逻辑“低(L)”电平。
在第三模式中，延迟控制信号发生电路11可以对具有逻辑“高(H)”电平的错误校正固定信号ECC_FIX与具有逻辑“低(L)”电平的错误校正开始信号ECC_ON执行或运算，以产生被使能为具有逻辑“高(H)”电平的延迟控制信号TYCON。
延迟控制电路12可以将写入信号WT延迟根据具有逻辑“高(H)”电平的延迟控制信号TYCON来确定的第二延迟时间，以产生写入使能信号BWEN。第二延迟时间可以对应于图7所示的第二延迟电路D42的延迟时间。
错误校正电路20可以响应于写入信号WT而将输入数据DIN<1:K>输出为传输数据TD<1:K>。错误校正电路20可以响应于具有逻辑“低(L)”电平的错误校正开始信号ECC_ON而不执行产生奇偶校验位PRT<1:L>的错误校正操作。
I/O电路30可以响应于写入使能信号BWEN而经由I/O线GIO将传输数据TD<1:K>输出为内部数据ID<1:K>。
存储电路40可以响应于写入信号WT，而将加载在I/O线GIO上的内部数据ID<1:K>储存到根据地址ADD<1:N>的逻辑电平组合选中的第一存储体至第八存储体41～48中的任何一个中。
如上所述，根据一个实施例的半导体器件可以固定用于产生写入使能信号BWEN的延迟控制信号TYCON的延迟时间，而与错误校正操作无关。因此，半导体器件可以产生具有相同延迟时间的列信号。
具有上述配置的半导体器件可以根据是否执行错误校正操作来控制用于产生与列信号相对应的写入使能信号BWEN和读取选通信号GIOSTP的延迟控制信号TYCON的延迟时间，由此在写入操作和读取操作期间获得足够的有效数据窗口。另外，半导体器件可以固定用于产生与列信号相对应的写入使能信号BWEN和读取选通信号GIOSTP的延迟控制信号TYCON的延迟时间，而与错误校正操作的执行无关，由此产生具有相同延迟时间的列信号。
参照图1至图10描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图11所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入和输出(I/O)接口1004。
数据存储电路1001可以根据从存储器控制器1002产生的控制信号，储存从存储器控制器1002输出的数据，或者将储存的数据读取并输出到存储器控制器1002。数据存储电路1001可以包括图1所示的半导体器件。数据储存电路1001可以包括即使在其电源中断时也可以保持其储存的数据的非易失性存储器。非易失性存储器可以是诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STREAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图11用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据存储电路1001的一个控制器，以及用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。在一个实施例中，例如，存储器控制器1002可以包括图1所示的半导体器件。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存电路1001输出的或输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，并且可以经由I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如如下的各种接口协议中的任何一种：通用串行总线(USB)驱动器、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电路(IDE)。
电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括：固态盘(SSD)、USB驱动器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
参见图12，根据一个实施例的电子系统2000可以包括主机2001、存储器控制器2002和数据储存电路2003。
主机2001可以将请求信号和数据输出至存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号而将数据、数据选通信号、命令、地址和时钟信号供应到数据储存电路2003，并且数据储存电路2003可以响应于该命令而执行写入操作或读取操作。主机2001可以将数据传输到存储器控制器2002以将数据储存到数据储存电路2003中。另外，主机2001可以经由存储器控制器2002来接收从数据储存电路2003输出的数据。主机2001可以包括利用错误校正码(ECC)方案来校正数据中的错误的电路。主机2001可以包括图1中所示的错误校正电路20。在一个实施例中，例如，主机2001可以包括图1中所示的半导体器件。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以在主机2001与数据储存电路2003之间进行通信的接口。存储器控制器2002可以接收从主机2001输出的请求信号和数据，并且可以将数据、数据选通信号、命令、地址和时钟信号产生并提供到数据储存电路2003，以控制数据储存电路2003的操作。另外，存储器控制器2002可以将从数据储存电路2003输出的数据供应到主机2001。一个实施例中，例如，存储器控制器2002可以包括图1中所示的半导体器件。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以接收来自存储器控制器2002的数据、数据选通信号、命令、地址和时钟信号以执行写入操作或读取操作。包括在数据储存电路2003中的每个存储器可以包括利用错误校正码(ECC)方案来校正数据中的错误的电路。数据储存电路2003可以包括图1中所示的错误校正电路20。在一个实施例中，例如，数据储存电路2003可以包括图1中所示的半导体器件。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的ECC电路的任何一个。或者，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中的所有ECC电路。主机2001和存储器控制器2002可以根据实施例而实施为单个芯片。存储器控制器2002和数据存储电路2003可以根据实施例而实施为单个芯片。

Claims (24)

1.一种半导体器件，其包括：
输入输出I/O控制电路，其被配置为将写入信号延迟一延迟时间以产生写入使能信号；以及
I/O电路，其被配置为基于写入使能信号将从输入数据产生的传输数据输出为内部数据，并且被配置为基于所述写入使能信号将包括关于输入数据的错误信息的奇偶校验位输出为内部奇偶校验位，
其中，根据是否执行错误校正操作来控制所述延迟时间。
2.根据权利要求1所述的半导体器件，
其中，所述写入信号的延迟时间根据错误校正固定信号和错误校正开始信号的逻辑电平组合来设定，
其中，如果通过错误校正固定信号和错误校正开始信号的逻辑电平组合来选择第一模式，则延迟时间被设定为第一延迟时间，以及
其中，如果通过错误校正固定信号和错误校正开始信号的逻辑电平组合来选择第二模式或第三模式，则延迟时间被设定为第二延迟时间。
3.根据权利要求2所述的半导体器件，其中，所述第二延迟时间被设定为比所述第一延迟时间更长，并且所述第二延迟时间被设定为等于用于产生所述奇偶校验位的时间。
4.根据权利要求2所述的半导体器件，
其中，所述第一模式是不执行用于产生奇偶校验位的错误校正操作的操作模式，
其中，所述第二模式是执行错误校正操作的操作模式，以及
其中，所述第三模式是用于固定延迟时间而与错误校正操作的执行无关的操作模式。
5.根据权利要求1所述的半导体器件，
其中，所述写入信号的延迟时间根据错误校正固定信号和错误校正开始信号的逻辑电平组合来设定，
其中，所述I/O控制电路包括：
延迟控制信号发生电路，其被配置为产生延迟控制信号，所述延迟控制信号根据错误校正固定信号和错误校正开始信号的逻辑电平组合而被使能；以及
延迟控制电路，其被配置为将所述写入信号延迟根据延迟控制信号的逻辑电平来设定的延迟时间，以产生所述写入使能信号。
6.根据权利要求5所述的半导体器件，
其中，如果所述错误校正固定信号被禁止，则所述延迟控制信号根据所述错误校正开始信号的逻辑电平而被选择性地使能，以及
其中，如果所述错误校正固定信号被使能，则所述延迟控制信号被使能。
7.根据权利要求5所述的半导体器件，其中，所述延迟控制电路包括：
写入脉冲发生电路，其被配置为基于写入信号来产生具有预定脉冲宽度的写入脉冲；以及
延迟调整电路，其被配置为将所述写入脉冲延迟基于延迟控制信号来设定的延迟时间，以产生所述写入使能信号。
8.根据权利要求1所述的半导体器件，
其中，所述写入信号的延迟时间根据错误校正固定信号和错误校正开始信号的逻辑电平组合来设定，以及
其中，所述半导体器件还包括：
错误校正电路，其被配置为基于写入信号将输入数据输出为传输数据，并且被配置为基于错误校正开始信号来产生包括关于输入数据的错误信息的奇偶校验位；以及
存储电路，其被配置为基于写入信号将内部数据储存到根据地址的逻辑电平组合选中的存储体中，并且被配置为基于写入信号将内部奇偶校验位储存到奇偶校验位储存电路中。
9.根据权利要求8所述的半导体器件，其中，所述错误校正电路被配置为如果所述错误校正开始信号被使能，则产生所述奇偶校验位，并且被配置为如果所述错误校正开始信号被禁止，则不产生所述奇偶校验位。
10.一种半导体器件，其包括：
输入输出I/O控制电路，其被配置为将写入信号延迟一延迟时间以产生写入使能信号，或者被配置为将读取信号延迟一延迟时间以产生读取选通信号；
错误校正电路，其被配置为基于写入信号将输入数据输出为传输数据，被配置为基于写入信号来输出包括关于输入数据的错误信息的奇偶校验位，以及被配置为根据内部奇偶校验位来校正内部数据的错误，以基于读取信号将校正的内部数据输出为传输数据；以及
I/O电路，其被配置为基于写入使能信号将传输数据输出为内部数据，被配置为基于所述写入使能信号将所述奇偶校验位输出为所述内部奇偶校验位，以及被配置为基于读取选通信号将内部数据输出为输出数据，
其中，所述延迟时间根据是否执行错误校正操作来控制。
11.根据权利要求10所述的半导体器件，
其中，所述写入信号的延迟时间根据错误校正固定信号和错误校正开始信号的逻辑电平组合来设定，
其中，所述错误校正电路被配置为基于所述写入信号和所述错误校正开始信号将所述输入数据输出为所述传输数据，并且被配置为基于写入信号和错误校正开始信号来输出包括关于输入数据的错误信息的奇偶校验位，
其中，如果通过错误校正固定信号和错误校正开始信号的逻辑电平组合来选择第一模式，则延迟时间被设定为第一延迟时间，以及
其中，如果通过错误校正固定信号和错误校正开始信号的逻辑电平组合来选择第二模式或第三模式，则延迟时间被设定为第二延迟时间。
12.根据权利要求11所述的半导体器件，其中，所述第二延迟时间被设定为比所述第一延迟时间更长，并且所述第二延迟时间被设定为等于用于产生所述奇偶校验位的时间或用于校正所述内部数据的错误的时间。
13.根据权利要求11所述的半导体器件，
其中，所述第一模式是不执行用于产生所述奇偶校验位和用于校正所述内部数据的错误的错误校正操作的操作模式，
其中，所述第二模式是执行错误校正操作的操作模式，以及
其中，所述第三模式是用于固定延迟时间而与错误校正操作的执行无关的操作模式。
14.根据权利要求10所述的半导体器件，
其中，所述写入信号的延迟时间根据错误校正固定信号和错误校正开始信号的逻辑电平组合来设定，
其中，所述错误校正电路被配置为基于所述写入信号和所述错误校正开始信号将所述输入数据输出为所述传输数据，并且被配置为基于写入信号和错误校正开始信号来输出包括关于输入数据的错误信息的奇偶校验位，
其中，如果所述错误校正开始信号被使能，则所述错误校正电路产生所述奇偶校验位并且校正所述内部数据的错误，以及
其中，如果错误校正开始信号被禁止，则错误校正电路不执行用于产生奇偶校验位的操作和用于校正所述内部数据的错误的操作。
15.根据权利要求10所述的半导体器件，
其中，所述写入信号的延迟时间根据错误校正固定信号和错误校正开始信号的逻辑电平组合来设定，
其中，所述错误校正电路被配置为基于写入信号和错误校正开始信号将输入数据输出为传输数据，并且被配置为基于写入信号和错误校正开始信号来输出包括关于输入数据的错误信息的奇偶校验位，以及
其中，所述I/O控制电路包括：
延迟控制信号发生电路，其被配置为产生延迟控制信号，所述延迟控制信号根据错误校正固定信号和错误校正开始信号的逻辑电平组合而被使能；以及
延迟控制电路，其被配置为将写入信号延迟根据延迟控制信号的逻辑电平设定的延迟时间，以产生写入使能信号，并且被配置为将读取信号延迟所述延迟时间以产生读取选通信号。
16.根据权利要求15所述的半导体器件，
其中，如果所述错误校正固定信号被禁止，则所述延迟控制信号根据所述错误校正开始信号的逻辑电平而被选择性地使能，以及
其中，如果所述错误校正固定信号被使能，则所述延迟控制信号被使能。
17.根据权利要求15所述的半导体器件，其中，
写入脉冲发生电路，其被配置为基于写入信号来产生在预定时段期间创建的写入脉冲；
读取脉冲发生电路，其被配置为基于读取信号来产生在预定时段期间创建的读取脉冲；以及
延迟调整电路，其被配置为将写入脉冲延迟基于延迟控制信号设定的延迟时间，以产生写入使能信号，并且被配置为将读取脉冲延迟基于延迟控制信号设定的延迟时间，以产生读取选通信号。
18.根据权利要求17所述的半导体器件，其中，所述延迟调整电路包括：
第一延迟调整电路，其被配置为将所述写入脉冲延迟基于延迟控制信号设定的延迟时间，以产生所述写入使能信号；以及
第二延迟调整电路，其被配置为将读取脉冲延迟基于延迟控制信号设定的延迟时间，其，以产生读取选通信号。
19.根据权利要求18所述的半导体器件，
其中，如果所述延迟控制信号被禁止，则将所述延迟时间设定为第一延迟时间，以及
其中，如果所述延迟控制信号被使能，则将所述延迟时间设定为第二延迟时间。
20.根据权利要求10所述的半导体器件，其中，所述I/O电路包括：
写入驱动器，其被配置为基于所述写入使能信号，将所述传输数据输出为所述内部数据，并且将所述奇偶校验位输出为所述内部奇偶校验位；以及
读取驱动器，其被配置为基于读取选通信号将传输数据输出为输出数据。
21.一种半导体器件，其包括：
输入和输出I/O电路，其被配置为基于写入使能信号将从输入数据产生的传输数据输出为内部数据，并且被配置为基于写入使能信号来输出关于输入数据的错误信息，
其中，写入使能信号基于写入信号来产生，所述写入信号根据是否执行错误校正操作而被延迟一延迟时间。
22.根据权利要求21所述的半导体器件，还包括：
I/O控制电路，其被配置为将写入信号延迟根据错误校正固定信号和错误校正开始信号的逻辑电平组合设定的延迟时间以产生写入使能信号。
23.根据权利要求21所述的半导体器件，其中，所述I/O电路被配置为基于所述写入使能信号将包括关于输入数据的错误信息的奇偶校验位输出为内部奇偶校验位。
24.根据权利要求21所述的半导体器件，还包括：
错误校正电路，其被配置为执行错误校正操作，
其中，所述错误校正操作包括用于产生所述奇偶校验位的操作和用于根据内部奇偶校验位来校正所述内部数据的错误的操作。
CN201710827448.4A 2017-03-20 2017-09-14 半导体器件 Active CN108628696B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170034875A KR20180106495A (ko) 2017-03-20 2017-03-20 반도체장치
KR10-2017-0034875 2017-03-20

Publications (2)

Publication Number Publication Date
CN108628696A true CN108628696A (zh) 2018-10-09
CN108628696B CN108628696B (zh) 2022-02-11

Family

ID=63520351

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710827448.4A Active CN108628696B (zh) 2017-03-20 2017-09-14 半导体器件

Country Status (4)

Country Link
US (1) US10419025B2 (zh)
KR (1) KR20180106495A (zh)
CN (1) CN108628696B (zh)
TW (1) TWI770086B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111667862A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 半导体芯片
CN112054882A (zh) * 2019-06-05 2020-12-08 爱思开海力士有限公司 抑制因串扰而导致数据错误发生的数据传输系统及方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190067669A (ko) 2017-12-07 2019-06-17 에스케이하이닉스 주식회사 전자장치
US11037637B2 (en) 2018-12-10 2021-06-15 Micron Technology, Inc. Defect detection in memories with time-varying bit error rate

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577214A (en) * 1992-05-18 1996-11-19 Opti, Inc. Programmable hold delay
US20120159286A1 (en) * 2010-12-17 2012-06-21 Sony Corporation Data transmission device, memory control device, and memory system
CN103426461A (zh) * 2012-05-17 2013-12-04 三星电子株式会社 磁性随机存取存储器
CN103944589A (zh) * 2014-04-30 2014-07-23 中国科学院微电子研究所 一种bch编码、解码方法及装置
CN104143356A (zh) * 2014-07-25 2014-11-12 记忆科技(深圳)有限公司 一种具有存储控制器的dram
CN105991252A (zh) * 2015-03-16 2016-10-05 英特尔Ip公司 用于保护数据传输块免受存储器错误和传输错误的方法和设备
CN106487372A (zh) * 2015-08-24 2017-03-08 三星电子株式会社 包括单线接口的装置和具有该装置的数据处理系统
CN107045484A (zh) * 2016-02-05 2017-08-15 爱思开海力士有限公司 数据存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8347165B2 (en) 2007-12-17 2013-01-01 Micron Technology, Inc. Self-timed error correcting code evaluation system and method
JP6072449B2 (ja) * 2012-07-09 2017-02-01 ルネサスエレクトロニクス株式会社 半導体記憶回路及びその動作方法
KR102165231B1 (ko) * 2013-12-30 2020-10-14 에스케이하이닉스 주식회사 스큐를 보정하는 리시버 회로, 이를 포함하는 반도체 장치 및 시스템
US9431129B2 (en) * 2014-04-30 2016-08-30 Qualcomm Incorporated Variable read delay system
KR20160012551A (ko) * 2014-07-24 2016-02-03 에스케이하이닉스 주식회사 복수 채널을 구비하는 반도체 장치 및 시스템
CN105654986B (zh) * 2014-11-14 2020-02-07 群联电子股份有限公司 取样电路模块、存储器控制电路单元及数据取样方法
US10243584B2 (en) * 2016-05-11 2019-03-26 Samsung Electronics Co., Ltd. Memory device including parity error detection circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577214A (en) * 1992-05-18 1996-11-19 Opti, Inc. Programmable hold delay
US20120159286A1 (en) * 2010-12-17 2012-06-21 Sony Corporation Data transmission device, memory control device, and memory system
CN103426461A (zh) * 2012-05-17 2013-12-04 三星电子株式会社 磁性随机存取存储器
CN103944589A (zh) * 2014-04-30 2014-07-23 中国科学院微电子研究所 一种bch编码、解码方法及装置
CN104143356A (zh) * 2014-07-25 2014-11-12 记忆科技(深圳)有限公司 一种具有存储控制器的dram
CN105991252A (zh) * 2015-03-16 2016-10-05 英特尔Ip公司 用于保护数据传输块免受存储器错误和传输错误的方法和设备
CN106487372A (zh) * 2015-08-24 2017-03-08 三星电子株式会社 包括单线接口的装置和具有该装置的数据处理系统
CN107045484A (zh) * 2016-02-05 2017-08-15 爱思开海力士有限公司 数据存储装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
葛帅: "《基于GPU的LDPC存储优化并行译码结构设计》", 《北京航空航天大学学报》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111667862A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 半导体芯片
CN112054882A (zh) * 2019-06-05 2020-12-08 爱思开海力士有限公司 抑制因串扰而导致数据错误发生的数据传输系统及方法

Also Published As

Publication number Publication date
US20180269901A1 (en) 2018-09-20
CN108628696B (zh) 2022-02-11
TWI770086B (zh) 2022-07-11
TW201843588A (zh) 2018-12-16
KR20180106495A (ko) 2018-10-01
US10419025B2 (en) 2019-09-17

Similar Documents

Publication Publication Date Title
CN108305654B (zh) 半导体器件
CN108628696A (zh) 半导体器件
KR102243582B1 (ko) 반도체장치
US10665318B2 (en) Semiconductor systems
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US20200211630A1 (en) Semiconductor devices
US20180136844A1 (en) Arithmetic circuit and a semiconductor device
US10373662B2 (en) Semiconductor device having ranks that perform a termination operation
CN108376552A (zh) 集成电路
US10319455B2 (en) Semiconductor device
US11495286B2 (en) Semiconductor devices
US10261860B2 (en) Semiconductor systems
CN112017703B (zh) 半导体器件
US20170344422A1 (en) Semiconductor devices and semiconductor systems
US10552277B2 (en) Electronic devices
CN112466362A (zh) 半导体设备
CN108346444B (zh) 半导体器件
US11429477B2 (en) Semiconductor devices
US11048602B2 (en) Electronic devices
CN111696594B (zh) 半导体器件
US10024915B2 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant