CN103426461A - 磁性随机存取存储器 - Google Patents

Abstract

公开了一种磁性随机存取存储器（MRAM）、包括其的存储模块和存储系统、以及MRAM的控制方法。MRAM包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，以及支持多个工作模式的模式寄存器。

Description

磁性随机存取存储器

相关申请的交叉引用

此申请要求于2012年5月17日在韩国知识产权局提交的韩国专利申请No.10-2012-0052594的优先权，通过引用将其公开全面合并于此。

技术领域

公开的实施例涉及一种半导体存储设备，并且更具体地，涉及一种包括非易失性磁层的磁性随机存取存储器（MRAM）的工作模式。

背景技术

半导体产品的体积正在逐渐减小，但是半导体产品仍然使用大容量的数据处理。从而，增加半导体产品中使用的存储设备的工作速度和集成度是有帮助的。为了满足这样的特性，已经提出了一种通过使用根据磁性材料的极性改变的电阻变化来实现存储器功能的MRAM。

发明内容

公开的实施例提供了一种提供各种工作模式的磁性随机存取存储器（MRAM），以及包括其的存储模块和存储系统。各种工作模式可以用于执行高速、高容量及低功耗的功能。

根据一个实施例，提供了一种磁性随机存取存储器（MRAM），其包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，MRAM包括支持MRAM的多个工作模式的模式寄存器，其中每个工作模式与MRAM的一组工作特性关联。

可以使用模式寄存器来设置脉冲（burst）长度，脉冲长度指示针对MRAM的读或写命令可存取的列位置的最大数目。

可以使用模式寄存器来设置读脉冲类型，读脉冲类型定义在数据终端上从MRAM输出的数据的次序。

可以使用模式寄存器来设置列地址选通（CAS）延迟，CAS延迟定义MRAM的读命令和有效输出数据的首位之间的时钟周期延迟。

可以使用模式寄存器来设置MRAM的测试模式。

可以使用模式寄存器来提供MRAM的延迟锁定环（DLL）重置特性。

可以使用模式寄存器来提供用于MRAM的自动预充电的写恢复和读命令至预充电特性。

可以使用模式寄存器来在MRAM的预充电省电模式期间选择延迟锁定环（DLL）使用。

可以使用模式寄存器来选择MRAM的延迟锁定环（DLL）启用或禁用。

模式寄存器可以用于输出MRAM的驱动器阻抗控制。

可以使用模式寄存器来选择MRAM的额外延迟。

可以使用模式寄存器来提供写均衡特性来补偿MRAM的时钟和选通之间的偏斜。

可以使用模式寄存器来提供MRAM的片上端接特性。

可以使用模式寄存器来提供当在没有MRAM的命令情况下而在操作期间选择的注册标称端接（nominal termination）或停驻端接（park termination）、以及写命令被注册时，所选择的动态端接。

可以使用模式寄存器来提供启用MRAM的额外端接电阻输出的端接数据选通功能。

可以使用模式寄存器来提供MRAM的输出缓冲器启用或禁用功能。

可以使用模式寄存器来提供通过MRAM的内部写命令和有效输入数据的首位之间的时钟周期延迟来定义的列地址选通（CAS）写延迟功能。

可以使用模式寄存器来提供启用在MRAM和存储控制器之间发送的数据的循环冗余校验（CRC）计算的写CRC功能。

可以使用模式寄存器来提供用于读取MRAM的预定系统时序校准位序列的多目的寄存器（MPR）功能。

模式寄存器可以提供在MRAM的多次读/写期间的训练模式、命令和地址（CA）奇偶校验错误日志、或模式寄存器读出功能。

可以使用模式寄存器来提供用于选择MRAM的1/2速率时钟模式或1/4速率时钟模式的减速模式。

可以使用模式寄存器来提供在MRAM的低频率模式寄存器设置（MRS模式寄存器信号）命令期间的1/2速率时钟模式，以及提供正常操作期间的1/4速率时钟模式。

可以使用模式寄存器来提供每个MRAM编址模式，以用于中，将不同的片上端接（ODT）或参考电压值编程到一个等级（rank）中的MRAM。

可以使用模式寄存器来控制MRAM的写命令延迟。

当启用MRAM的CRC和数据掩码（DM）二者时，模式寄存器可以根据写命令延迟将向命令缓冲器发送的命令延迟预定的时钟周期。

可以使用模式寄存器来控制用于读取存储在MRAM的模式寄存器中的数据的模式寄存器读模式。

模式寄存器可以根据以下方法来读取数据：在其中向所有数据信号（DQ）通道返回相同的模式的串行数据返回方法、在其中并行于DQ通道读取数据的并行数据返回方法、或者在其中发布关于一个MPR的读命令之后向DQ通道返回不同的MPR的交错数据返回方法。

可以使用模式寄存器来控制用于提供MRAM的最低功耗模式的最大省电模式。

可以使用模式寄存器来提供监视MRAM的内部DQ参考电压的工作电压范围、步长、参考电压步进时间、参考电压全步进时间、或参考电压有效电平的参数的功能。

可以使用模式寄存器来控制命令地址延迟功能，其中，通过在发布MRAM的命令之后启用命令/地址接收器时的时钟周期时间来定义命令地址延迟功能。

可以使用模式寄存器来提供用于补偿MRAM的偏斜的读均衡的数据选通（DQS）的读前同步码（preamble）训练功能。

可以使用模式寄存器来提供读前同步码功能，使得MRAM的数据选通（DQS）具有在DQ数据输出之前的预定前同步码时间。

可以使用模式寄存器来提供读前同步码功能，使得MRAM的数据选通（DQS）具有在DQ数据输入之前的预定前同步码时间。

可以使用模式寄存器来提供用于将CA奇偶校验延迟预定的时钟周期的CA奇偶校验延迟功能，其中可以计算MRAM的地址信号和命令信号的奇偶校验。

可以使用模式寄存器来通知MRAM的CRC错误状态，使得确定由MRAM产生的错误是CRC错误还是地址/奇偶校验错误。

可以使用模式寄存器来通知MRAM的CA奇偶校验错误状态，使得确定由MRAM产生的错误是CRC错误还是地址/奇偶校验错误。

可以使用模式寄存器来控制MRAM的ODT输入缓冲器省电功能。

可以使用模式寄存器来提供MRAM的DM功能。

可以使用模式寄存器来提供用于倒置写数据以减少MRAM的功耗的写数据总线倒置（DBI）功能。

可以使用模式寄存器来提供用于倒置读取数据以减少MRAM的功耗的读DBI功能。

可以使用模式寄存器来提供基于MRAM的VDDQ电压的内部DQ参考电压训练功能。

可以使用模式寄存器来控制定义MRAM的CAS至CAS命令延迟时间的tCCD时序。

可以使用模式寄存器来提供当发送MRAM的写数据的CRC值时的延迟设置。

可以使用模式寄存器来提供当发送MRAM的读数据的CRC值时的延迟设置。

根据另一实施例，提供了一种半导体设备，包括：至少一个贯穿电极；和通过至少一个贯穿电极彼此电连接的半导体层，并且包括磁性随机存取存储器（MRAM），MRAM包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，其中半导体层每个包括支持MRAM的多个工作模式的模式寄存器，其中每个工作模式与用于MRAM的一组工作特性关联。

根据另一实施例，提供了一种存储模块，包括：模块板；以及至少一个磁性随机存取存储器（MRAM）芯片，其安装在模块板上并且包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，其中至少一个MRAM芯片包括支持多个工作模式的模式寄存器，其中每个工作模式与用于MRAM的一组工作特性关联。

存储模块可以进一步包括缓冲器芯片，其安装在模块板上并且管理至少一个MRAM芯片的操作。

根据另一实施例，提供了一种存储系统，包括：磁性随机存取存储器（MRAM），其包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元；及存储控制器，其与MRAM通信，其中MRAM包括支持多个工作模式的模式寄存器，其中每个工作模式与用于MRAM的一组工作特性关联。存储控制器可以被配置为用于以下方面：选择第一模式寄存器设置代码，第一模式寄存器设置代码包括用来在不同模式寄存器状态之间选择的一组预定位，每个模式寄存器状态与多个工作模式之一对应并且用于设置一组工作特性；以及输出包括第一模式寄存器设置代码的第一命令，其中，该组预定位的每一位具有特定值以用于选择与第一组工作特性关联的第一工作模式，其中第一模式寄存器设置代码用于根据第一组工作特性来控制MRAM的操作。

存储系统可以进一步包括连接在MRAM和存储控制器之间的光链路，其中，通过光链路来通信电到光转换信号或光到电转换信号。

在另一实施例中，公开了一种控制磁性随机存取存储器（MRAM）的操作的方法，MRAM包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元。该方法包括：选择第一模式寄存器设置代码，第一模式寄存器设置代码包括用来在不同模式寄存器状态之间选择的一组预定位，每个模式寄存器状态用于设置一组工作特性；以及输出包括第一模式寄存器设置代码的第一命令，其中该组预定位的每一位具有特定值以便选择用于设置第一组工作特性的第一模式寄存器状态，其中第一模式寄存器设置代码用于根据第一组工作特性来控制MRAM的操作。

该方法可以进一步包括：选择第二模式寄存器设置代码，第二模式寄存器设置代码包括该组预定位；以及输出包括第二模式寄存器设置代码的第二命令，其中该组预定位的每一位具有特定值以便选择包括第二组工作特性的第二模式寄存器状态，其中第二模式寄存器设置代码用于根据第二组工作特性来控制MRAM的操作。

该组预定位可以是用于第一模式寄存器设置代码和第二模式寄存器设置代码二者的、在模式寄存器设置代码之内具有相同位置的一组比特。

第一组工作特性可以包括以下的一个或更多：指示针对MRAM的读或写命令可存取的列位置的最大数目的脉冲长度；定义在数据终端上从MRAM输出的数据的次序的读脉冲类型；定义MRAM的读命令和有效输出数据的首位之间的时钟周期延迟的列地址选通（CAS）延迟；MRAM的测试模式；MRAM的延迟锁定环（DLL）重置特性；用于MRAM的自动预充电的写恢复和读命令至预充电特性；以及MRAM的预充电省电模式期间的延迟锁定环（DLL）使用。

第二组工作特性可以包括以下的一个或更多：MRAM的延迟锁定环（DLL）启用或禁用；MRAM的输出驱动器阻抗控制；MRAM的额外延迟；补偿MRAM的选通和时钟之间的偏斜的写均衡特性；MRAM的片上端接特性；启用MRAM的额外端接电阻输出的端接数据选通功能；以及MRAM的输出缓冲器启用或禁用功能。

附图说明

从如下结合附图的详细描述中将更清楚地理解示范性实施例，在附图中：

图1是根据一个实施例的包括磁性随机存取存储器（MRAM）的半导体存储系统的图；

图2是根据一个实施例的MRAM的图；

图3是根据一个实施例的在图2的存储库中的示范性存储单元阵列的图；

图4是根据一个实施例的图3的存储单元的示范性立体图；

图5A和5B是用于描述根据一个实施例的，根据写在图4的磁性隧道结（MTJ）设备上的数据的磁化方向的示范性图；

图6是用于描述根据一个实施例的，图4的STT-MRAM单元的示范性写操作的图；

图7A和7B是用于描述根据某些实施例的，图4的STT-MRAM单元中的示范性MTJ设备的图；

图8是用于描述根据另一实施例的，图4的STT-MRAM单元中的示范性MTJ设备的图；

图9A和9B是用于描述根据其它实施例的，图4的STT-MRAM单元中的示范性双MTJ设备的图；

图10和11是根据某些实施例的示范性模式寄存器时序图；

图12A至18B是用于描述根据各种实施例的示范性模式寄存器状态的图；

图19是根据一个实施例的具有延迟功能的示范性MRAM的图；

图20至23是根据某些示范性实施例的根据延迟的示范性时序图；

图24是根据另一示范性实施例的MRAM的图；

图25是根据另一示范性实施例的MRAM的图；

图26是用于描述根据示范性实施例的检错码（EDC）模式寄存器的图；

图27是根据示范性实施例的，具有DQS前同步码功能的MRAM的框图；

图28是用于描述根据一个实施例的，图27的DQS前同步码控制块的示范性工作时序的图；

图29至35是用于描述根据示范性实施例的MRAM封装、MRAM引脚、和MRAM模块的图；

图36是根据示范性实施例的，具有包括MRAM半导体层的堆叠结构的半导体设备的图；

图37是根据一个实施例的包括MRAM的示范性存储系统的图；

图38是根据一个实施例的包括MRAM的示范性数据处理系统的图；

图39是根据一个实施例的包括MRAM的示范性服务器系统的图；以及

图40是根据一个实施例的包括MRAM的示范性计算系统的图。

具体实施方式

以下，将参照附图更完全地描述各个实施例。然而，可以在许多不同的形式中实现此发明，而不应该认为此发明限于此处阐述的示范性实施例。在附图中，相似的参考数字表示相似的元件，并且为了清楚可以夸大或减小结构的尺寸。

在本说明书中使用的术语仅用来描述特定实施例，而不是意欲限制本发明构思。除非它在上下文中具有清楚地不同的意思，否则在单数中使用的表达涵盖了复数的表达。在本说明书中，要理解诸如“包括”、“包含”或“具有”等的术语旨在指示在本说明书中公开的特征、数字、步骤、动作、部件、部分或其组合的存在，并且不是意欲排除一个或多个其它特征、数字、步骤、动作、部件、部分或其组合可能存在或可能被添加的可能性。

如此处使用的，术语“和/或”包括一个或多个关联的所列项的任意和全部组合。

应该理解，虽然这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应该被这些术语限制。除非另外指示，否则仅使用这些术语来区分一个元件与另一个元件。例如，在不脱离本公开的教导的情况下，第一芯片可以被称为第二芯片，并且类似地，第二芯片也可以被称为第一芯片。

应该理解，当一个元件被称作“连接”或“耦接”到另一元件或“在另一元件上”时，可以将它直接连接或耦接到另一元件或者在另一元件上，或者可以存在中间元件。相反地，当一个元件被称作是“直接连接”或“直接耦接”到另一元件时，则不存在中间元件。如此处使用的，术语“和/或”包括一个或多个关联的所列项的任意和全部组合，并且可以缩写为“/”。将参照作为理想示意图的平面视图和/或截面视图来描述此处描述的实施例。因此，可以根据制造技术和/或容差来修改示范性视图。因此，所公开的实施例不限于图中所示的那些，而是包括基于制造过程而形成的配置的修改。因此，图中示例的区域具有示意性的，并且图中所示的区域的形状例示了元件的区域的特定形状，并且特定属性和形状不限制本发明的各方面。

为了便于描述，这里可以使用诸如“在……之下”、“在……下方”、“较低的”、“在……上”、“较上的”等的空间相对术语来描述如图中所示的一个元件或特征对另一（些）元件或特征的关系。应该理解，空间相对术语旨在涵盖除了图中描绘的取向之外的、使用或操作中的设备的不同取向。例如，如果翻转图中的设备，则描述为“在其它元件或特征下方”或“在其它元件或特征之下”的元件将位于“在其它元件或特征上方”。从而，术语“在……下方”可以涵盖上面和下面两个取向。设备可以有其它朝向（旋转90度或在其它取向），并且这里使用的空间相对描述符被进行相应地解释。

除非另外定义，否则这里使用的全部术语（包括技术和科学术语）具有此公开所属的领域的普通技术人员所通常理解的一样的意思。还应该进一步理解，诸如那些在通用词典中定义的术语应该被解释为具有与它们在相关领域的上下文中意思一致的意思，而将不被解释为理想化的或过于正式的意义，除非此处清楚地作此定义。

磁性随机存取存储器（MRAM）是基于磁致电阻（magnetoresistance）的非易失性计算机存储技术。MRAM在很多方面不同于易失性RAM。因为MRAM是非易失性的，所以即使当断电时MRAM也可以保持存储器的细节。

通常，非易失性RAM慢于易失性RAM，但是MRAM具有比得上易失性RAM的读和写响应时间的读和写响应时间。不同于存储电荷作为数据的普通RAM技术，MRAM通过使用磁磁致电阻元件来存储数据。通常，磁致电阻元件由每个被磁化的两个磁层形成。

MRAM是通过使用磁性隧道结型式（pattern）来读和写数据的非易失性存储设备，其中，所述磁性隧道结型式包括两个磁层和布置在磁层之间的绝缘薄膜。根据磁层的磁化方向可以改变磁性隧道结型式的电阻值，并且通过使用这样的电阻值的差可以编程或移除数据。

使用自旋转移扭矩（STT）现象的MRAM使用如下的方法，其中，根据具有极化自旋的电流在一个方向流动时的电子的自旋转移来改变磁层的磁化方向。一个磁层（固定层）的磁化方向可以是固定的，并且可以根据基于编程电流而产生的磁场来改变另一磁层（自由层）的磁化方向。

编程电流的磁场可以将两磁层的磁化方向布置成平行或反平行的。当磁化方向是平行的时，两磁层之间的电阻处于低（“0”）状态。当磁化方向是反平行的时，两磁层之间的电阻处于高（“1”）状态。自由层的磁化方向切换和两磁层之间的电阻的高或低状态提供了MRAM的写和读操作。

虽然MRAM是非易失性并且提供快速响应时间，但是MRAM单元具有有限的规模并且对写干扰敏感。施加用来切换磁层之间的电阻的高和低状态的编程电流一般较高。因此，当在MRAM阵列中排列多个单元时，向一个存储单元施加的编程电流引起相邻单元的自由层的场改变。通过使用STT现象可以防止这种写干扰。

典型的STT-MRAM（“自旋转移扭矩”MRAM）可以包括磁性隧道结（MTJ），其为包括两个磁层（固定层和自由层）及磁层之间的绝缘层的磁致电阻数据存储设备。

典型地，编程电流流经MTJ。固定层极化编程电流的电子自旋，并且随着自旋极化的电子电流通过MTJ而生成扭矩。自旋极化的电子电流当与自由层相互作用时向自由层施加扭矩。

当通过MTJ的自旋极化的电子电流的扭矩高于门限切换电流密度时，由自旋极化的电子电流施加的扭矩足够切换自由层的磁化方向。因此，自由层的磁化方向可以与固定层平行或反平行，并且改变MTJ之间的电阻状态。

STT-MRAM去除了用于切换在磁致电阻设备中的自由层的自旋极化的电流的外部磁场的要求。此外，STT-MRAM根据单元尺寸的减小和编程电流的减小而改进了规模，并且防止了写干扰。此外，STT-MRAM具有高隧道磁阻比，并且通过允许高和低状态之间的高比率而改变了磁域中的读操作。

MRAM是具有动态随机存取存储器（DRAM）的低价格和大容量特征、静态随机存取存储器（SRAM）的高速工作特征、以及闪速存储器的非易失性特征的多方面的存储设备。

图1是根据一个示范性实施例的，包括MRAM的半导体存储系统10的图。

参照图1，半导体存储系统10包括存储控制器11和存储设备12。存储控制器11提供用于控制存储设备12的各种信号，例如，命令信号CMD、时钟信号CLK、及地址信号ADD。此外，存储控制器11与存储设备12通信以向存储设备12提供数据信号DQ，或从存储设备12接收数据信号DQ。

存储设备12可以包括多个存储单元，例如，其中排列了MRAM单元的单元阵列。为了便于描述，存储设备12现在将被称作MRAM12。遵照DRAM协议的DRAM接口可以存在于存储控制器11和MRAM12之间。

图2是根据一个实施例的MRAM12的示范图。

参照图2，MRAM12是通过与时钟信号CK的上升沿/下降沿同步来工作的双数据速率设备。MRAM12根据时钟信号CK的工作频率而支持各种数据速率。例如，当时钟信号CK的工作频率是800MHz时，MRAM12支持1600MT/s的数据速率。例如，MRAM12可以支持1600、1867、2133、和2400MT/s的数据速率。

MRAM12包括控制逻辑和命令解码器14，其经由控制总线从诸如存储控制器11的外部设备接收多个命令信号和时钟信号。例如，命令信号包括芯片选择信号CS_n、写启用信号WE_n、列地址选能（CAS）信号CAS_N、和行地址选通信号RAS_n。时钟信号包括时钟启用信号CKE、和补充时钟信号CK_t和CK_c。这里，_n表示低电平激活（active low）信号。__t和_c表示信号对。命令信号CS_n、WE_n、RAS_n和CAS_n可以由与诸如读命令或写命令的预定命令对应的逻辑值来驱动。

控制逻辑和命令解码器14包括模式寄存器15，模式寄存器15提供MRAM12的多种工作模式。每种工作模式可以控制MRAM12的工作特征的特定组。可以基于处于特定模式寄存器状态的模式寄存器15来实现每种工作模式。在某些实施例中，如下面进一步描述的，可以基于例如从控制器接收的模式寄存器设置码（MRS码）来确定和选择特定的模式寄存器状态。模式寄存器15可以对MRAM12的各种功能、特征、和模式进行编程。下面将参照图12至18详细描述模式寄存器15。在一个实施例中，模式寄存器15包括模式寄存器状态MR0至MR6。然而，也可以包括另外的或不同的模式寄存器状态。对于不同的工作模式，下面描述特定的示范性实施例。

例如，在一个实施例中，模式寄存器状态MR0控制包括脉冲长度、读脉冲类型、列地址选通（CAS）延迟、测试模式、延迟锁定环路（DLL）重置、写恢复和读命令至预充电命令特征、以及预充电省电期间的DLL使用的一组工作特性。模式寄存器状态MR1控制DLL启用/禁用、输出驱动强度、额外的延迟（AL）、写均衡（leveling）启用/禁用、终止数据选通（TDQS）启用/禁用，及输出缓冲器启用/禁用。

模式寄存器状态MR2控制CAS写延迟（CWL）、动态终止、和写循环冗余检验（CRC）。模式寄存器状态MR3控制MRAM12的多目的寄存器（MPR）定位功能、MPR工作功能、减速（gear down）模式、每个MRAM编址（PDA）模式、和MPR读格式。模式寄存器状态MR4控制MRAM12的省电模式、参考电压（Vref）监视、CS至命令/地址延迟模式、读前同步码训练（RPT）模式、读前同步码功能、和写前同步码功能。

模式寄存器状态MR5控制MRAM12的命令和地址（CA）奇偶校验功能、CRC错误状态、CA奇偶校验错误状态、片上端接（ODT）输入缓冲器省电功能、数据掩码（DM）功能、写数据总线倒置（DBI）功能、和读DBI功能。模式寄存器状态MR6控制MRAM12的VrefDQ训练值、VrefDQ训练范围、VrefDQ训练启用、和tCCD时序。

控制逻辑和命令解码器14锁存并解码响应于补充时钟信号CK_t和CK_c而施加的命令。控制逻辑和命令解码器14通过使用用于执行施加的命令的功能的内部块来生成时钟和控制信号的序列。可以基于模式寄存器状态来生成时钟和控制信号。

MRAM12进一步包括地址缓冲器16，用于通过地址总线从图1的存储控制器11中接收行、列、和库(bank）地址A0至A17、BA0和BA1，以及库组（bankgroup）地址BG0和BG1。地址缓冲器16接收应用到行地址复用器17和库控制逻辑18的行地址、库地址、和库组地址。

行地址复用器17向多个地址锁存和解码器20应用从地址缓冲器16接收的行地址。库控制逻辑18激活与从地址缓冲器16接收的库地址BA1：BA0和库组信号BG1：BG0对应的地址锁存和解码器20。

被激活的地址锁存和解码器20A至20D向对应的存储库21施加各种信号，以便激活与经解码的行地址对应的存储单元的行。存储库21的每个包括存储单元阵列，其中，存储单元阵列包括多个存储单元。由感应放大器22检测和放大在被激活的行的存储单元中存储的数据。

在应用行和库地址之后，向地址总线应用列地址。地址缓冲器16向列地址计数器和锁存器19应用列地址。列地址计数器和锁存器19锁存列地址，并且向多个列解码器23应用锁存的列地址。库控制逻辑18激活与所接收的库地址和库组地址对应的列解码器，并且被激活的列解码器23解码列地址。

根据MRAM12的工作模式，列地址计数器和锁存器19直接向列解码器23施加锁存的列地址，或者向列解码器23施加以由地址缓冲器16提供的列地址开始的列地址序列。响应于来自列地址计数器和锁存器19的列地址而被激活的列解码器23A至23D向输入/输出（I/O）门控和DM逻辑24施加解码和控制信号。I/O门控和DM逻辑24存取与列地址对应的存储单元，其中，从在存取的存储库21A至21D中的激活的存储单元的行中解码所述列地址。

根据MRAM12的读命令，从编址的存储单元中读取数据，并且通过I/O门控和DM逻辑24将数据连接至读锁存器25。I/O门控和DM逻辑24向读锁存器25提供N位数据，并且读锁存器25例如向复用器26应用4N/4位。

MRAM12可以具有与在每次存储器存取中的脉冲长度N对应的N预读取（prepatch）结构。例如，MRAM12可以具有检索4块n位数据的4n预读取结构。MRAM12可以是每边提供和接收4位数据的x4存储设备。此外，MRAM12可以具有8n的预读取。当MRAM12具有4n的预读取和x4数据宽度时，I/O门控和DM逻辑24向读锁存器25提供16位，向复用器26提供4块4位数据。

数据驱动器从复用器26顺序地接收N/4位数据。此外，数据驱动器27从选通信号发生器28接收数据选通信号DQS_t和DQS_c，并且从DLL29接收延迟的时钟信号CKDEL。数据选通（DQS）信号被诸如图1的存储控制器11的外部设备用于读操作期间的读数据的同步接收。

响应于延迟的时钟信号CKDEL，数据驱动器27根据对应的数据字向数据终端DQ顺序地输出所接收的数据。通过与所施加的时钟信号CK_t和CK_c的上升和下降沿的同步，在一条数据总线上输出每个数据字。在读命令之后在根据编程的CL的时间处输出第一数据字。此外，数据驱动器27输出具有与时钟信号CK_t和CK_c的上升和下降沿同步的上升和下降沿的数据选通信号DQS_t和DQS_c。

在MRAM12的写操作期间，诸如图1的存储控制器11的外部设备例如向数据终端DQ施加N/4位数据字，并且在数据总线上施加DQS信号和对应的DM信号。数据接收器35接收每个数据字和相关DM信号，并且向受DQS信号计时的输入寄存器36施加相关DM信号。

输入寄存器36响应于DQS信号的上升沿锁存第一N/4位数据字和相关DM信号，并且响应于DQS信号的下降沿锁存第二N/4位数据字和相关DM信号。输入寄存器36响应于DQS信号向写先进先出（FIFO）和驱动器37提供4个预读取的N/4位数据字和相关DM信号。写FIFO和驱动器37接收N位数据字。

在写FIFO和驱动器37中计时出数据字，并且将其施加到I/O门控和DM逻辑24。I/O门控和DM逻辑24一旦接收到DM信号就向在被存取的存储库21A至21D中编址的存储单元发送数据字。DM信号选择性地从要被写在编址的存储单元上的数据字当中对预定位或预定位组进行掩码。

图3是根据一个实施例的，在图2的存储库21中的示范性存储单元阵列的图。

参照图3，存储库21包括：多条字线WL0至WLN，其中N是等于或大于1的自然数；多条位线BL0至BLM，其中M是等于或大于1的自然数；多条源线SL0至SLN；和布置在字线WL0至WLN和位线BL0至BLM彼此交叉的位置处的多个存储单元30。例如，存储单元30可以是STT-MRAM单元。存储单元30可以包括具有磁性材料的MTJ设备40。结合图3使用的“N”不是必须是与上面与结合图2所使用的“N”相同的数字。

存储单元30可以包括单元晶体管CT和MTJ设备40。在一个存储单元30中，单元晶体管CT的漏极被连接至MTJ设备40的固定层43。MTJ设备40的自由层41被连接至位线BL0，单元晶体管CT的源极连接至源线SL0。单元晶体管CT的栅极连接至字线WL0。

MTJ设备40可以是电阻性设备，诸如使用相变材料的相变随机存取存储器（PRAM）、使用诸如复合金属氧化物的可变电阻材料的电阻随机存取存储器（RRAM），或者使用磁性材料的磁性随机存取存储器（MRAM）。形成电阻设备的材料根据电流或电压的大小和/或方向来改变电阻值，并且具有即使当电流或电压被阻断时也保持电阻值的非易失性特征。

字线WL0被行解码器20启用，并且连接至驱动字线选择电压的字线驱动器32。字线选择电压激活字线WL0，以便读或写MTJ设备40的逻辑状态。

源线SL0连接至源线电路34。源线电路34接收地址信号和读/写信号，并且通过解码地址信号和读/写信号，在所选择的源线SL0中生成源线选择信号。向未选择的源线SL1至SLN提供接地参考电压。

位线BL0连接至由列选择信号CSL0至CSLM驱动的列选择电路24。通过列解码器23来选择列选择信号CSL0至CSLM。例如，被选择的列选择信号CSL0导通在列选择电路24中的列选择晶体管，并且选择位线BL0。通过感应放大器22从位线BL0读取MTJ设备40的逻辑状态。可替换地，向位线BL0发送通过数据驱动器27施加的写电流，并且将其写在MTJ设备40上。

图4是根据一个实施例的图3的STT-MRAM单元30的示范性立体图。

参照图4，STT-MRAM单元30可以包括MTJ设备40和单元晶体管CT。单元晶体管CT的栅极连接至字线，例如字线WL0，并且单元晶体管CT的一个电极通过MTJ设备40连接至位线，例如位线BL0。单元晶体管CT的另一电极连接至源线，例如源线SL0。

MTJ设备40可以包括自由层41、固定层43、及其之间的隧道层42。固定层43的磁化方向是固定的，并且根据所写入的数据，自由层41的磁化方向可以平行于或反平行于固定层43的磁化方向。为了固定固定层43的磁化方向，例如，可以进一步包括反铁磁性层（未示出）。

为了执行STT-MRAM单元30的写操作，向字线WL0施加逻辑高电压以导通单元晶体管CT。向位线BL0和源线SL0施加编程电流，即，写电流。通过要编程到MTJ设备40的逻辑状态来确定写电流的方向。

为了执行STT-MRAM单元30的读操作，向字线WL0施加逻辑高电压以导通单元晶体管CT，并且向位线BL0和源线SL0施加读电流。因此，电压在MTJ设备40的两端形成，被感应放大器22感应，并与来自参考电压发生器44的参考电压相比较，以确定MTJ设备40的逻辑状态。因此，可以确定存储在MTJ设备40中的数据。

图5A和5B是用于描述根据某些示范性实施例的，根据写在图4的MTJ设备40上的数据的磁化方向的图。MTJ设备40的电阻值根据自由层41的磁化方向而变化。当读电流IR流过MTJ设备40时，输出根据MTJ设备40的电阻值的数据电压。因为读电流IR比写电流小得多，所以自由层41的磁化方向不被读电流IR改变。

参照图5A，MTJ设备40中自由层41的磁化方向和固定层43的磁化方向平行。因此，MTJ设备40具有低电阻值。这里，可以读取数据“0”。

参照图5B，在MTJ设备40中，自由层41的磁化方向反平行于固定层43的磁化方向。这里，MTJ设备40具有高电阻值。在这种情况下，可以读取数据“1”。

在当前实施例中，作为水平磁性设备而显示了MTJ设备40的自由和固定层41和43，但是可替换地，自由和固定层41和43可以是垂直磁性设备。

图6是用于描述根据一个示范性实施例的图4的STT-MRAM单元30的写操作的图。

参照图6，可以基于流过MTJ设备40的写电流IW来确定自由层41的磁化方向。例如，当从自由层41向固定层43施加第一写电流IWC1时，具有与固定层43相同的自旋方向的自由电子在自由层41上施加扭矩。因此，将自由层41磁化为平行于固定层43。

当从固定层43向自由层41施加第二写电流IWC2时，具有相反于固定层43的自旋的电子返回自由层41并施加扭矩。因此，将自由层41磁化为反平行于固定层43。换言之，通过STT可以改变MTJ设备40中自由层41的磁化方向。

图7A和7B是用于描述根据示范性实施例的，在图4的STT-MRAM单元30中的MTJ设备50和60的图。

参照图7A，MTJ设备50可以包括自由层51、隧道层52、固定导层3、和反铁磁性层54。自由层51可以包括具有可变磁化方向的材料。自由层51的磁化方向可以根据存储单元外部和/或内部提供的电/磁因素而改变。自由层51可以包括铁磁材料，铁磁材料包括例如钴（Co）、铁（Fe）和镍（Ni）中的至少一个。例如，自由层51可以包括从包括FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO、和Y₃Fe₅O₁₂的组中选择的至少一个。

隧道层52可以具有小于自旋扩散距离的厚度。隧道层52可以包括非磁性材料。例如，隧道层52可以包括从包括镁（Mg）、钛（Ti）、铝（Al）、镁-锌（MgZn）、镁硼（MgB）氧化物、钛氮化物、和钒（V）氮化物的组中选择的至少一个。

固定层53可以具有被反铁磁性层54固定的磁化方向。此外，固定层53可以包括铁磁材料。例如，固定层53可以包括从包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂的组中选择的至少一个。

反铁磁性层54可以包括反铁磁性材料。例如，反铁磁性层54可以包括从包括PtMn、IrMn、MnO、MnS、MnTe、MnF₂、FeCl₂、FeO、CoCl₂、CoO、NiCl₂、NiO和Cr的组中选择的至少一个。

因为MTJ设备50的自由层51和固定层53的每个由铁磁材料形成，所以在铁磁材料的边界可能会生成漏磁场（stray field）。漏磁场可以减少磁致电阻或者增加自由层51的电阻磁性。此外，漏磁场影响切换特性，从而形成不对称的切换。因此，可以使用用于在MTJ设备50中减少或控制铁磁材料生成的漏磁场的单元。

参照图7B，MTJ设备60的固定层63可以由合成的反铁磁性（SAF）材料形成。固定层63可以包括第一铁磁层63_1、阻挡层63_2、和第二铁磁层63_3。第一和第二铁磁层63_1和63_3可以每个包括从包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO、和Y₃Fe₅O₁₂的组中选择的至少一个。这里，第一铁磁层63_1的磁化方向和第二铁磁层63_3的磁化方向彼此不同，并且是固定的。阻挡层63_2可以包括例如Ru。

图8是用于描述根据另一示范性实施例的，在图4的STT-MRAM单元30中的MTJ设备70的图。

参照图8，MTJ设备70的磁化方向是垂直的，并且电流的移动方向和磁化轴基本上彼此平行。MTJ设备70包括自由层71、隧道层72、和固定层73。当自由层71和固定层73的磁化方向平行时电阻值小，并且当自由层71和固定层73的磁化方向反平行时电阻值大。根据这样的电阻值，可以在MTJ设备70中存储数据。

为了实现具有垂直的磁化方向的MTJ设备70，自由层71和固定层73可以由具有高磁性各向异性能量的材料形成。具有高磁性各向异性能量的材料的例子包括无定形稀土原料合金、诸如(Co/Pt)n或者(Fe/Pt)n的薄膜、以及具有L10晶体结构的超晶格材料。例如，自由层71可以是有序合金，并且可以包括Fe、Co、Ni、钯（Pa）、和铂（Pt）的至少任何一个。可替换地，自由层71可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、和Co-Ni-Pt合金的至少任何一个。从定量化学来说，以上合金可以是例如Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀、或者Co₃₀Ni₂₀Pt₅₀。

固定层73可以是有序合金，并且可以包括Fe、Co、Ni、Pa和Pt的至少任何一个。例如，固定层73可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、和Co-Ni-Pt合金的至少任何一个。从定量化学来说，这些合金可以是例如Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀、或者Co₃₀Ni₂₀Pt₅₀。

图9A和9B是用于描述根据其它示范性实施例的，在图4的STT-MRAM单元30中的MTJ设备80和90的图。双MTJ设备具有这样的结构，其中基于自由层将隧道层和固定层布置在两端。

参照图9A，形成水平磁性的双MTJ设备80可以包括第一固定层81、第一隧道层82、自由层83、第二隧道层84、和第二固定层85。第一和第二固定层81和85的材料类似于图7A的固定层53的材料，第一和第二隧道层82和84的材料类似于图7A的隧道层52的材料，自由层83的材料类似于图7A的自由层51的材料。

当第一和第二固定层81和85的磁化方向被固定为相反方向时，由第一和第二固定层81和85产生的磁力大体上平衡。因此，双MTJ设备80可以通过使用比普通MTJ设备更小的电流来执行写操作。

因为双MTJ设备80通过第二隧道层84在读操作期间提供更高的电阻，所以可以获得精确的数据值。

参照图9B，形成垂直磁性的双MTJ设备90包括第一固定层91、第一隧道层92、自由层93、第二隧道层94、和第二固定层95。第一和第二固定层91和95的材料类似于图8的固定层73的材料，第一和第二隧道层92和94的材料类似于图8的隧道层72的材料，并且自由层93的材料类似于图7A的自由层71的材料。

这里，当第一和第二固定层91和95的磁化方向被固定为相反方向时，由第一和第二固定层91和95产生的磁力大体上平衡。因此，双MTJ设备90可以通过使用比普通MTJ设备更小的电流来执行写操作。

图2的MRAM12包括能够编程各种功能、特征、和模式，以用于应用灵活性的模式寄存器15。可以通过包括模式寄存器设置码的模式寄存器设置（MRS模式寄存器信号）命令，或者通过用户定义的变量来编程模式寄存器15。

根据功能和/或模式，将模式寄存器15划分成多个字段，以便控制各种工作特性。在一个实施例中，因为不是模式寄存器15中的所有模式寄存器字段都具有定义的缺省值，所以模式寄存器15的内容被初始化。例如，可以在用于上电和/或精确操作的重置之后写数据。此外，正常操作期间，寄存器15的内容可以由于MRS命令的重新运行而改变。

在一个实施例中，当用户在维持工作模式的同时选择改变对于工作模式的一组工作特性的设置时，仅必须重置当发布MRS命令时存取的模式寄存器中的地址字段。MRS命令和DLL重置不影响阵列内容。在不影响阵列内容的情况下，在上电之后的任何时间都可以执行MRS命令和DLL重置。

为了在模式寄存器15中完成写操作，可以使用MRS命令循环时间和tMRD时序。如在示范性图10中所示，tMRD时序是在两个MRS命令之间要求的最小时间。

一些模式寄存器设置影响地址/命令/控制输入功能。这里，当已经完成由当前MRS命令更新的功能时，可以允许之后的MRS命令。这种类型的MRS命令没有将tMRD时序应用到之后的MRS命令。MRS命令的例子包括减速模式、CA奇偶校验延迟模式、CS至命令/地址延迟模式、每个MRAM编址模式、VrefDQ训练值、VrefDQ训练模式、VrefDQ训练范围。这样的命令输入具有不同的MR设置过程。

在MRS命令和非MRS命令之间使用tMOD时序以便更新MRAM的特征。如在示范性图11中所示，tMOD时序是MRS命令和非MRS命令之间要求的最小时间。

只要MRAM处于空闲状态中，例如，只要所有库处于预充电状态，同时满足tRP时序，所有的数据脉冲结束，并且时钟启用信号CKE在写到模式寄存器中之前为高，则在正常操作期间就可以通过使用相同的命令和时序条件来改变模式寄存器中的数据。

在MRS命令中，当将要改变RTT_NOM功能（启用到禁用或反之亦然），或者在MRAM MR中被预启用时，ODT信号必须是“低”以便保证在MRS命令影响RTT_NOM的开启与关断时序之前，RTT_NOM处于关断状态。在tMOD时序之后，ODT信号可以被保存在“高”。当在MRS命令之前和之后在模式寄存器中禁用RTT_NOM功能时，ODT信号的状态无关紧要（“不关心”）。

一些模式寄存器设置要求比tMOD时序更长的时序来用于功能更新。这种类型的MRS命令没有应用tMRD时序，直到之后排除DES的有效命令。MRS命令的例子包括DLL启用、VrefDQ训练值、内部Vref监视器、VrefDQ训练模式、VrefDQ训练范围、减速模式、每个MRAM编址模式、最大节电模式、和CA奇偶校验延迟模式。这样的命令输入具有不同的MR设置过程。

图12A至18B是用于描述根据各种示范性实施例的模式寄存器状态MR0至MR6的图。在模式寄存器15中实现模式寄存器状态MR0至MR6。模式寄存器状态MR0至MR6用来编程MRAM12的各种功能、特征、和模式。现在将参照图12A至12C来描述模式寄存器状态MR0。

参照图12A，模式寄存器状态MR0描述第一组不同的可设置工作特性，以及每个可设置的工作特性的位分配。模式寄存器状态MR0包括被编程为向MRAM12的地址总线提供的适当的位值的14位模式寄存器设置。模式寄存器MR0的14位被标记为与施加到地址总线的14位对应的A[13:0]。

在为模式寄存器设置进行值编程的同时使用BG0和BA1：BA0来选择模式寄存器状态MR0。如此，BG0和BA1：BA0包括一组预定位，其被用来在模式寄存器15的不同模式寄存器状态之间选择。在一个实施例中，BG0位是库组信号，并且BA1：BA0位是库组中的2位的库地址。库组信号BG0和库组信号BG1定义了向其施加激活、读、写或预充电命令的库组。与A13：A0地址和MRS命令一起应用3位的BG0和BA1：BA0，并且此处其一起可以被称为模式寄存器设置码（MRS码）。MRS码可以是例如由控制器向MRAM12发送的命令的一部分。模式寄存器状态MR0对应于针对BG0和BA1:BA0的“000”位值。

在模式寄存器状态MR0中，模式寄存器15存储用于控制MRAM12的各种工作特性的数据。模式寄存器状态MR0控制脉冲长度、读脉冲类型、CL、测试模式、DLL重置、写恢复和读命令至预充电命令特征、以及预充电省电期间的DLL使用。

使用2位的A1：A0来设置关于MRAM12的读和写操作的脉冲长度（BL）。BL确定针对对应的读或写命令可存取的列位置的最大数目。“00”被编程到A1：A0位，以用于8的固定脉冲宽度。“01”被编程用于BC4或用于即时的（on the fly）。BC4表示基于8的脉冲长度而打断为4的脉冲长度。即时的意思是可以基于MRAM12工作期间未使用的地址引脚的状态而将脉冲长度调整为BC4或BL8。“10”被编程用于固定的BC4。“11”被保留。

使用1位的A2来设置MRAM12的读脉冲类型（RBT）。脉冲类型定义在数据终端上由MRAM12提供的数据的次序。当“0”被编程到A2位时，设置半字节（nibble）顺序脉冲模式，在其中，以半字节顺序方法来提供数据。当“1”被编程在A2位时，设置交织脉冲模式，其中，以交织方法提供数据。

可以如图12B中所示来描述脉冲长度、类型、和次序。在图12B中，可以用顺序或交织的次序来编程给定脉冲中的存取。在模式寄存器状态MR0中通过模式寄存器15的位A3来选择脉冲类型。通过脉冲长度、脉冲类型、和开始列地址来确定脉冲中的存取次序。在模式寄存器状态MR0中通过模式寄存器15的A1：A0位来设置脉冲长度。脉冲长度选项可以包括：固定的BC4、固定的BL8、和即时的。

参照回图12A，使用4位的A6：A4和A2来设置MRAM12的CL。CL被显示为时钟周期的数目（例如，在“CAS延迟”列中）。CL定义CAS延迟，例如，在MRAM12的读命令和有效输出数据的第一位之间的时钟周期延迟。

在一个实施例中，当“0000”被编程到A6：A4和A2位时，设置为9的CL。当“0001”被编程时，设置为10的CL，当“0010”被编程时，设置为11的CL，当“0011”被编程时，设置为12的CL，当“0100”被编程时，设置为13的CL，当“0101”被编程时，设置为14的CL，当“0110”被编程时，设置为15的CL，当“0111”被编程时，设置为16的CL，当“1000”被编程时，设置为18的CL，当“1001”被编程时，设置为20的CL，当“1010”被编程时，设置为22的CL，当“1011”被编程时，设置为24的CL。“1100”和“1101”被保留。

使用1位的A7来设置MRAM12的测试模式。当A7位被编程为“0”时，将MRAM12设置为正常的工作模式，并且当A7位被编程为“1”时，启用测试模式的操作。

使用1位的A8来提供MRAM12的DLL重置特征。响应于在A8位中编程的“1”来重置图2的DLL29。通常，在将A8位编程为“1”并且重置DLL29之后，A8位被自动清除为“0”，使得MRAM12返回正常工作模式。

使用3位的A11：A9来提供写恢复和读命令至预充电（WR和RTP）特征，以用于MRAM12的自动预充电。MRAM12的写恢复时间是自动预充电操作期间记录的末位和当MRAM12的下一预充电操作可执行时之间的时间。存储控制器可以给写恢复时间和读命令至预充电时间分配预定的时间（ns）周期，使得一旦完成一个操作则预充电操作就自动开始，例如，使得不产生不希望的延迟。

当“000”被编程到A11：A9位时，将WR设置为10ns并且将RTP设置为5ns。当“001”被编程时，将WR设置为12ns并且将RTP设置为6ns，当“010”被编程时，将WR设置为14ns并且将RTP设置为7ns，当“011”被编程时，将WR设置为16ns并且将RTP设置为8ns，当“100”被编程时，将WR设置为18ns并且将RTP设置为9ns，当“101”被编程时，将WR设置为20ns并且将RTP设置为10ns，以及当“110”被编程时，将WR设置为24ns并且将RTP设置为12ns。“111”是未确定的。

使用1位的A12来选择预充电省电模式期间的DLL使用。当A12位被编程为“0”时，在进入用于省电的预充电省电之后断开（或冻结）图2的DLL29，并且DLL29在退出省电的同时，在之后的有效命令之前请求满足tXPDLL时序。tXPDLL时序是从预充电省电退出以构成冻结的DLL到请求锁定的DLL的命令之间的时间，并且在一个实施例中，其最小为10nCK。因此，tXPDLL时序也被称作慢退出。

当A12位被编程为“1”时，DLL29在进入预充电省电之后被保持，并且在退出省电的同时，在之后的有效命令之前请求满足tXP时序。tXP时序是在预充电省电退出以构成DLL导通和另一有效命令之间的时间，并且在一个实施例中，其最小为3nCK。因此，tXP时序也被称作快退出。

如上所述，可以使用3位的BG0和BA1:BA0来选择模式寄存器状态。当“000”被编程到BG0和BA1:BA0位时，选择模式寄存器状态MR0。当“001”被编程时，选择模式寄存器状态MR1，当“010”被编程时，选择模式寄存器状态MR2，当“011”被编程时，选择模式寄存器状态MR3，当“100”被编程时，选择模式寄存器MR4，当“101”被编程时，选择模式寄存器状态MR5，以及当“110”被编程时，选择模式寄存器状态MR6。在一个实施例中，忽略“111”。

在模式寄存器状态MR0中，模式寄存器15的BG1和A13位被保留以将来使用（RFU），并且在模式寄存器设置期间被编程为“0”。

图12C是用于描述根据一个示范性实施例的，使用3位的库地址BA2：BA0来代替图12A的3位的BG0和BA1：BA0来选择模式寄存器状态的图。

参照图12C，当“000”被编程到BA2：BA0位时，选择模式寄存器状态MR0。当“001”被编程时，选择模式寄存器状态MR1，当“010”被编程时，选择模式寄存器状态MR2，当“011”被编程时，选择模式寄存器状态MR3，当“100”被编程时，选择模式寄存器MR4，当“101”被编程时，选择模式寄存器状态MR5，以及当“110”被编程时，选择模式寄存器状态MR6。在一个实施例中，忽略“111”。在一个实施例中，模式寄存器设置期间模式寄存器15的BA3位被编程为“0”。

图13A和13C是用于描述模式寄存器状态MR1的示范性图。

对于模式寄存器状态MR1，可以为模式寄存器15设置第二组工作特性和用于每个特性的位分配，并且参照图13A对其描述。第二组工作特性和位分配可以不同于以上关于第一组所描述的那些。通过针对BG0和BA1：BA0的“001”位值选择模式寄存器状态MR1。模式寄存器状态MR1中的模式寄存器15存储用于控制MRAM12的DLL启用/禁用、输出驱动强度、写均衡启用/禁用、TDQS启用/禁用，及输出缓冲器启用/禁用的数据。

使用1位的A0来选择MRAM12的DLL启用或禁用。图2的DLL29需要被启用用于正常操作。在上电初始化期间和DLL禁用之后，DLL29需要被启用以用于MRAM12返回正常操作。在正常操作期间，“1”被编程到A0位。

2位的A2：A1被用于MRAM12的输出驱动器阻抗控制（ODIC）。当“00”被编程到A2：A1位时，将输出驱动器阻抗控制为RZQ/7。可以将RZQ设置为例如

当“01”被编程时，将输出驱动器阻抗控制为RZQ/5。“10”和“11”被保留。

使用2位的A4：A3来选择MRAM12的AL。支持AL操作以用于相对于可以忍受的带宽的有效的命令和数据总线。在AL操作期间，可以在激活命令之后立即发布读或写命令（在存在或没有自动预充电的情况下）。基于AL和CL寄存器设置的和来控制读延迟（RL）。基于AL和CWL寄存器设置的和来控制WL。

当“00”被编程到A4：A3位时，设置AL0，即，AL禁用。当“01”被编程时，设置CL-1，并且当“10”被编程时，设置CL-2。在一个实施例中，“11”被保留。

使用1位的A7来提供MRAM12的写均衡特征。为了更好的信号完整性，MRAM存储模块针对命令、地址、控制信号、和时钟而采用了飞越式（fly-by）拓扑。飞越式拓扑降低了存根（stub）的数目和长度。

然而，在存储模块中，例如，在DIMM上的所有MRAM中，飞越式拓扑在时钟和选通之间产生了飞行时间偏斜（flight time skew）。从而，对于存储控制器来说难以遵照tDQSS、tDSS、和tDSH时序规则。写均衡特征允许存储控制器补偿偏斜。tDQSS时序是从DQS_t-DQS_c上升沿到CK_t-CK_c上升沿的时间，tDSS时序是从DQS_t-DQS_c下降沿建立时间到CK_t-CK_c上升沿的时间，并且tDSH时序是从DQS_t-DQS_c下降沿保持时间到CK_t-CK_c上升沿的时间。

存储控制器可以使用写均衡特征，并且可以从MRAM对其反馈以调整DQS_t-DQS_c对CK_t-CK_c的关系。包括均衡的存储控制器在DQS_t-DQS_c中具有可调整的延迟设置，以便对齐MRAM引脚中的DQS_t-DQS_c上升沿和DQS_t-DQS_c上升沿。MRAM通过DQ总线来反馈在DQS_t-DQS_c上升沿处抽样的CK_t-CK_c。存储控制器重复地延迟DQS_t-DQS_c直到在DQ总线上检测到从“0”到“1”的转换。因此，保证了tDQSS、tDSS和tDSH时序规则。图13B示出这样的写均衡操作的概念性的时序。

参照回图13A，使用3位的A10:A8来提供ODT特征。ODT特征允许存储控制器独立地改变MRAM12的DQ、DQS_t、DQS_c、和DM_n的端接电阻，以便改善存储通道的信号完整性。如图13C中所示，通过外部ODT引脚、模式寄存器设置、和其它控制信息来启用开关。

MRAM12可以提供各种片上端接特征（RTT_NOM、RTT_WR、和RTT_PARK）。在没有命令的操作期间选择标称端接（RTT_NOM）或停驻端接（RTT_PARK）的值，而当注册写命令时选择动态端接（RTT_WR）的值。通过模式寄存器MR2提供动态端接特征。通过模式寄存器MR5提供RTT_PARK特征。当ODT信号为高时开启RTT_NOM。

当A10:A8位被编程为“000”时，禁用RTT_NOM。当“001”被编程时，将RTT_NOM预选择为RZQ/4。可以将RZQ设置为例如240Ω。当“010”被编程时，将RTT_NOM预选择为RZQ/2，当值“011”被编程时，将RTT_NOM预选择ORZQ/6，当“100”被编程时，将RTT_NOM预选择为RZQ/1，当“101”被编程时，将RTT_NOM预选择为RZQ/5，当“110”被编程时，将RTT_NOM预选择为RZQ/3，以及当“111”被编程时，将RTT_NOM预选择为RZQ/7。

使用1位的A11来提供MRAM12的端接数据选通（TDQS）功能。TDQS提供在特定系统结构中可用的额外的端接电阻输出。TDQS仅对应于X8MRAM。当A11位被编程为“0”时，禁用TDQ，DM/DBI/TDQS提供DM功能，并且不使用TDQS_c。X4/X16通过将模式寄存器状态MR1中的模式寄存器15的A11位设置为“0”来禁用TDQS功能。当A11位被编程为“1”时，启用TDQ，并且MRAM12启用施加到TDQS_t/TDQS_c端中的DQS_t/DQS_c的相同端接电阻功能。

使用1位的A12来提供MRAM12的输出缓冲器启用或禁用（Qoff）功能。当A12位被编程为“0”时，启用输出缓冲器。当A12位被编程为“1”时，禁用输出缓冲器。因此，也禁用DQs、DQS_ts和DQS_c输出。

模式寄存器状态MR1的BG1、A13、A6、和A5位是RFU，并且在模式寄存器设置期间被编程为“0”。

图14A和14E是用于描述根据示范性实施例的模式寄存器状态MR2的图。

如参照图14A所描述，可以设置第三组工作特性和用于每个特性的位分配，以用于模式寄存器状态MR2的模式寄存器15。第三组工作特性和位分配可以不同于以上关于前述组所描述的那些。在模式寄存器状态MR2中的模式寄存器15存储用于控制CWL、动态端接、和写CRC的数据。

使用3位的A5：A3来提供CWL功能。CWL定义CAS写延迟，例如，在内部写命令和有效输入数据的首位之间的时钟周期延迟。全部延迟（WL）是（AL）和CWL的和，即，WL=AL+CWL。

当“000”被编程到A5:A3位时，在数据速率1600MT/s的操作期间设置CWL9。当“001”被编程时，在数据速率1867MT/s的操作期间设置CWL10。当“010”被编程时，在数据速率1600或2133MT/s的操作期间设置CWL11。当“011”被编程时，在数据速率1867或2400MT/s的操作期间设置CWL12。当“100”被编程时，在数据速率2133MT/s的操作期间设置CWL14。当“101”被编程时，在数据速率2400MT/s的操作期间设置CWL16。当“110”被编程时，设置CWL18。“111”待定。

使用2位的A10:A9来提供MRAM12的动态端接（RTT_WR）特征。在MRAM12的特定应用中，可以提供动态ODT来进一步加强数据总线上的信号完整性。当“00”被编程到A10：A9位时，设置动态ODT断开。当“01”被编程时，将动态ODT设置为RZQ/2，当“10”被编程时，将动态ODT设置为RZQ/1，以及当“11”被编程时，将动态ODT设置为高阻抗（Hi-Z）。即使当禁用标称端接（RTT_NOM）时，动态端接（RTT_WR）也可以在写期间施加动态ODT值。

使用1位的A12来提供MRAM12的写CRC功能。通过还发送经由CRC计算而获得的CRC数据，使用CRC功能来检测错误，以便防止在MRAM12和存储控制器11之间发送的数据的丢失。MRAM12的CRC计算可以使用多项表达式x8+x2+x+19。当A12位被编程为“0”时，禁用写CRC计算。当A12位被编程为“1”时，启用写CRC计算。图14B至14D是用于描述各种示范性CRC数据位映射的图。

图14B是用于描述在X8MRAM中的CRC数据位映射的示范性图。假设MRAM12具有8个DQ引脚和8的脉冲长度。结果，假设通过一个写命令输入64位的数据。在64位的数据中，通过8个DQ引脚输入第一脉冲的8位的数据，通过8个DQ引脚输入第二脉冲的8位的数据，然后通过8个DQ引脚输入第三脉冲的8位数据。换言之，向第一至第八脉冲的每个输入8位的数据。

如此配置图14B的CRC数据位映射，使得通过引脚分别输入每个脉冲的数据位，并且通过DQ引脚输入CRC数据。通过一个写命令来输入第1至第64数据位d0至d63。

第一DQ引脚DQ0可以向第一至第八脉冲顺序地输入第一至第八数据位d0至d7，向第九脉冲输入第一CRC位CRC0，并且向第十脉冲输入预定的逻辑高1。第二DQ引脚DQ1可以向第一至第八脉冲顺序地输入第9至第16数据位d9至d15，向第九脉冲输入第二CRC位CRC1，并且向第十脉冲输入预定的逻辑高1。以相同方式，第kDQ引脚DQ(k-1)可以向第1至第8脉冲顺序地输入第8(k-1)+1至第8k数据位d(k-1)至d8(8k-1)，并且向第九脉冲输入第k CRC位CRC(k-1)，并且向第十脉冲输入预定的逻辑高1。

DBI引脚可以向对应的第1至第8脉冲顺序地输入第1至第8DBI位d64至d71，并且向第九和第十脉冲输入预定的逻辑高1。

图14C是用于描述在X4MRAM中的CRC数据位映射的示范性图。在X4MRAM中，不使用DBI引脚来执行CRC数据位映射。假设MRAM12具有4个DQ引脚和8的脉冲长度。换言之，假设通过一个写命令输入32位的数据。随着通过4个DQ引脚输入第一脉冲的的4位的数据，通过4个DQ引脚输入第二脉冲的4位的数据，然后通过4个DQ引脚输入第三脉冲的4位的数据，输出32位数据。结果，4位的数据被输入到第一至第八脉冲。

参照图14C，第一DQ引脚DQ0可以向第1至第8脉冲顺序地输入第1至第8数据位d0至d7，向第9脉冲输入第一CRC位CRC0，并且向第10脉冲输入第5CRC位CRC4。第二DQ引脚DQ1可以向第1至第8脉冲顺序地输入第9至第16数据位d8至d15，向第9脉冲输入第二CRC位CRC1，并且向第10脉冲输入第六CRC位CRC5。第三DQ引脚DQ2可以向第1至第8脉冲顺序地输入第17至第24数据位d16至d23，向第9脉冲输入第三CRC位CRC2，并且向第10脉冲输入第七CRC位CRC6。第四DQ引脚DQ3可以向第1至第8脉冲顺序地输入第25至第32数据位d24至d31，向第9脉冲输入第四CRC位CRC3，并且向第10脉冲输入第八CRC位CRC7。

图14D是用于描述在X16MRAM中的CRC数据位映射的示范性图。

参照图14D，配置CRC数据位映射，以使得通过每个引脚输入每个脉冲的数据位，并且通过DQ引脚输入CRC数据。通过一个写命令输入第1至第128数据位d0至d63和d72至d135。

通过第1至第8DQ引脚DQ0至DQ7和第一DBI引脚LDBI来输入第1至第64数据位d0至d63及其对应的第1至第8DBI位d64至d71，以及从第1至第64数据位d0至d63计算的第1至第8CRC位CRC0至CRC7。

类似地，通过第9至第16引脚DQ8至DQ15和第二DBI引脚UDBI来输入第65至第128数据位d72至d135及其对应的第9至第16DBI位d136至d143，以及从第65至第128数据位d72至d135计算的第9至第16CRC位CRC8至CRC15。

在第1至第64数据位d0至d63上独立地执行DBI功能和CRC功能，并且在第65至第128数据位d72至d135上独立地执行DBI功能和CRC功能。

图14E是用于描述在X8MRAM中通过单独的EDC引脚将CRC数据输入到的CRC数据位映射的示范性图。

参照图14E，第一DQ引脚DQ0被配置为向第1至第8脉冲顺序地输入第1至第8数据位d0至d7。第二DQ引脚DQ1被配置为向第1至第8脉冲顺序地输入第9至第16数据位d8至d15。类似地，第k DQ引脚DQ(k-1)被配置为向第1至第8脉冲顺序地输入第8(k-1)+1至第8k数据位d(k-1)至d8(8k-1)。

DBI引脚被配置为向第1至第8脉冲顺序地输入第1至第8DBI位d64至d71。EDC引脚被配置为向第1至第8脉冲顺序地输入第1至第8CRC位CRC0至CRC7。

模式寄存器MR2的BG1、A13、A11、A8:A6和A2:A0位是RFU，并且在模式寄存器设置期间被编程为“0”。

图15A至15G是用于描述根据一个示范性实施例的模式寄存器状态MR3的图。

如参照图15A所描述，可以设置第四组工作特性和用于每个特性的位分配，以用于模式寄存器状态MR3的模式寄存器15。第四组工作特性和位分配可以不同于以上关于前述组所描述的那些。在一个实施例中，通过针对BG0和BA1：BA0的“011”位值来选择模式寄存器状态MR3。在模式寄存器状态MR3中的模式寄存器15存储用于控制MPR定位功能（MPRL）、MPR操作功能、减速模式、每个MRAM编址模式、和MRAM12的MPR读格式的数据。

使用2位的A1：A0来提供MPRL功能，并且使用1位的A2来提供MPR操作（MPRO）功能。MPRO功能是用来读取预定的系统时间校准位序列。

为了启用MPR，如图15A中所示，使用模式寄存器15的位A2=1来发布MRS命令。在发布MRS命令之前，所有库被预充电，并且处于空闲状态以满足tRP时序。tRP时序显示了预充电命令段。当启用MPR时，之后的RD或RDA命令被重定向到MPR。RD命令是固定的BL8或BC4的读命令，并且RDA命令是具有自动预充电的固定BLS或BC4的读命令。

当“0”被编程到A2位时，如图15C中所示，不考虑A1：A0位的值，在没有MPR交互操作的情况下而执行正常操作。换言之，从MRAM阵列发布所有之后的读操作，并且在MRAM阵列上执行所有之后的写操作。当“1”被编程到A2位时，启用MPR，并且以通过A1：A0位的值定义的数据格式来执行RD或DRA命令。

当“00”被编程到A1：A0位时，选择MPR页0。MPR页0存储读/写期间的训练模式。当“01”被编程时，选择MPR页1，当“10”被编程时，选择MPR页2，并且当“11”被编程时，选择MPR页3。MPR页1存储CA奇偶校验错误日志，MPR页2存储MRS读数据，并且MPR页3是RFU。可以用图15D中所示的数据格式来存储MPR页0至MPR页3。

参照回图15A，使用1位的A3来控制MRAM12的减速模式（GD）。当“0”被编程到A3位时，设置减速1/2速率（1N）时钟模式。当“1”被编程到A3位时，设置减速1/4速率（2N）时钟模式。MRAM12具有作为默认的1/2速率（1N）时钟模式。1N时钟模式用于低频率的MRS命令，并且2N时钟模式用于正常操作。

使用1位的A4来控制PDA模式。可以使用PDA模式来将不同的ODT或Vref值编程到一个库中的MRAM。当“0”被编程到A4位时，禁用PDA模式。当“1”被编程到A4位时，启用PDA模式。

使用2位A10：A9来控制MRAM12的写命令延迟（WCL）。当启用CRC和DM二者时，WCL将向命令缓冲器发送的命令延迟预定的时钟周期nCK。

当“00”被编程到A10：A9位时，在数据速率1600MT/s操作中将WCL设置为4nCK。当“01”被编程到A10：A9位时，在数据速率1866、2133或2400MT/s操作中将WCL设置为5nCK。当“10”被编程到A10：A9位时，将WCL设置为6nCK，并且未设定数据速率。A10：A9位的“11”未设定。

使用2位的A12：A11来控制MRAM12的模式寄存器读（MPRRF）模式。使用模式寄存器状态MR3中的模式寄存器15的A3=1来启用MPRRF模式，并且MPRRF模式读取存储在特定模式寄存器状态中的数据。特定模式寄存器状态由施加有读命令的BG1、BG0、BA1和BA0地址来指定。例如，在一个实施例中，通过0000=MR0、0001=MR1等来指定模式寄存器状态。存储控制器可以重复地读取在相同状态中的模式寄存器。

当“00”被编程到A12：A11位时，将特定模式寄存器状态设置为串行数据返回。串行数据返回意思是向所有DQ通道返回相同的型式（pattern）。在串行返回中，当MPR0的读数据用于所有DQ通道时，不读取MPR1、MPR2和MPR3。例如，当MPR0中的编程型式是MPRL[7:0]=01111111时，如图15E中所示将编程型式串行地读到DQ通道UI7-0。

当“01”被编程到A12:A11位时，设置并行数据返回。在并行数据返回中，将MPR0数据返回到第一UI，然后在脉冲的其余UI中重复。当MPR0的读数据用于所有DQ通道时，不读取MPR1、MPR2和MPR3。例如，当MPR0中的编程型式是MPRL[7:0]=01111111时，如图15F中所示，与DQ线UI7-0并行地读取编程型式。

当“10”被编程到A12：A11位时，设置交错数据返回。在交错数据返回中，在发布关于特定MPR的读命令之后将不同的MPR寄存器返回至DQ通道。例如，通过关于MPR1的读命令将MPR1的数据返回到DQ0，将MPR2的数据返回到DQ1，并且如图15G中所示来执行读取。

模式寄存器状态MR3中模式寄存器15的BG1、A13、和A8：A5位是RFU，并且在模式寄存器设置期间被编程为“0”。

图16A至16K是用于描述根据一个示范性实施例的模式寄存器状态MR4的图。

如参照图16A所描述，可以设置第五组工作特性和用于每个特性的位分配，以用于模式寄存器状态MR4的模式寄存器15。第五组工作特性和位分配可以不同于以上关于前述组所描述的那些。在一个实施例中，通过针对BG0和BA1：BA0的“100”位值来选择模式寄存器状态MR4。在模式寄存器状态MR4中的模式寄存器15存储用于控制MRAM12的省电模式、Vref监视、CS至命令/地址延迟模式、RPT模式、读前同步码功能、和写同步码功能的数据。

使用1位的A1来提供MRAM12的最大省电模式。最大省电模式提供了MRAM12的最低功耗模式。当“0”被编程到A1位时，禁用最大省电模式。当“1”被编程到A1位时，启用最大省电模式。

使用1位的A4来提供MRAM12的内部Vref监视功能。MRAM12的内部DQ Vref参数包括工作电压范围、步长、Vref步进时间、Vref全步进时间、和Vref有效电平。Vref工作电压范围是在Vref设置范围中要求的最小范围。如图16B中所示，通过Vrefmax和Vrefmin定义最小范围。如图16C中所示，Vref步长表示相邻步进之间的间隔，并且Vref设置容差表示Vref和理想设置之间的波动。

当“0”被编程到A4位时，禁用MRAM12的内部DQ Vref参数监视。当“1”被编程到A4位时，启用内部DQ Vref参数监视。

使用3位的A8：A6来控制MRAM12的命令地址延迟（CAL）功能。MRAM12通过支持CAL而具有节电特征。如图16D中所示，CAL是由MRS设置的CS_n中的地址和命令之间的时钟周期延迟（tCAL）。发布命令之后，CAL可以具有时钟周期时间nCK，其中，启用MRAM的命令/地址接收器。一旦锁存了命令和地址，就禁用命令/地址接收器。关于图16E的连续命令，MRAM12可以保持启用的接收器以用于命令序列。

当“000”被编程到A8：A6位时，禁用CAL。当“001”被编程到A8：A6位时，将CAL设置为3个时钟周期，当“010”被编程时，将CAL设置为4个时钟周期，当“011”被编程时，将CAL设置为5个时钟周期，当“100”被编程时，将CAL设置为6个时钟周期，以及当“101”被编程时，将CAL设置为8个时钟周期。“110”和“111”未设定。

使用1位的A10来提供MRAM12的RPT功能。MRAM12支持可编程读前同步码。当“0”被编程到A10位时，禁用RPT，并且当“1”被编程时，启用RPT。

RPT训练DQS_t/DQS_c读前同步码以用于读均衡，其中存储控制器补偿偏斜。如图16F中所示，在用于驱动合适的DQS的MRS命令之后训练DQS_t/DQS_c读前同步码，并且从读命令的CL之后根据DQS_t/DQS_c触发（toggling）来读取DQ数据。

使用1位的A11来提供MRAM12的读前同步码功能。在MRAM12中，DQS和DQ处于高Z状态，并且当通过存储控制器读取时，MRAM12同步于DQS来输出DQ数据。DQS在输出DQ数据之前可以具有预定的前同步码时间。当“0”被编程到A11位时，将读前同步码设置为1个时钟周期（1tCK）。当“1”被编程时，将读前同步码设置为2个时钟周期（2tCK）。在图16G中示出了1tCK和2tCK的读前同步码模式。

使用1位的A12来提供MRAM12的写前同步码功能。MRAM12支持可编程的写前同步码。当“0”被编程到A12位时，将写同步码设置为1tCK，而当“1”被编程时，将写前同步码设置为2tCK。如图16H中所示，在写前同步码中，DQS在根据写命令的DQ数据的输入之前具有1tCK或2tCK的前同步码时间。

在2tCK写前同步码模式中，可以将tWTR和tWR时序编程为比由适用的速度箱（speed bin）（即，数据速率）支持的tWRT和tWR设置多1个时钟。tWTR时序表示从内部写事务的开始到内部读命令的延迟，并且tWR时序表示写恢复时间。在图16I至16K中示出根据各种tCCD时序的写前同步码。tCCD表示CAS到CAS命令延迟。

模式寄存器状态MR4中模式寄存器15的BG1、A13、A9、A5、A3：A2、和A0位是RFU，并且在模式寄存器设置期间被编程为“0”。

图17A至17B是用于描述根据一个示范性实施例的模式寄存器状态MR5的图。

如参照图17A所描述，可以设置第六组工作特性和用于每个特性的位分配，以用于模式寄存器状态MR5的模式寄存器15。第六组工作特性和位分配可以不同于以上关于前述组所描述的那些。在一个实施例中，通过针对BG0和BA1：BA0的“101”位值来选择模式寄存器MR5。模式寄存器状态MR5中的模式寄存器15存储用于控制MRAM12的CA奇偶校验功能、CRC错误状态、CA奇偶校验错误状态、ODT输入缓冲器省电功能、数据掩码功能、写DBI功能、和读DBI功能的数据。

使用3位的A2：A0来提供MRAM12的CA奇偶校验功能。CA奇偶校验支持关于命令信号和地址信号的奇偶校验计算。CA奇偶校验位的默认状态是禁用。通过将非零值编程到CA奇偶校验延迟来启用CA奇偶校验，并且此时，检查MRAM12在执行命令之前没有奇偶校验错误。当CA奇偶校验延迟被启用并被应用到所有命令时，编程用于执行命令的额外延迟。

当“000”被编程到A2：A0位时，CA奇偶校验处于禁用状态。当“001”被编程到A2：A0位时，将CA奇偶校验延迟设置为4个时钟周期。当“010”被编程时，设置5个时钟周期，当“011”被编程时，设置6个时钟周期，以及当“100”被编程时，设置8个时钟周期。“101”，“110”和“111”未设定。

使用1位的A3来通知MRAM12的CRC错误状态。CRC错误状态支持存储控制器来确定由MRAM12产生的错误是CRC错误还是地址/奇偶校验错误。如果检测到CRC错误，则“1”被编程到A3位，而如果没有，则“0”被编程到A3位。

使用1位的A4来通知MRAM12的CA奇偶校验错误状态。CA奇偶校验错误状态支持存储控制器确定由MRAM12产生的错误是CRC错误还是地址/奇偶校验错误。如果检测到奇偶校验错误，则“1”被编程到A4位，而如果没有，则“0”被编程到A4位。

使用1位的A5来控制MRAM12的ODT输入缓冲器省电功能。当“0”被编程到A5位时，禁用ODT输入缓冲器省电，并且当“1”被编程时，启用ODT输入缓冲器省电。

使用3位的A8：A6来控制MRAM12的ODT停驻端接（RTT_PARK）特征。可以在没有命令的情况下，将停驻端接预选择在高Z状态处。当ODT引脚是“低”时，开启停驻端接。

当“000”被编程到A8：A6位时，禁用停驻端接。当“001”被编程到A8：A6位时，将停驻端接的值设置为RZQ/4。当“010”被编程时，设置RZQ/2，当“011”被编程时，设置RZQ/6，当“100”被编程时，设置RZQ/1，当“101”被编程时，设置RZQ/5，当“110”被编程时，设置RZQ/3，以及当“111”被编程时，设置RZQ/7。可以将RZQ设置为240Ω。

使用1位的A10来提供MRAM12的DM功能。MRAM12支持DM功能和DIB功能。在MRAM12的写操作期间，启用DM和DBI功能之一，但是不能同时启用两者。如果禁用DM和DBI功能两者，则MRAM12关断输入接收器。在MRAM12的读操作期间，仅提供DBI功能。当启用TDQS功能时，不支持DM和DBI功能。如图17B中所示概括由模式寄存器提供的DM、DBI、和TDQS功能。

当“0”被编程到A10位时，禁用DM功能。当“1”被编程到A10位时，启用DM功能。在DRAM12的写操作期间，当启用DM功能时，MRAM12掩码由DQ输入接收的写数据。

使用1位的A11来提供MRAM12的写DBI功能。支持DBI功能来减少MRAM12的功耗。当MRAM12的传输线被端接到供电电压Vdd时，发送低电平信号比高电平信号消耗更多功率。当传输数据中低电平位的数目高于高电平位的数目时，可以倒置并发送传输数据，以使得低电平位数目少于或等于传输数据的位总数的一半。这里，传输数据可以另外包括关于倒置的信号。

当启用写DBI功能时，MRAM12倒置向DQ输入发送的写数据。当“0”被编程到A11位时，禁用写DBI功能。当“1”被编程到A11位时，启用写DBI功能。

使用1位的A12来提供读DBI功能。当启用读DBI功能时，MRAM12倒置向DQ输出发送的读数据。当“0”被编程到A12位时，禁用读DBI功能。当“1”被编程到A12位时，启用读DBI功能。

模式寄存器状态MR5中的模式寄存器15的BG1、A13、和A9位是RFU，并且在模式寄存器设置期间被编程为“0”。

图18A和18B是用于描述根据一个示范性实施例的模式寄存器状态MR6的图。

如参照图18A所描述，可以设置第七组工作特性和用于每个特性的位分配，以用于模式寄存器状态MR6的模式寄存器15。第七组工作特性和位分配可以不同于以上关于前述组所描述的那些。在一个实施例中，通过针对BG0和BA1：BA0的“110”位值来选择模式寄存器状态MR6。在模式寄存器状态MR6中的模式寄存器15存储用于控制MRAM12的VrefDQ训练值、VrefDQ训练范围、VrefDQ训练启用、和tCCD时序的数据。

使用6位的A5：A0来控制MRAM12的VrefDQ训练值。可以基于VDDQ电压来设置VrefDQ训练值。将VrefDQ训练值划分为2个范围。如图18B中所示，在第一范围范围1中，将VrefDQ最小工作电压设置为VddQ电压的60%，并且将VrefDQ最大工作电压设置为VDDQ电压的92%。在第二范围范围2中，将VrefDQ最小工作电压设置为VDDQ电压的45%，并且将VrefDQ最大工作电压设置为VDDQ电压的77%。

使用1位的A6来控制MRAM12的VrefDQ训练范围。当“0”被编程到A6位时，选择图18B的第一范围范围1的VrefDQ，并且当“1”被编程到A6位时，选择图18B的第二范围范围2的VrefDQ。

使用1位的A7来控制MRAM12的VrefDQ训练启用（TE）。当“0”被编程到A7位时，禁用VrefDQ训练，并且当“1”被编程时，启用VrefDQ训练。

使用3位的A12：A10来控制MRAM12的tCCD时序（tCCD_L）。tCCD时序表示CAS到CAS命令延迟。当“000”被编程到A12：A10位时，将tCCD设置为4个时钟周期（nCK）。当“001”被编程时，将tCCD设置为5nCK，当“010”被编程时，将tCCD设置为6nCK，当“011”被编程时，将tCCD设置为7nCK，以及当“100”被编程时，将tCCD设置为8nCK。在一个实施例中，A12：A10的“101”、“110”和“111”未设定。

模式寄存器状态MR6中模式寄存器15的BG1、A13、A9和A8位是RFU，并且在模式寄存器设置期间被设置为“0”。

图19是根据一个实施例的具有延迟功能的MRAM12的图。

参照图19，MRAM12从如图1中所示的存储控制器11接收命令信号CMD和地址信号ADDR，并且向存储控制器11提供数据信号DQ或者从存储控制器11接收数据信号DQ。MRAM12包括以上参照图2所描述的元件，命令缓冲器和解码器14、地址缓冲器16、模式寄存器15、行解码器20、存储单元阵列21、列解码器23、数据驱动器和感应放大器22和37、以及数据输入/输出端口和复用器27和35。此处不重复用与图2的MRAM12中的那些相同的参考标号来表示的元件的描述。

MRAM12进一步包括延迟控制单元190，其控制从图1的存储控制器11施加的读或写命令的有效的第一片数据开始的输入和输出时间。延迟控制单元190包括用于控制（AL）的AL控制单元191、用于CWL的WL控制单元192、以及用于控制CL的CL控制单元193。可以例如由存储在模式寄存器15中的MRS码来控制AL控制单元191、WL控制单元192、和CL控制单元193。

AL控制单元191可以通过存储在当处于以上参照图13A所述的模式寄存器状态MR1中的模式寄存器15的A4：A3位中的代码来控制AL。支持AL，以用于相对于可以忍受的带宽的有效的命令和数据总线。AL控制单元191通过A4：A3位码“00”来禁用AL。AL控制单元191通过A4：A3位码“01”来将AL控制为CL-1，并且通过A4：A3位码“10”将AL控制为CL-2。

WL控制单元192可以通过存储在当处于以上参照图14A描述的模式寄存器状态MR2中的模式寄存器15的A5：A3位中的代码来控制CWL。通过内部写命令和有效输入数据的首位之间的时钟周期延迟来定义CWL。WL控制单元192通过A5：A3位码“000”来将CWL控制为CWL-9，通过A5：A3位码“001”控制为CWL-10，通过A5：A3位码“010”控制为CWL-11，通过A5：A3位码“011”控制为CWL-12，通过A5：A3位码“100”控制为CWL-14，通过A5：A3位码“101”控制为CWL-16，以及通过A5:A3位码“110”控制为CWL-18。

考虑MRAM12的写操作，MRAM12解码输入到命令缓冲器14的写命令，并且根据在模式寄存器15中预设的AL和CWL代码将写命令延迟预定的时钟周期。在对AL和CWL寄存器设置求和之后经由DQ引脚输入写数据。执行实际的写操作，以使得在输入上一个写数据之后在存储单元21上写数据。通过AL和CWL寄存器设置的总和来控制（WL）。

CL控制单元193可以基于存储在当处于以上参照图12A所述的模式寄存器状态MR0中的模式寄存器15的A6：A4和A2位中的代码来控制CL。CL定义读命令和有效输出数据的首位之间的时钟周期延迟。CL控制单元193通过A6：A4和A2位码“0000”来将CL控制为CL-9，通过A6：A4和A2位码“0001”控制为CL-10，通过A6：A4和A2位码“0010”控制为CL-11，通过A6：A4和A2位码“0011”控制为CL-12，通过A6：A4和A2位码“0100”控制为CL-13，通过A6：A4和A2位码“0101”控制为CL-14，通过A6：A4和A2位码“0110”控制为CL-15，通过A6：A4和A2位码“0111”控制为CL-16，通过A6：A4和A2位码“1000”控制为CL-18，通过A6：A4和A2位码“1001”控制为CL-20，通过A6：A4和A2位码“1010”控制为CL-22，以及通过A6：A4和A2位码“1011”控制为CL-24。

提到MRAM12的读操作，MRAM12将读命令延迟在模式寄存器15中设置的AL，并且启用列选择信号以读取在存储单元阵列21中存取的存储单元的数据。通过CL控制单元193，根据CL代码来延迟通过存储单元读取的数据，然后通过DQ引脚将其输出。通过AL和CL寄存器设置的和来控制（RL）。

图20至23是根据某些示范性实施例的，根据延迟的时序图。图20和21是MRAM12的写操作时序图，并且图22和23是读操作时序图。

参照图20，描述了当AL=0、CWL=5、BL=5并且模式是DDR工作模式时的写操作。在从存储控制器11输入写命令之后，根据CWL=5在5个时钟周期之后向DQ引脚输入写数据。在输入对应于BL=8的最后的写数据之后，随着启用列选择信号CSL而执行在存储单元阵列21中的写操作。

参照图21，描述了当AL=2、CWL=5、BL=8并且模式是DDR工作模式时的写操作。从图19的存储控制器11输入写命令之后，MRAM12根据AL=2将写命令内部延迟2个时钟周期，然后根据CWL=5在5个时钟周期之后向DQ引脚输入写数据。在输入对应于BL=8的最后的写数据之后，随着启用列选择信号CSL而执行在存储单元阵列21中的写操作。

参照图22，描述了当AL=0、CL=8、BL=5并且模式是DDR工作模式时的读操作。在从存储控制器11输入读命令之后，MRAM12启用列选择信号CSL以从存储单元阵列21读取数据，并且根据CL=8，在8个时钟周期之后向DQ引脚输出读数据。

参照图23，描述了当AL=2、CL=8、BL=5并且模式是DDR工作模式时的读操作。在从存储控制器11输入读命令之后，MRAM12根据AL=2，在2个时钟周期之后启用列选择信号CSL，以从存储单元阵列21读取数据。然后，根据CL=8，在8个时钟周期之后向DQ引脚输出读数据。

图24是根据另一示范性实施例的MRAM12的图。

参照图24，MRAM12包括参照图19所述的MRAM12的相同元件，并且进一步包括DM缓冲器241和DM控制单元242。DM控制单元242接收选择性地掩码输入到DQ引脚的数据的DM信号。DM控制单元242可以根据模式寄存器MR5的A10位码来控制DM操作。DM控制单元242根据A10位的“0”来禁用DM功能，并且根据A10位的“1”来启用DM功能。在MRAM12的写操作中，当启用DM功能时，例如，在16位的DQ输入上以字节为单元执行数据掩码。结果，从16位的写数据当中可以掩码8位。

在写操作中，一般在（WL）之后，以同一时序输入DQ输入和DM信号。MRAM12根据由模式寄存器15提供的DM延迟（DML），以不同于DQ输入的延迟来控制DM信号。虽然在上述处于模式寄存器状态MR0至MR6中的模式寄存器15中没有设置DML，但是可以通过使用模式寄存器状态MR0至MR6当中构成RFU的位来设置DML。MRAM12通过分离地控制DML和DQ输入可以获得内部操作容限（margin）。

图25是根据另一示范性实施例的MRAM12的图。

参照图25，MRAM12包括与图19的MRAM12相同的元件，并且进一步包括检错码（EDC）端口251、EDC延迟控制单元252、和EDC码计算单元253。不提供与图19的MRAM12相同元件的重复描述。

MRAM12在写或读操作中可以支持EDC功能。EDC功能非常类似于CRC功能。EDC码计算单元253可以在写或读数据中采用CRC功能。当向存储控制器11发送所计算的CRC值时，MRAM12可以以由EDC延迟控制单元252确定的预定延迟来发送CRC值。通过EDC端口251，向存储控制器11发送延迟了预定延迟的CRC值。

EDC延迟控制单元252在根据由模式寄存器15提供的CRC写延迟（CRCWL）的时钟周期之后发送写数据的CRC值。可替换地，EDC延迟控制单元252在根据由模式寄存器15提供的CRC读延迟（CRCRL）的时钟周期之后发送读数据的CRC值。例如可以通过图26的EDC模式寄存器来提供CRCWL或CRCRL。

参照图26，描述了在EDC模式寄存器中可设置的每种工作模式的位分配。当“0100”被编程到4位的BA3：BA0时，选择了EDC模式寄存器。EDC模式寄存器存储用于控制EDC保持型式和CRCWL、CRCRL、RD CRC、WRCRC以及EDC13Inv功能的数据。

使用4位的A3：A0来支持MRAM12的EDC保持型式。EDC保持型式可以被认为是要向EDC端口251发送的背景型式。开始时，A3：A0位全被设置为“1”。EDC保持型式从右向左移位并且每个时钟重复。EDC保持型式的输出时序与读脉冲相同。可以用针对在写或读操作期间CRC启用的脉冲所计算的CRC值来替代EDC保持型式。

使用3位的A6：A4来提供MRAM12的CRCWL功能。CRCWL是当发送写数据的CRC值时所设置的延迟。当“000”被编程到A6：A4位时，将CRCWL设置为7个时钟周期。当“001”被编程时，设置CRCWL-8，当“010”被编程时，设置CRCWL-9，当“011”被编程时，设置CRCWL-10，当“100”被编程时，设置CRCWL-11，当“101”被编程时，设置CRCWL-12，当“110”被编程时，设置CRCWL-13，以及当“111”被编程时，设置CRCWL-14。

使用2位的A8：A7来提供MRAM22的CRCRL功能。CRCRL是当发送读数据的CRC值时所设置的延迟。当“00”被编程到A8：A7位时，将CRCRL设置为0个时钟周期。当“01”被编程时，设置CRCRL-1，当“10”被编程时，设置CRCRL-2，以及当“11”被编程时，设置CRCRL-3。

使用1位的A9来支持MRAM12的读CRC（RD CRC）启用功能。当“0”被编程到A9位时，开启RD CRC，并且当“1”被编程时，关闭RD CRC。

使用1位的A10来支持MRAM12的写CRC（WR CRC）启用功能。当“0”被编程到A10位时，开启WR CRC，并且当“1”被编程到A10位时，关闭WRCRC。

使用1位的A11来发送EDC保持模式，其中，EDC1和EDC3是倒置的（EDC13Inv）。因此，EDC13Inv可以发送伪差分（pseudo-differential）型式。当“0”被编程到A11位时，EDC保持型式没有被倒置，而当“1”被编程时，EDC保持型式被倒置。

图27是根据示范性实施例的，具有DQS前同步码功能的MRAM的框图。

参照图27，在图2的MRAM12中包括DQS前同步码控制块270。DQS前同步码控制块270生成具有DQ数据输入或输出之前的预定前同步码时间的DQS信号。DQS前同步码控制块270包括时钟频率检测器271、延迟控制单元190、前同步码控制单元272、和DQS缓冲器273。

时钟频率检测器271检测所接收的时钟信号CK的频率。延迟控制单元190响应于延迟信号LAT将接收的时钟信号CK延迟预定的时钟周期。如图19中所示，延迟控制单元190包括AL控制单元191、WL控制单元192、和CL控制单元193。可以基于（AL）、CWL、和CL的和来设置延迟信号LAT。延迟控制单元190生成根据延迟信号LAT延迟的第一内部控制信号INT_LAT。

前同步码控制单元272通过响应于模式寄存器信号MRS从第一内部控制信号INT_LAT提前预定的前同步码时间，来生成第二内部控制信号INT_MRS。从存储在以上参照图16A描述的模式寄存器MR4中的读前同步码（RP）和写前同步码（WP）功能来提供模式寄存器信号MRS。当“0”被编程到A11位时，将RP设置为1个时钟周期（tCK），并且当“1”被编程到A11位时，将RP设置为2个时钟周期（tCK）。

在RP中，DQS具有在根据读命令的DQ数据输出之间的1tCK或2tCK的前同步码时间。当“0”被编程到A12位时，将WP设置为1tCK，而当“1”被编程时，将写前同步码设置为2tCK。在读WP中，DQS具有在根据写命令的DQ数据输入之前的1tCK或2tCK前同步码时间。

DQS缓冲器响应于第二内部控制信号INT_MRS，生成从接收的时钟信号CK具有预定的前同步码时间的DQS信号。

图28是用于描述根据一个实施例的，图27的DQS前同步码控制块270的示范性工作时序的图。

参照图28，DQS和DQ处于高Z状态，并且当存储控制器11读MRAM12时，其同步于DQS来输出DQ数据。DQS信号可以被存储控制器11用于读数据的同步接收。例如LAT=3之后，根据DQS触发从读命令读DQ数据。这里，DQS信号具有DQ数据输出之前的预定前同步码时间，例如RP=1tCK。

在上述实施例中，描述了一种新颖的模式寄存器，其具有具体被配置用于MRAM设备的一组特定的模式寄存器状态。工作期间，可以基于MRS码来选择，例如，通过控制器选择模式寄存器状态中的每一个。在一个实施例中，使用模式寄存器代码的预定位的组来确定要使用多个模式寄存器状态的哪个，并且使用模式寄存器代码的其余位来确定如何设置由处于所选择的模式寄存器状态中的模式寄存器控制的一组工作特性。结果，可以通过控制器容易地控制诸如MRAM的基于电阻的存储单元。

图29至35是用于描述根据各种示范性实施例的MRAM封装、MRAM引脚、和MRAM模块的图。MRAM可以包括兼容SDRAM的引脚结构和封装。此外，包括MRAM芯片的模块可以被布置为与SDRAM模块兼容。例如，MRAM芯片的引脚排列可以被配置为与DDR2SRAM、DDR3SDRAM和DDR4SDRAM的任何一个兼容。

参照图29，MRAM封装290包括半导体存储设备本体291和球栅阵列（BGA）292。BGA292包括多个导电连接器，诸如焊接凸起或焊球，如下所述。多个焊球可以连接半导体存储设备本体291和印刷电路板（PCB）（未示出）。例如，焊球可以由诸如金属的导电材料形成。

参照图30A，当MRAM封装用于X4或X8数据输入/输出规范时，BGA可以被排列成13行和9列。13行被定义为A至N行，并且9列被定义为1至9列。BGA的1至3列和7至9列可以是焊球区域。在焊球区域中可以提供焊球（O）。BGA的4至6列可以是虚拟球区域（+）。在虚拟球区域中不提供焊球。如此，在一个实施例中，在BGA中，可以提供总共78个焊球。

参照图30B，当MRAM封装用于X16数据输入/输出规范时，BGA可以被排列成16行和9列。16行被定义为A至T行，并且9列被定义为1至9列。BGA的1至3列和7至9列可以是焊球区域，并且BGA的4至6列可以是虚拟球区域（+）。如此，在BGA中，可以提供总共96个焊球。

参照图31，在一个实施例中，具有X4或X8数据输入/输出规范的MRAM封装的引脚可以被排列成与DDR3SDRAM兼容。引脚排列包括供电电压VDD和VDDQ、地电压VSS和VSSQ、数据输入/输出信号DQ0至DQ7、地址信号A0至A14、时钟信号CK和CK#、时钟启用信号CKE、以及命令信号CAS#、RAS#和WE#。

参照图32，在另一个实施例中，具有X4或X8数据输入/输出规范的MRAM封装的引脚可以被排列成与DDR4SDRAM兼容。引脚排列包括供电电压VDD、VPP和VDDQ，接地电压VSS和VSSQ，数据输入/输出信号DQ0至DQ7，地址信号A0至A17，时钟信号CK_t和CK_c、时钟启用信号CKE、以及命令信号CAS_n、RAS_n和WE_n。

参照图33，示范性MRAM模块330包括PCB331、多个MRAM芯片332、和连接器333。在一个实施例中，可以在PCB331的顶面和底面上包括MRAM芯片332。通过导线（未示出）将连接器333电连接至MRAM芯片332。此外，连接器333可以连接至外部主机的插槽。

在一个实施例中，每个MRAM芯片332包括能够编程相应MRAM芯片332的各种功能、特征和模式的模式寄存器336。模式寄存器336可以控制脉冲长度、读脉冲类型、CL、测试模式、DLL重置、写恢复和读命令至预充电命令特征、以及预充电省电期间的DLL使用。模式寄存器336可以存储用于控制DLL启用/禁用、输出驱动强度、AL、写标记启用/禁用、TDQS启用/禁用，及输出缓冲器启用/禁用的数据。

模式寄存器336可以存储用于控制CWL、动态端接、和写CRC的数据。模式寄存器336可以存储用于控制MPRL功能、MPR操作功能、减速模式、每个MRAM编址模式、以及MPR读格式的数据。模式寄存器336可以存储用于控制减速模式、Vref监视、CS至命令/地址延迟模式、RPT模式、RP功能、和WP功能的数据。

模式寄存器336可以存储用于控制CA奇偶校验功能、CRC错误状态、CA奇偶校验错误状态、ODT输入缓冲器省电功能、数据掩码功能、写DBI功能、和读DBI功能的数据。模式寄存器336可以存储用于控制VrefDQ训练值、VrefDQ训练范围、VrefDQ训练启用、以及tCCD时序的数据。模式寄存器336可以存储用于控制EDC保持型式和CRCWL、CRCRL、RD CRC、WR CRC和EDC13Inv功能的数据。

因此，可以使用模式寄存器来根据多个MRAM特定的模式来控制MRAM。在一个实施例中，如上所述，模式寄存器被集成在具有与SDRAM或SRAM兼容的引脚的MRAM封装中。因而，MRAM可以被现有的SDRAM或SRAM系统使用，而无需对于那些系统的硬件重新设计。

参照图34，MRAM模块340包括PCB341、多个MRAM芯片342、连接器343、以及多个缓冲器芯片344。每个缓冲器芯片344可以被布置在MRAM芯片342和连接器343之间。可以在PCB341的顶面和底面提供MRAM芯片342和缓冲器芯片344。被布置在PCB341的顶面和底面的MRAM芯片342和缓冲器芯片344可以通过多个通孔而彼此连接。

每个MRAM芯片342包括能够编程相应MRAM芯片342的各种功能、特征和模式的模式寄存器346。模式寄存器346可以具有以上参照图33所描述的模式寄存器330的相同功能。

缓冲器芯片344可以存储连接至缓冲器芯片344的MRAM芯片342的休眠（resting）特征的结果。缓冲器芯片344通过使用所存储的特征信息来管理相应于MRAM芯片342的操作，从而降低了弱单元或弱页对MRAM芯片342的工作的影响。例如，缓冲器芯片344可以通过在其中包括存储单元来帮助MRAM芯片342中的弱单元或弱页。

参照图35，MRAM模块350包括PCB351、多个MRAM芯片352、连接器353、多个缓冲器芯片354、以及控制器355。控制器355与MRAM芯片352和缓冲器芯片354通信，并且控制MRAM芯片352的工作模式。控制器355可以通过使用MRAM芯片352的模式寄存器356来控制各种功能、特征和模式。

在一个实施例中，控制器355控制读均衡、写均衡及RPT，以使得例如补偿MRAM芯片352的偏斜，并且其控制写恢复（WR）时间和读到预充电（RTP）时间，从而在完成一个操作之后立即自动开始预充电操作。此外，控制器355控制MRAM芯片352的Vref监视和数据掩码操作。

每个MRAM芯片352包括能够编程MRAM芯片352的各种功能、特征和模式的模式寄存器356。模式寄存器356可以具有以上参照图33所描述的图33的模式寄存器330的相同功能。

MRAM模块330、340和350可以应用于诸如单列直插存储模块（SIMM）、双列直插存储模块（DIMM）、小外形DIMM（SO-IDMM）、无缓冲的DIMM（UDIMM）、完全缓冲的DIMM（FEDIMM）、列队缓冲DIMM（（rank-bufferedDIMM）RBDIMM）、负载降低DIMM（LRDIMM）、迷你DIMM、或微DIMM。

图36是根据一个示范性实施例的，具有包括MRAM半导体层LA1至LAn的堆叠结构的半导体设备360的图。

参照图36，半导体设备360可以包括MRAM半导体层LA1至LAn。MRAM半导体层LA1至LAn的每个可以是包括由MRAM单元形成的存储单元阵列361的存储芯片，其中，半导体层LA1至LAn的一些是执行与外部控制器的接口的主芯片，并且半导体层LA1至LAn的其余部分是存储数据的从属芯片。在图36中，布置在底部的MRAM半导体层LA1可以是主芯片，并且其余MRAM半导体层LA2至LAn可以是从属芯片。

MRAM半导体层LA1至LAn通过诸如贯穿硅通孔（TSV）362的贯穿衬底通孔来发送和接收信号，并且作为主芯片工作的MRAM半导体层LA1可以通过在MRAM半导体层LA1的外表面上形成的半导体连接器（未示出）而与外部存储控制器通信。

此外，根据光IO连接，可以在MRAM半导体层LA1至LAn之间转移信号。例如，经由使用射频（RF）波或超声波的辐射方法、使用磁感应的电感耦合方法、或者使用磁场共振的非辐射方法，MRAM半导体层LA1至LAn可以彼此连接。

辐射方法是一种通过使用诸如单极或平面倒F型天线（PIFA）的天线来无线发送信号的方法。因为根据时间变化的电场或磁场彼此影响而产生辐射，并且当存在相同频率上的天线时可以根据入射波的极化特征来接收信号。

电感耦合方法是一种通过多次缠绕线圈来生成在一个方向上的强磁场，并且通过接近以近似频率共振的线圈来生成耦合的方法。

非辐射方法是一种使用渐隐波耦合的方法，其中，渐隐波耦合通过短距离电磁场在两个以相同频率共振的介质之间移动电波。

在一个实施例中，MRAM半导体层LA1至LAn的每个包括能够编程对应的MRAM半导体层LA1至LAn的各种功能、特征和模式的模式寄存器366。模式寄存器366可以具有与图33的模式寄存器330相同的功能。

上述在图33至35的模块结构中的每个MRAM芯片可以包括诸如在图36中所述的多个MRAM半导体层LA1至LAn。

图37是根据一个示范性实施例的包括MRAM373的存储系统370的图。

参照图37，存储系统370包括光链路371A和371B、控制器372和MRAM373。光链路371A和371B相互连接控制器372和MRAM373。控制器372包括控制单元374、第一发送器375、和第一接收器376。控制单元374向第一发送器375发送第一电信号SN1。第一电信号SN1可以包括例如向MRAM373发送的命令信号、时钟信号、地址信号、或写数据。

第一发送器375包括第一光学调制器375A，第一光学调制器375A将第一电信号SN1转换为第一光传输信号OPT1EC，并且向光链路371A发送第一光传输信号OPT1EC。例如，可以通过光链路371A用串行通信来发送第一光传输信号OPT1EC。第一接收器376包括第一光学调制器376B，第一光学调制器376B将从光链路371B接收的第二光接收信号OPT2OC转化为第二电信号SN2，并且向控制单元374发送第二电信号SN2。

MRAM373包括第二接收器377、包括STT_MRAM单元的存储区域378、和第二发送器379。此外，MRAM373可以包括能够编程MRAM373的各种功能、特征和模式的模式寄存器。第二接收器377包括第二光学调制器377A，第二光学调制器377A将从光链路371A接收的第一光接收信号OPT1OC转换为第一电信号SN1，并且向存储区域378发送第一电信号SN1。

在存储区域378中，响应于第一电信号SN1在STT-MRAM单元中写入写数据，或者向第二发送器379发送从存储区域378读取的数据作为第二电信号SN2。第二电信号SN2可以包括向控制器372发送的读数据和时钟信号。第二发送器379包括第二光学调制器379B，第二光学调制器379B将第二电信号SN2转换为第二光数据信号OPT2EC，并且向光链路371B发送第二光数据信号OPT2EC。例如，可以通过光链路371B用串行通信来发送第二光数据信号OPT2EC。

图38是根据另一示范性实施例的，包括MRAM的数据处理系统380的图。

参照图38，数据处理系统380包括第一设备381、第二设备382、以及多条光链路383和384。例如经由串行通信，第一和第二设备381和382可以通信光信号。

第一设备381可以包括MRAM385A、第一光源386A、能够执行电向光转换操作的第一光学调制器387A、以及能够执行光向电转换操作的第一光学解调器388A。第二设备382可以包括MRAM385B、第二光源386B、第二调制器387B、以及第二光学解调器388B。MRAM385A和386B可以每个包括能够执行相应MRAM385A和385B的各种功能、特征和模式的模式寄存器。

第一和第二光源386A和386B输出具有连续波的光信号。第一和第二光源386A和386B可以使用例如分布式反馈激光二极管（DFB-LD）或法布里-珀罗激光二极管（FP-LD）作为光源。

第一光学调制器387A将传输数据转换为光学传输信号，并且向光链路383发送光学传输信号。第一光学调制器387A可以根据传输数据调制从第一光源386A接收的光信号的波长。第一光学解调器388A接收并解调通过光链路384从第二设备382的第二光学调制器387B输出的光信号，并且输出调制的光信号。

第二光学调制器387B将第二设备382的传输数据转换为光传输信号，并且向光链路384发送光传输信号。第二光学调制器387B可以根据传输数据调制从第二光源386B接收的光信号的波长。第二光学解调器388B可以接收并调制通过光链路383从第一设备381的第一光学调制器387A输出的光信号，并且输出调制的电信号。

图39是根据一个实施例的，包括MRAM的示范性服务器系统390的图。

参照图39，服务器系统390包括存储控制器392和多个存储模块393。存储模块393的每个可以包括多个MRAM芯片394。MRAM芯片394可以包括：包括STT_MRAM单元的存储区域，以及能够编程MRAM的各种功能、特征和模式的模式寄存器。

服务器系统390可以具有在其中第二电路板396连接至第一电路板391的插口395的结构。服务器系统390可以被设计为具有如下的信道结构，其中，根据信号信道将一个第二电路板396连接至第一电路板391，但是可选地，服务器系统390可以具有各种结构中的任何一种。

在一个实施例中，可以经由光学IO连接来转移存储模块393的信号。对于光学IO连接，服务器系统390可以进一步包括电向光转换单元397，并且存储模块393的每个可以进一步包括光向电转换单元398。

在一个实施例中，存储控制器392通过电信道EC连接至电向光转换单元397。电向光转换单元397将通过电信道EC从存储控制器392接收的电信号转换为光信号，并且向光信道OC发送光信号。此外，电向光转换单元397执行将通过光信道OC接收的光信号转换为电信号的信号处理，并且向电信道EC发送电信号。

存储模块393通过光信道OC连接至电向光转换单元397。向存储模块393施加的光信号在通过光向电转换单元398而被转换为电信号之后，可以被发送到MRAM芯片394。包括这样的存储模块的服务器系统390可以支持高存储容量和快速处理速度。

图40是根据一个示范性实施例的，包括MRAM的计算系统400的图。

参照图40，例如计算系统400可以被包括在移动设备或台式计算机中。计算系统400可以包括MRAM存储系统401、中央处理单元（CPU）405、RAM406、和用户接口407，并且可以包括调制解调器408或其它通信接口，诸如基带芯片组，所有这些都可以电连接至系统总线404。计算系统400可以进一步包括例如应用芯片组、相机图像处理器（CIS）、和输入/输出设备。

用户接口407可以是用于向通信网络发送数据或者从通信网络接收数据的接口。用户接口407可以具有有线或无线的形式，并且可以包括天线或有线/无线收发器。可以在MRAM存储系统401中存储通过用户接口407或调制解调器408提供的或通过CPU405处理的数据。

MRAM存储系统401可以包括MRAM402和存储控制器403。MRAM402存储通过CPU405处理的数据或者外部输入的数据。MRAM402可以包括：包括STT_MRAM单元的存储区域，以及能够编程MRAM402的各种功能、特征和模式的模式寄存器。

当计算系统400是执行无线通信的装置时，计算系统400可以用在诸如码分多址（CDMA）、全球移动通信系统（GSM）、北美多址（NADC）或CDMA2000的通信系统中。计算系统400也可以被包括在诸如个人数字助理（PDA）、便携式计算机、网络平板、数码相机、便携式媒体播放器（PMP）、移动电话、无绳电话或膝上计算机的信息处理装置中。

典型系统分离地包括具有快速处理速度的缓冲存储器、RAM、以及用于存储高容量数据的存储单元。然而，可以用根据此处描述的一个或多个实施例的一个MRAM系统来替代这些存储器。因而，通过在MRAM中使用模式寄存器，因为包括这样的MRAM的存储设备可以快速地存储高容量数据，所以可能简化系统结构。

虽然已经参考其示范性实施例具体地示出并描述了本公开，但是应该理解，可以在不脱离权利要求的精神和范围的情况下，对其作出形式和细节上的各种改变。

Claims (24)

1.一种磁性随机存取存储器（MRAM），包括：

磁性存储单元，其被配置为根据磁化方向在至少两个状态之间变化；及

模式寄存器，其支持MRAM的多个工作模式，

其中，每个工作模式与用于MRAM的一组工作特性关联。

2.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

设置指示针对MRAM的读或写命令可存取的列位置的最大数目的脉冲长度；

设置定义在数据终端上从MRAM输出的数据的次序的读脉冲类型；

设置定义MRAM的读命令和有效输出数据的首位之间的时钟周期延迟的列地址选通（CAS）延迟；

设置MRAM的测试模式；

提供MRAM的延迟锁定环（DLL）重置特性；

提供用于MRAM的自动预充电的写恢复和读命令至预充电特性；以及

选择MRAM的预充电省电模式期间的延迟锁定环（DLL）使用。

3.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以的一个或者多个：

选择MRAM的延迟锁定环（DLL）启用或禁用；

输出MRAM的驱动器阻抗控制；

选择MRAM的额外延迟；

提供补偿MRAM的选通和时钟之间的偏斜的写均衡特性；

提供MRAM的片上端接特性；

提供启用MRAM的额外端接电阻输出的端接数据选通功能；以及

提供MRAM的输出缓冲器启用或禁用功能。

4.根据权利要求3所述的MRAM，其中，所述模式寄存器被配置为用来当在没有MRAM的命令情况下而在操作期间选择的注册标称端接或停驻端接、以及写命令被注册时所选择的动态端接。

5.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

提供通过在MRAM的内部写命令和有效输入数据的首位之间的时钟周期延迟来定义的列地址选通（CAS）写延迟功能；以及

提供启用在MRAM和存储控制器之间传输的数据的循环冗余校验（CRC）计算的写CRC功能。

6.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

提供用于读取MRAM的预定系统时序校准位序列的多目的寄存器（MPR）功能；

提供选择MRAM的1/2速率时钟模式或1/4速率时钟模式的减速模式；

提供MRAM的低频率模式寄存器设置（MRS模式寄存器信号）命令期间的1/2速率时钟模式，以及提供正常操作期间的1/4速率时钟模式；

控制MRAM的写命令延迟；

控制用于读取存储在MRAM的模式寄存器中的数据的模式寄存器读模式。

7.如权利要求6所述的MRAM，其中，所述模式寄存器被配置为用于提供MRAM的多次读/写期间的训练模式、命令和地址（CA）奇偶校验错误日志、或者模式寄存器读出功能。

8.如权利要求6所述的MRAM，其中，所述模式寄存器被配置为用于提供每个MRAM编址模式，用于将不同的片上端接（ODT）或参考电压值编程到一个等级中的MRAM。

9.如权利要求6所述的MRAM，其中，所述模式寄存器被配置为用于当启用MRAM的CRC和数据掩码（DM）二者时，根据写命令延迟将向命令缓冲器发送的命令延迟预定时钟周期。

10.如权利要求6所述的MRAM，其中，所述模式寄存器被配置为用于根据以下方法来读数据：及，在其中向所有数据信号（DQ）通道返回相同型式的串行数据返回方法，在其中并行于DQ通道来读取数据的并行数据返回方法，或者在其中在发布关于一个MPR的读命令之后向DQ通道返回不同MPR的交错数据返回方法。

11.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

控制用于提供MRAM的最低功耗模式的最大省电模式；

提供监视MRAM的内部DQ参考电压的工作电压范围、步长、参考电压步进时间、参考电压全步进时间、或参考电压有效电平的参数的功能；

控制命令地址延迟功能，其中，通过在已经发布MRAM的命令之后启用命令/地址接收器时的时钟周期时间来定义所述命令地址延迟功能；

提供用于补偿MRAM的偏斜的读均衡的数据选通（DQS）的读前同步码训练功能；

提供读前同步码功能，使得MRAM的数据选通（DQS）具有在DQ数据输出之前的预定前同步码时间；以及

提供读前同步码功能，使得MRAM的数据选通（DQS）具有在DQ数据输入之前的预定前同步码时间。

12.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

提供用于将CA奇偶校验延迟预定的时钟周期的CA奇偶校验延迟功能，其中，计算MRAM的地址信号和命令信号的奇偶校验；

通知MRAM的CRC错误状态，从而确定由MRAM产生的错误是CRC错误还是地址/奇偶校验错误；

通知MRAM的CA奇偶校验错误状态，从而确定由MRAM产生的错误是CRC错误还是地址/奇偶校验错误；

控制MRAM的ODT输入缓冲器省电功能；

提供MRAM的DM功能；

提供用于倒置写数据以减少MRAM的功耗的写数据总线倒置（DBI）功能；以及

提供用于倒置读取数据以减少MRAM的功耗的读DBI功能。

13.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

提供基于MRAM的VDDQ电压的内部DQ参考电压训练功能；以及

控制定义MRAM的CAS至CAS命令延迟时间的tCCD时序。

14.根据权利要求1所述的MRAM，其中，所述模式寄存器被配置为用于以下的一个或者多个：

提供当发送MRAM的写数据的CRC值时的延迟设置；以及

提供当发送MRAM的读数据的CRC值时的延迟设置。

15.一种半导体设备，包括：

至少一个贯穿电极；以及

半导体层，其通过所述至少一个贯穿电极而彼此连接，并且包括磁性随机存取存储器（MRAM），MRAM包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，

其中，所述半导体层的每个包括支持MRAM的多个工作模式的模式寄存器，每个工作模式与多个工作特性关联。

16.一种存储模块，包括：

模块板；及

至少一个磁性随机存取存储器（MRAM）芯片，其安装在所述模块板上并且包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，

其中，至少一个MRAM芯片包括支持MRAM的多个工作模式的模式寄存器，每个工作模式与多个工作特性关联。

17.根据权利要求16所述的存储模块，进一步包括缓冲器芯片，其安装在所述模块板上并且被配置为管理至少一个MRAM芯片的操作。

18.一种存储系统，包括：

磁性随机存取存储器（MRAM），其包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元；及

存储控制器，其与MRAM通信，

其中，MRAM包括支持多个工作模式的模式寄存器，并且其中：

所述存储控制器被配置为用于以下：

选择第一模式寄存器设置代码，所述第一模式寄存器设置代码包括用来在不同模式寄存器状态之间进行选择的一组预定位，每个模式寄存器状态与多个工作模式之一对应并且用于设置一组工作特性；以及

输出包括第一模式寄存器设置代码的第一命令，其中，该组预定位的每一位具有特定值以用于选择与第一组工作特性关联的第一工作模式，

其中，第一模式寄存器设置代码用于根据第一组工作特性来控制MRAM的操作。

19.根据权利要求18所述的存储系统，进一步包括连接在MRAM和存储控制器之间的光链路，

其中，通过所述光链路来通信电到光转换信号或光到电转换信号。

20.一种控制磁性随机存取存储器（MRAM）的操作的方法，MRAM包括被配置为根据磁化方向在至少两个状态之间变化的磁性存储单元，所述方法包括：

选择第一模式寄存器设置代码，第一模式寄存器设置代码包括用来在不同模式寄存器状态之间进行选择的一组预定位，每个模式寄存器状态用于设置一组工作特性；以及

输出包括第一模式寄存器设置代码的第一命令，其中，该组预定位的每一位具有特定值以用于选择用于设置第一组工作特性的第一模式寄存器状态，

其中，第一模式寄存器设置代码用于根据第一组工作特性来控制MRAM的操作。

21.根据权利要求20所述的方法，进一步包括：

选择第二模式寄存器设置代码，第二模式寄存器设置代码包括该组预定位；以及

输出包括第二模式寄存器设置代码的第二命令，其中，该组预定位的每一位具有特定值以用于选择包括第二组工作特性的第二模式寄存器状态，

其中，第二模式寄存器设置代码用于根据第二组工作特性来控制MRAM的操作。

22.根据权利要求21所述的方法，其中该组预定位是用于第一模式寄存器设置代码和第二模式寄存器设置代码二者的、在模式寄存器设置代码之内具有相同位置的一组比特。

23.根据权利要求22所述的方法，其中，所述第一组工作特性包括以下的一个或者多个：

指示针对MRAM的读或写命令可存取的列位置的最大数目的脉冲长度；

定义在数据终端上从MRAM输出的数据的次序的读脉冲类型；

定义在MRAM的读命令和有效输出数据的首位之间的时钟周期延迟的列地址选通（CAS）延迟；

MRAM的测试模式；

MRAM的延迟锁定环（DLL）重置特性；

用于MRAM的自动预充电的写恢复和读命令至预充电特性；以及

MRAM的预充电省电模式期间的延迟锁定环（DLL）使用。

24.根据权利要求23所述的方法，其中，所述第二组工作特性包括以下的一个或者多个：

MRAM的延迟锁定环（DLL）启用或禁用；

MRAM的输出驱动器阻抗控制；

MRAM的额外延迟；

用于补偿MRAM的选通和时钟之间的偏斜的写均衡特性；

MRAM的片上端接特性；

启用MRAM的额外端接电阻输出的端接数据选通功能；以及

MRAM的输出缓冲器启用或禁用功能。

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