JP5559507B2 - 半導体装置及びこれを備える情報処理システム - Google Patents

半導体装置及びこれを備える情報処理システム Download PDF

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Description

本発明は半導体装置及びこれを備える情報処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びこれを備える情報処理システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
特許文献１には、ＤＲＡＭチップが５層に積層され、その上部にインターフェースチップが積層され、各チップが貫通電極を介して接続された構造が開示されている。貫通電極を介して内部データのやり取りを行う積層型半導体記憶装置においては、容量が大きな貫通電極を駆動するために双方向バッファを備える必要がある。通常、このような双方向バッファとしては出力をハイインピーダンスとすることが可能なトライステートバッファが使用される（特許文献２参照）。
特開２００７−１５７２６６号公報 特開２０００−１３７６４４号公報
しかしながら、インターフェースチップとコアチップのすべての貫通電極に双方向バッファが接続された従来のチップ積層型半導体装置においては、１本の貫通電極に接続されているすべてのチップの双方向バッファ内の出力バッファがハイインピーダンスに設定されると、貫通電極の論理レベルが不定となり、その結果、双方向バッファ内の入力バッファに貫通電流が流れ、消費電流が大幅に増加するという問題がある。
また、インターフェースチップにはメモリ素子が搭載されていないため、インターフェースチップ単体ではリード／ライト動作のテストを行うことができなかった。そのため、コアチップと組み合わせた後にインターフェースチップの不良を知ることになり、複数の良品コアチップを含む半導体装置全体を不良品として廃棄しなければならないという問題がある。そのため、積層前のウェハ段階でインターフェースチップの不良を判定する方法が求められている。
上記課題を解決するため、本発明による半導体装置は、少なくとも出力バッファを有する第１の半導体チップと、少なくとも入力バッファを有する第２の半導体チップと、前記第１又は第２の半導体チップを貫通して設けられ、前記出力バッファの出力端及び前記入力バッファの入力端に接続された貫通電極と、前記第１又は第２の半導体チップに設けられ、前記貫通電極の論理レベルを保持する論理レベル保持回路とを備えることを特徴とする。
本発明による半導体装置は、前記第１の半導体チップを複数備え、前記複数の第１の半導体チップにそれぞれ設けられた前記貫通電極が短絡されていることが好ましい。さらに、前記複数の第１の半導体チップは、入力端が前記貫通電極に接続された入力バッファをそれぞれ有し、前記第２の半導体チップは、出力端が前記貫通電極に接続された出力バッファを有することが好ましい。この場合、前記論理レベル保持回路による前記貫通電極の駆動能力は、前記出力バッファのいずれの駆動能力よりも小さいことが好ましい。この構成によれば、双方向バッファ回路による通常の入出力動作に悪影響を与えることなく、貫通電極の論理レベルを維持することができる。
また、本発明による半導体装置の製造方法は、複数のコアチップを製造する工程と、前記複数のコアチップを制御するインターフェースチップを製造する工程と、前記複数のコアチップ及び前記インターフェースチップの動作試験を行う工程と、前記複数のコアチップ及び前記インターフェースチップを積層して積層型半導体装置を製造する工程とを備え、前記インターフェースチップを製造する工程は、基板を貫通する複数の貫通電極、前記貫通電極を駆動する双方向バッファ回路、及び前記貫通電極の論理レベルを保持する論理レベル保持回路を形成する工程を含み、前記インターフェースチップの動作試験を行う工程は、前記双方向バッファ回路から出力されるデータを前記論理レベル保持回路に保持させる工程と、前記論理レベル保持回路に保持されたデータを前記双方向バッファ回路から読み出す工程とを含むことを特徴とする。
また、本発明による情報処理システムは、複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、前記半導体装置を制御するコントローラと、を備え、前記複数のコアチップは、基板を貫通する複数の貫通電極と、出力端が前記貫通電極に接続されたトライステートバッファとを含み、前記インターフェースチップは、入力端が前記貫通電極に接続された入力バッファと、前記貫通電極の論理レベルを保持する論理レベル保持回路とを含むことを特徴とする。
本発明によれば、貫通電極に接続されているすべての双方向バッファ回路の出力バッファが終端抵抗として動作し、ハイインピーダンスとなった場合でも、貫通電極の論理レベルを維持することできる。したがって、貫通電極の論理不定状態を防止することができ、貫通電流の発生を防止することができる。また、インターフェースチップに設けられた論理レベル保持回路を疑似メモリとして用いることでインターフェースチップ単体での動作試験を行うことができ、半導体装置の製造歩留まりを大幅に高めることができる。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体装置１０の回路構成を示すブロック図である。 半導体装置１０の全体構成を概略的に示すブロック図である。 ＴＳＶ１と論理レベル保持回路２６との接続関係を説明するための模式図である。 本実施形態による半導体装置１０の動作を従来の半導体装置と比較して示すタイミングチャートであり、特に（ａ）は従来の半導体装置の動作、（ｂ）は本実施形態による半導体装置１０の動作をそれぞれ示している。 半導体装置の製造工程を概略的に示す模式図である。 インターフェースチップＩＦ単体での動作を説明するためのブロック図である。 本発明の他の好ましい実施形態による半導体装置２０の全体構成を概略的に示すブロック図である。 半導体装置１０を用いたデータ処理システムの構成を示す図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、半導体装置１０の回路構成を示すブロック図である。
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
論理レベル保持回路２６は個々のＴＳＶ１に接続されている。詳細は後述するが、論理レベル保持回路２６は、各コアチップＣＣ０〜ＣＣ７の入出力回路５５内の出力バッファがハイインピーダンス状態となり、さらにインターフェースチップＩＦのデータラッチ回路２５内の出力バッファもハイインピーダンス状態となったときに、ＴＳＶ１の論理レベルを保持する。これにより、ＴＳＶ１の論理レベル不定状態を防止することができ、貫通電流の発生を防止することができる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不使用チップ情報保持回路３３が設けられている。不使用チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不使用チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不使用チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップアドレス比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
層アドレス発生回路（チップアドレス発生回路）４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２層目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不使用チップ情報保持回路３３から不使用チップ信号ＤＥＦが供給される。不使用チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不使用チップ信号ＤＥＦを供給することができる。不使用チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不使用チップ信号ＤＥＦは層アドレス比較回路４７にも供給されており、不使用チップ信号ＤＥＦが活性化している場合には層アドレスの比較結果を強制的に不一致に設定する。層アドレス比較回路４７の出力はコントロールロジック回路６３に供給されるが、一致信号が出力されなければコントロールロジック回路は活性化しないので、不一致の場合にはコントロールロジック６３の動作は完全に停止している。つまり、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
次に、インターフェースチップＩＦに実装される論理レベル保持回路について説明する。
図５は、半導体装置１０の主要部の構成を概略的に示すブロック図である。
図５に示すように、半導体装置１０は複数のコアチップＣＣ０〜ＣＣ７と、インターフェースチップＩＦを備えている。これらのチップは積層されており、貫通電極ＴＳＶ１によって接続されている。各コアチップＣＣ０〜ＣＣ７は、メモリセルアレイ５０を含むメモリコア部ＭＣＯと、メモリコア部ＭＣＯを制御するためのロジック部ＬＯＧ１とを備え、ロジック部ＬＯＧ１は双方向バッファ回路ＢＵを介して貫通電極ＴＳＶ１に接続されている。また、インターフェースチップＩＦは、各コアチップＣＣ０〜ＣＣ７を制御するためのロジック部ＬＯＧ２を備え、ロジック部ＬＯＧ２は双方向バッファ回路ＢＵを介して貫通電極ＴＳＶ１に接続されている。これらの双方向バッファ回路ＢＵは、入力バッファＴＳＶＩＢ及び出力バッファＴＳＶＯＢを含み、このうち少なくとも出力バッファＴＳＶＯＢは出力をハイインピーダンスとすることが可能なトライステートバッファである。コアチップＣＣ０〜ＣＣ７の双方向バッファ回路ＢＵは、図４の入出力回路５５に含まれており、インターフェースチップＩＦの双方向バッファ回路ＢＵは、図４のデータラッチ回路２５に含まれている。
インターフェースチップＩＦはさらに論理レベル保持回路２６を備えている。論理レベル保持回路２６は、循環接続された第1及び第２のインバータＩＮＶ１，ＩＮＶ２からなるラッチ回路である。
本実施形態において、第１のインバータＩＮＶ１の駆動能力は、双方向バッファ回路ＢＵ内の出力バッファＴＳＶＯＢの駆動能力よりも小さく設定されている。このようにすることで、双方向バッファ回路ＢＵによる通常の入出力動作に悪影響を与えることなく、貫通電極ＴＳＶ１の論理レベルを維持することができる。よって、貫通電極ＴＳＶ１に接続されているすべての双方向バッファ回路ＢＵの出力バッファＴＳＢＯＢがハイインピーダンスのときに当該貫通電極が論理不定状態になることを防止することができ、貫通電流の発生を防止することができる。
図６は、ＴＳＶ１と論理レベル保持回路２６との接続関係を説明するための模式図である。
図６に示すように、インターフェースチップＩＦのデータラッチ回路２５はリードライトバスＲＷＢＳを介してＴＳＶ１に接続されており、１本のバスラインには１本のＴＳＶ１及び１つの論理レベル保持回路２６が接続されている。ＴＳＶ１はそれに接続されるコアチップ又はインターフェースチップの双方向バッファ回路ＢＵによって駆動されてそれぞれ独立に動作することから、１本のＴＳＶ１に対して１つの論理レベル保持回路２６を用意することで、個々のＴＳＶ１の論理レベル不定状態を確実に防止することができる。
図７（ａ）及び（ｂ）は、本実施形態による半導体装置１０の動作を従来の半導体装置と比較して示すタイミングチャートである。
図７（ａ）に示すように、従来の半導体装置では、リード動作時、すなわちコアチップＣＣ０〜ＣＣ７側の双方向バッファ回路ＢＵが出力モード、インターフェースチップＩＦ側の双方向バッファ回路ＢＵが入力モードである場合において、すべてのコアチップＣＣ０〜ＣＣ７の出力バッファＴＳＶＯＢがオフ（ハイインピーダンス状態）となる期間Ｔ１が発生すると、ＴＳＶノード（ＴＳＶ１）の論理レベルが不定状態となるため、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の入力バッファＴＳＶＩＢに貫通電流が流れる。
その後、コアチップＣＣ０の出力バッファＴＳＶＯＢがオンになると（期間Ｔ２）、ＴＳＶノードはハイレベル又はローレベルに駆動されるため、入力バッファＴＳＶＩＢに流れる貫通電流は停止する。
その後、コアチップＣＣ０の出力バッファＴＳＶＯＢが再びオフになると（期間Ｔ３）、ＴＳＶノード（ＴＳＶ１）の論理レベルが不定状態となる。そのため、入力バッファＴＳＶＩＢには再び貫通電流が流れる。
一方、図７（ｂ）に示すように、本実施形態による半導体装置１０では、リード動作時においてすべてのコアチップＣＣ０〜ＣＣ７の出力バッファＴＳＶＯＢがオフとなる期間Ｔ１が生じても、ＴＳＶノード（ＴＳＶ１）の論理レベルは論理レベル保持回路２６によって従前の論理レベルに維持されているため、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の入力バッファＴＳＶＩＢに貫通電流が流れることはない。
その後、コアチップＣＣ０の出力バッファＴＳＶＯＢがオンになると（期間Ｔ２）、ＴＳＶノードは新たなリードデータに応じてハイレベル又はローレベルに駆動される。
その後、コアチップＣＣ０の出力バッファＴＳＶＯＢが再びオフになっても（期間Ｔ３）、ＴＳＶノード（ＴＳＶ１）の論理レベルは論理レベル保持回路２６によって維持される。そのため、入力バッファＴＳＶＩＢに貫通電流が流れることはない。
上記のように、本実施形態による論理レベル保持回路２６は、ＴＳＶ１の論理レベルを保持することができるので、全ての出力バッファＴＳＶＯＢがハイインピーダンス状態となっても、入力バッファＴＳＶＩＢに貫通電流が流れることはない。また、コアチップＣＣを同一構成のチップとして一括で製造するような場合、コアチップＣＣに論理レベル保持回路２６を配置すると、各々の貫通電極ＴＳＶにコアチップＣＣの枚数分論理レベル保持回路２６が接続され、各々の貫通電極ＴＳＶの負荷が大きくなってしまう。しかしながら、本実施形態においては、論理レベル保持回路２６をコアチップＣＣではなく、インターフェースチップＩＦに配置することで、半導体装置１０に搭載されるコアチップＣＣの枚数に係らず論理レベル保持回路２６は各々の貫通電極ＴＳＶに対して１個ずつ配置するだけでよく、その結果、同一構成のコアチップを積層する場合でも各々の貫通電極ＴＳＶの負荷の増加を抑制することができる。
図８は、半導体装置の製造工程を概略的に示す模式図である。
図８に示すように、本実施形態による半導体装置１０の製造では、まず複数のコアチップ並びにインターフェースチップをそれぞれ製造した後、これらのチップを積層して、半導体装置１０を完成させる。
コアチップの製造では、まずコアチップ用ウェハ上に複数のコアチップ用回路を形成した後（Ｓ１１）、ウェハ試験を行い、ウェハ上の不良チップの位置をマッピングする（Ｓ１２）。次に、中間工程、ダイシング工程を経て複数のコアチップを完成させる（Ｓ１３）。さらに、複数のコアチップの中からウェハ試験において不良チップと判定されたものを取り除き（Ｓ１４）、良品チップのみを組み立て工程（アセンブリ工程）に送る（Ｓ１５）。
インターフェースチップの製造もまた、まずインターフェースチップ用ウェハ上に複数のインターフェースチップ用回路を形成した後（Ｓ２１）、ウェハ試験を行い、ウェハ上の不良チップの位置をマッピングする（Ｓ２２）。このとき、インターフェースチップ内の論理レベル保持回路２６を疑似メモリとして用い、データのリード／ライト試験を行うことにより、インターフェースチップの試験が半導体ウェハの状態で行われる。次に、中間工程、ダイシング工程を経て複数のインターフェースチップを完成させる（Ｓ２３）。さらに、複数のインターフェースチップの中からウェハ試験において不良チップと判定されたものを取り除き（Ｓ２４）、良品チップのみを組み立て工程に送る（Ｓ２５）。
インターフェースチップ用ウェハの試験では、図９に示すように、インターフェースチップＩＦのコマンド端子１２に所定のコマンドを入力すると共に、アドレス端子１３に所定のアドレス信号を入力し、データ入出力端子１４に所定のテストデータを入力する。これにより、アドレス信号により指定されたデータ伝送用ＴＳＶ１に接続された論理レベル保持回路２６にテストデータが書き込まれる。その後、論理レベル保持回路２６に保持されたテストデータを、入出力バッファ回路２３等のデータ入出力系回路及びデータ入出力端子１４を介して読み出し、入力したテストデータと比較する。入出力データが一致する場合には良品チップと判断することができ、不一致の場合には不良チップと判断することができる。
組み立て工程では、複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦを積層化して半導体装置１０を作製した後（Ｓ３１）、最終的な動作確認を行い、不良品の半導体装置１０を選別する（Ｓ３２）。以上により、本実施形態による半導体装置１０が完成する。
インターフェースチップ上にはメモリ素子が存在しないので、論理レベル保持回路２６を有しない従来の半導体装置では、インターフェースチップ単体（ウェハー状態を含む）に対してデータのリード／ライト試験を行うことは出来なかった。したがって、インターフェースチップとコアチップとを組み合わせる前に不良のインターフェースチップを特定することが出来なかった。しかし、本実施形態においては、論理レベル保持回路２６を疑似メモリとして用いて、インターフェースチップをウェハの段階で試験し、良品と判定されたインターフェースチップのみが組み立て工程に送られる。したがって、組み立て後にインターフェースチップの不良が発見される確率は極めて低く、チップ積層型半導体装置の製造歩留まりを大幅に向上させることができる。
図１０は、本発明の他の好ましい実施形態による半導体装置２０の主要部の構成を概略的に示すブロック図である。
図１０に示すように、この半導体装置２０の特徴は、コアチップＣＣ０がインターフェースチップＩＦを兼ねている点にある。各コアチップＣＣ０〜ＣＣ７は、メモリセルアレイ５０を含むメモリコア部ＭＣＯと、メモリコア部ＭＣＯを制御するためのロジック部ＬＯＧ１とを備え、ロジック部ＬＯＧ１は双方向バッファ回路ＢＵを介して貫通電極ＴＳＶ１に接続されている。これに加え、コアチップＣＣ０は、ロジック部ＬＯＧ２を備えており、ロジック部ＬＯＧ１，ＬＯＧ２は双方向バッファ回路ＢＵを介して貫通電極ＴＳＶ１に接続されている。その他の構成は図５の示した半導体装置と実質的に同一であることから、同一の構成要素に同一の符号を付して詳細な説明を省略する。
本実施形態による半導体装置２０においても、上述した半導体装置１０と同様の効果を得ることが可能となる。
図１１は、本実施形態による半導体装置１０を用いたデータ処理システムの構成を示す図である。ここでは、半導体装置１０を例に挙げて説明するが、半導体装置２０を用いたデータ処理システムとして構成してもよいことは言うまでもない。
図１１に示すデータ処理システムは、メモリモジュール１００とこれに接続されたコントローラ２００によって構成されている。メモリモジュール１００は、モジュール基板１０１上に複数の半導体装置１０が搭載された構成を有している。モジュール基板１０１上には、コントローラ２００から供給されるアドレス信号やコマンド信号を受けるレジスタ１０２が搭載されており、各半導体装置１０にはレジスタ１０２を介してアドレス信号やコマンド信号が供給される。
このような構成を有するデータ処理システムにおいて、コントローラ２００はアドレス信号やコマンド信号など、通常のＤＲＡＭのアクセスに必要な各種信号を供給すれば足り、チップ選択アドレスなど、通常のＤＲＡＭでは用いられない特別な信号を供給する必要はない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
さらに本発明は、半導体メモリ以外の半導体装置に適用することも可能である。例えばインターフェースチップにＣＰＵ（Central Processing Unit）を搭載し、コアチップにＣＰＵのキャッシュメモリを搭載し、インターフェースチップと複数のコアチップを組み合わせることにより、高性能なＣＰＵを構成することも可能である。さらには、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）ＳＤＲＡＭ、フラッシュメモリ等をコアチップとして用意し、またそれらのチップセットをインターフェースチップとして用意し、これらをチップ積層型半導体装置として構成することにより、ワンチップコンピュータの実現も可能である。
１〜３ 貫通電極（ＴＳＶ）
４〜６ 内部回路
１０，２０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
２６ 論理レベル保持回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不使用チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６１ａ アドレスバッファ
６１ｂ リフレッシュカウンタ
６２ カラム制御回路
６２ａ アドレスバッファ
６２ｂ バーストカウンタ
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ メモリモジュール
１０１ モジュール基板
１０２ レジスタ
２００ コントローラ
ＣＣ０〜ＣＣ７ コアチップ
ＩＢ 入力バッファ
ＩＮＶ１，ＩＮＶ２ インバータ
ＩＰ インターポーザ
ＬＯＧ１，ＬＯＧ２ ロジック部
ＭＣ メモリセル
ＭＣＯ メモリコア部
ＯＢ 出力バッファ
ＲＷＢＳ リードライトバス
ＴＳＢＯＢ 出力バッファ
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３ 貫通電極
ＴＳＶＩＢ 入力バッファ
ＴＳＶＯＢ 出力バッファ

Claims (13)

  1. 少なくとも出力バッファを有する第１の半導体チップと、
    少なくとも入力バッファを有する第２の半導体チップと、
    前記第１又は第２の半導体チップを貫通して設けられ、前記出力バッファの出力端及び前記入力バッファの入力端に接続された貫通電極と、
    前記第１又は第２の半導体チップに設けられ、前記貫通電極の論理レベルを保持する論理レベル保持回路と、を備えることを特徴とする半導体装置。
  2. 前記第１の半導体チップを複数備え、
    前記複数の第１の半導体チップにそれぞれ設けられた前記貫通電極が短絡されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第１の半導体チップは、入力端が前記貫通電極に接続された入力バッファをそれぞれ有し、
    前記第２の半導体チップは、出力端が前記貫通電極に接続された出力バッファを有することを特徴とする請求項２に記載の半導体装置。
  4. 前記論理レベル保持回路による前記貫通電極の駆動能力は、前記出力バッファのいずれの駆動能力よりも小さいことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記出力バッファがいずれもトライステートバッファであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記複数の第１の半導体チップが積層されていることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
  7. 前記複数の第１の半導体チップと前記第２の半導体チップが積層されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の半導体チップは、メモリコアを含むバックエンド部が集積されたコアチップであり、
    前記第２の半導体チップは、外部とのインターフェースを行うフロントエンド部が集積されたインターフェースチップであることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記貫通電極を複数備え、
    前記インターフェースチップから外部へ同時に出力する単位外部データのビット数よりも、前記複数の貫通電極を用いて前記複数のコアチップから前記インターフェースチップへ同時に出力する単位内部データのビット数の方が多いことを特徴とする請求項８に記載の半導体装置。
  10. 前記インターフェースチップは、前記複数の貫通電極を介して前記コアチップより供給されるパラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項９に記載の半導体装置。
  11. 複数のコアチップを製造する工程と、
    前記複数のコアチップを制御するインターフェースチップを製造する工程と、
    前記複数のコアチップ及び前記インターフェースチップの動作試験を行う工程と、
    前記複数のコアチップ及び前記インターフェースチップを積層して積層型半導体装置を製造する工程とを備え、
    前記インターフェースチップを製造する工程は、
    基板を貫通する複数の貫通電極、前記貫通電極を駆動する双方向バッファ回路、及び前記貫通電極の論理レベルを保持する論理レベル保持回路を形成する工程を含み、
    前記インターフェースチップの動作試験を行う工程は、前記双方向バッファ回路から出力されるデータを前記論理レベル保持回路に保持させる工程と、前記論理レベル保持回路に保持されたデータを前記双方向バッファ回路から読み出す工程とを含むことを特徴とする半導体装置の製造方法。
  12. 前記インターフェースチップの動作試験を行う工程は、
    前記インターフェースチップのデータ入出力端子に所定のテストデータを入力し、前記複数の貫通電極のうち所定のアドレス信号により指定されるデータ伝送用貫通電極に接続された論理レベル保持回路にテストデータを書き込んだ後、前記論理レベル保持回路によって保持されたテストデータを前記データ入出力端子から読み出して入力したテストデータと比較することにより行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、
    前記複数のコアチップは、基板を貫通する複数の貫通電極と、出力端が前記貫通電極に接続されたトライステートバッファとを含み、
    前記インターフェースチップは、入力端が前記貫通電極に接続された入力バッファと、前記貫通電極の論理レベルを保持する論理レベル保持回路とを含むことを特徴とする情報処理システム。
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