JP2011138999A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】不良チップが存在する場合であっても、メモリ容量を２のべき乗とする。
【解決手段】コアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７にそれぞれ対応する不良チップ信号ＳＫ０〜ＳＫ７を供給するインターフェースチップＩＦを備える。インターフェースチップＩＦは、コアチップＣＣ０〜ＣＣ７のうち良品チップの数を検知する枚数検知回路４０を有し、枚数検知回路４０によって検知された良品チップの数をＸ個とし、２^ｎ≦Ｘ＜２^ｎ＋１（ｎは自然数）とした場合、Ｘ−２^ｎ個の良品チップを不使用チップとする。本発明によれば、良品チップであっても不使用チップとすることが可能であることから、不良チップが発見された場合においてもメモリ容量を２のべき乗とすることができる。これにより、いわゆるパーシャル品においてコントローラの制御が複雑化することが無くなる。
【選択図】図５

Description

本発明は半導体装置及びその制御方法に関し、特に、複数のコアチップを備える半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。

しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。

このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップ（一つのコアチップ当たり）については、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たりの記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。

しかしながら、この種の半導体装置は、コントローラからはあくまで１個のメモリチップとして認識される。このため、１つのインターフェースチップに対して複数のコアチップを割り当てる場合には、各コアチップに対する個別のアクセスをどのようにして行うかが問題となる。つまり、通常のマルチチップパッケージであれば、各メモリチップに設けられたチップ選択端子（／ＣＳ）を用いて、各メモリチップを個別に選択することができる。これに対し、上記の半導体装置においては、チップ選択端子が設けられているのはあくまでインターフェースチップであることから、チップ選択信号によって各コアチップを個別に選択することはできない。

この問題を解決する方法として、特許文献１においては、各コアチップにチップ識別番号を割り当てるとともに、インターフェースチップから各コアチップにチップ選択アドレスを共通に与えることによって、各コアチップの個別選択を実現している。

上述の特許文献１には、コアチップ（ＤＲＡＭチップ）が５層に積層され、その上部にインターフェースチップが積層され、各チップが貫通電極を介して接続された構造が開示されている。このようなチップ積層型半導体装置は、個々のチップを作製し、チップの欠陥の有無を検査した後、それらを積層してパッケージングすることにより完成させるものである。

ところで、コアチップの不良は各チップの組み立て後の検査において見つかることがある。この場合、残りのコアチップ及びインターフェースチップは正常に動作するものであることから、必ずしも全体を廃棄する必要はない。そこで、一部のコアチップに欠陥があったとしても半導体装置自体を欠陥とするのではなく、欠陥のあるコアチップだけを使用停止にし、正常なコアチップのみを動作させるいわゆるパーシャル品とすることで、良品チップを救済する方法が求められている。チップ積層型半導体装置に関するものではないが、欠陥のあるメモリの一部のみを使用する技術は特許文献２，３に記載されている。

特開２００７−１５７２６６号公報 特開平９−１２８９９５号公報 特開平９−１６１４９７号公報

しかしながら、正常なコアチップの全てを動作させるとメモリ容量が２のべき乗ではない値となることがあり、この場合、コントローラによる制御が複雑となってしまう。例えば、１Ｇｂのコアチップを８枚積層するタイプのチップ積層型半導体装置の場合、１枚のコアチップが不良チップであるとするとメモリ容量は７Ｇｂとなり、このような中途半端なメモリ容量では実使用上極めて不便である。このような問題は、チップ積層型半導体装置に限らず、複数のコアチップを使用する半導体装置全般において生じる問題である。

本発明による半導体装置は、複数のコアチップと、前記複数のコアチップの少なくとも一部にそれぞれ対応する不良チップ信号を供給するインターフェースチップと、を備え、前記インターフェースチップは、前記複数のコアチップのうち不良チップではない良品チップの数を検知する枚数検知回路を有し、前記枚数検知回路によって検知された前記良品チップの数をＸ個とし、２^ｎ≦Ｘ＜２^ｎ＋１（ｎは自然数）とした場合、Ｘ−２^ｎ個の良品チップを不使用チップとすることを特徴とする。

また、本発明による半導体装置の制御方法は、複数のコアチップを選択動作させるための半導体装置の制御方法であって、前記複数のコアチップの少なくとも一部に其々良品か不良品か否かを示す不良チップ信号を出力するステップと、前記良品であるコアチップの枚数をカウントしたカウント信号を生成するステップと、前記良品であるコアチップのうち、前記カウント信号に対応して選択される一部のコアチップを動作可能にセットし、その他を動作不可にセットするステップと、を備えることを特徴とする。

本発明によれば、良品チップであっても不使用チップとすることが可能であることから、不良チップが発見された場合においてもメモリ容量を２のべき乗とすることができる。これにより、いわゆるパーシャル品においてコントローラの制御が複雑化することが無くなる。

本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体装置１０の回路構成を示すブロック図である。 コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。 層アドレス発生回路４６の構成の一例を示すブロック図である。 スキップ制御回路４６ａの回路図である。 スキップ制御回路４６ａの等価回路図であり、（ａ）は枚数指定信号ＦのビットＦ＜０＞〜Ｆ＜２＞がローレベルである場合、（ｂ）は枚数指定信号ＦのビットＦ＜２＞のみがハイレベルである場合、（ｃ）は枚数指定信号ＦのビットＦ＜１＞のみがハイレベルである場合、（ｄ）は枚数指定信号ＦのビットＦ＜０＞のみがハイレベルである場合をそれぞれ示している。 スキップ制御回路４６ａの真理値表であり、（ａ）は枚数指定信号ＦのビットＦ＜２＞のみがハイレベルである場合、（ｂ）は枚数指定信号ＦのビットＦ＜１＞のみがハイレベルである場合をそれぞれ示している。 枚数検知回路４０の回路図である。 枚数検知回路４０の真理値表である。 半導体装置１０の動作を説明するためのフローチャートである。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。

インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。

図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。

さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。

図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。

シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図４は、半導体装置１０の回路構成を示すブロック図である。

図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。

まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。

クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。

データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。

キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。

入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。

このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。

更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。

電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。

層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。

また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。また、最下層に位置するコアチップＣＣ７から転送された層アドレスＳ８は、枚数検知回路４０にも供給される。枚数検知回路４０は、コアチップＣＣ０〜ＣＣ７のうち良品チップの枚数を検知する回路であり、検知結果に基づいて枚数指定信号Ｆを出力する。枚数指定信号Ｆは、図２（ａ）に示すタイプのＴＳＶ１を介して、各コアチップＣＣ０〜ＣＣ７に対して共通に供給される。枚数検知回路４０の詳細については後述する。

さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。また、不良チップ情報保持回路３３には、テスト端子１８よりテスト信号ＴＥＳＴが供給される。テスト信号ＴＥＳＴは、不良チップ情報保持回路３３に不良チップ情報を書き込む際に用いられる。

以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。

ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。

カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。

カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。

コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップアドレス比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報／第３のチップアドレス）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別番号／第２のチップアドレス）とを比較することにより行われる。

層アドレス発生回路（チップアドレス発生回路）４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法の詳細については後述するが、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から供給される不良チップ信号ＳＫｉ（ｉ＝０〜７）に基づき、固有の層アドレスを生成するとともに、下層のコアチップに層アドレスを転送する。不良チップ信号ＳＫｉは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＳＫｉを供給することができる。不良チップ信号ＳＫｉは、当該コアチップが不良チップである場合にローレベルに活性化される信号であり、これが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップはインターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、層アドレス発生回路４６間における層アドレスの転送は、図２（ｂ）に示すタイプのＴＳＶ２を用いて行われる。最も下層に位置するコアチップＣＣ７に含まれる層アドレス発生回路４６は、インターフェースチップＩＦ内の層アドレス設定回路４４及び枚数検知回路４０に層アドレスＳ８を供給する。

また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。

さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。

コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。

以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。

テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。

テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。

以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。

但し、８Ｇｂのメモリ容量が得られるのは８枚のコアチップＣＣ０〜ＣＣ７が全て良品チップである場合であり、１又は２以上のコアチップが不良チップである場合にはメモリ容量は８Ｇｂ未満となる。詳細については後述するが、本実施形態では１又は２以上のコアチップが不良チップである場合、必要に応じて良品チップを不使用とすることにより、メモリ容量を４Ｇｂ、２Ｇｂ又は１Ｇｂに設定する。

図５は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。また、図６は、層アドレス発生回路４６の構成の一例を示すブロック図である。

図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路（チップアドレス発生回路）４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して縦続接続されている。図６に示すように、層アドレス発生回路４６には、スキップ制御回路４６ａ、カウント制御回路４６ｂ、カウンタ回路４６ｃが含まれている。これら回路の動作については後述する。

層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦ内の不良チップ情報保持回路３３から、対応する不良チップ信号ＳＫ０〜ＳＫ７がそれぞれ供給される。不良チップ信号ＳＫ０〜ＳＫ７は合計８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＳＫ０〜ＳＫ７の対応するビットがローレベルに活性化しているコアチップは不良チップである。不良チップ信号ＳＫ０〜ＳＫ７は、図６に示すスキップ制御回路４６ａに供給される。

スキップ制御回路４６ａは、不良チップ信号ＳＫ０〜ＳＫ７をそれぞれ不使用チップ信号ＳＫＩ０〜ＳＫＩ７に変換する回路であり、その変換動作は、枚数指定信号Ｆ及び対応する層アドレスＤ０〜Ｄ７に基づいて行われる。不使用チップ信号ＳＫＩ０〜ＳＫＩ７の対応するビットがローレベルに活性化しているコアチップは「不使用チップ」である。不使用チップとは、不良チップ又は良品チップであるが使用されないチップである。

ここで、枚数指定信号Ｆとは、インターフェースチップＩＦに設けられた枚数検知回路４０より出力される信号であり、８枚のコアチップＣＣ０〜ＣＣ７に対して共通に供給される。本実施形態において、枚数指定信号ＦはビットＦ＜０＞〜Ｆ＜２＞からなる３ビットの信号である。枚数指定信号Ｆは、初期状態においては常に（０，０，０）であるが、枚数検知回路４０による枚数検知動作が行われると、検知結果に応じて変化する。一方、層アドレスＤ０〜Ｄ７のうち、後述するようにＤ０はイネーブル信号、Ｄ１〜Ｄ７は、対応する層アドレス発生回路４６内のカウント制御回路４６ｂによって生成される信号であり、少なくとも使用されるコアチップにおいては固有の値を有する。本実施形態において、層アドレスＤ０〜Ｄ７はそれぞれビットＤｉ＜０＞〜Ｄｉ＜２＞（ｉ＝０〜７）からなる３ビットの信号である。

図７は、スキップ制御回路４６ａの回路図である。

図７に示すように、スキップ制御回路４６ａは、縦続接続された３つのマルチプレクサ１０２，１０１，１００と、マルチプレクサ１０２，１０１の動作を制御する論理回路１０３によって構成されている。マルチプレクサ１０２，１０１，１００は、いずれも２つの入力端Ｄ，Ｂと１つの出力端Ｒを有しており、それぞれ対応するビットＦ＜２＞〜Ｆ＜０＞の論理レベルによって入力端Ｄ，Ｂの選択が行われる。具体的には、対応するビットＦ＜２＞〜Ｆ＜０＞がハイレベル（論理値：１）である場合には、入力端Ｄに供給される信号が出力端Ｒより出力され、逆に、対応するビットＦ＜２＞〜Ｆ＜０＞がローレベル（論理値：０）である場合には、入力端Ｂに供給される信号が出力端Ｒより出力される。

図７に示すように、初段のマルチプレクサ１０２の入力端Ｂには、対応する不良チップ信号ＳＫｉ（ｉ＝０〜７）が供給されており、入力端Ｄには、対応する不良チップ信号ＳＫｉと反転されたビットＤｉ＜２＞の論理積が供給されている。また、２段目のマルチプレクサ１０１の入力端Ｂには、初段のマルチプレクサ１０２の出力が供給されており、入力端Ｄには、初段のマルチプレクサ１０２の出力とビットＤｉ＜１＞及びＤｉ＜２＞の否論理和出力との論理積が供給されている。さらに、３段目のマルチプレクサ１００の入力端Ｂには、前段のマルチプレクサ１０１の出力が供給されており、入力端ＤにはＤｉ＜２＞とＤｉ＜１＞の否論理和出力とＤｉ＜０＞の否定出力との論理積が供給されている。

図８はスキップ制御回路４６ａの等価回路図であり、（ａ）は枚数指定信号ＦのビットＦ＜０＞〜Ｆ＜２＞がローレベルである場合、（ｂ）は枚数指定信号ＦのビットＦ＜２＞のみがハイレベルである場合、（ｃ）は枚数指定信号ＦのビットＦ＜１＞のみがハイレベルである場合、（ｄ）は枚数指定信号ＦのビットＦ＜０＞のみがハイレベルである場合をそれぞれ示している。

まず、図８（ａ）に示すように、枚数指定信号ＦのビットＦ＜０＞〜Ｆ＜２＞がローレベルである場合には、全てのマルチプレクサ１０２，１０１，１００において入力端Ｂ側が選択されることから、ＳＫｉ＝ＳＫＩｉとなる。後述するように、枚数指定信号ＦのビットＦ＜０＞〜Ｆ＜２＞が全てローレベルとなるのは、全てのコアチップＣＣ０〜ＣＣ７を使用するケースであり、不良チップが存在しない場合が該当する。

また、図８（ｂ）に示すように、枚数指定信号ＦのビットＦ＜２＞のみがハイレベルである場合には、マルチプレクサ１０２のみ入力端Ｄ側が選択されることから、不使用チップ信号ＳＫＩｉは、不良チップ信号ＳＫｉと反転されたビットＤｉ＜２＞の論理積によって決まる。不良チップ信号ＳＫｉがハイレベル（論理値：１）である場合の真理値表を図９（ａ）に示す。後述するように、枚数指定信号ＦのビットＦ＜２＞のみがハイレベルとなるのは、コアチップＣＣ０〜ＣＣ７のうち４枚を使用するケースであり、不良チップが１枚〜４枚存在する場合が該当する。

さらに、図８（ｃ）に示すように、枚数指定信号ＦのビットＦ＜１＞のみがハイレベルである場合には、マルチプレクサ１０１のみ入力端Ｄ側が選択されることから、不使用チップ信号ＳＫＩｉは、不良チップ信号ＳＫｉとビットＤｉ＜１＞及びＤｉ＜２＞の否論理和出力との論理積によって決まる。不良チップ信号ＳＫｉがハイレベル（論理値：１）である場合の真理値表を図９（ｂ）に示す。後述するように、枚数指定信号ＦのビットＦ＜１＞のみがハイレベルとなるのは、コアチップＣＣ０〜ＣＣ７のうち２枚を使用するケースであり、不良チップが５枚〜６枚存在する場合が該当する。

そして、図８（ｄ）に示すように、枚数指定信号ＦのビットＦ＜０＞がハイレベルである場合には、最終段のマルチプレクサ１００において入力端Ｄ側が選択されることから、不使用チップ信号ＳＫＩｉは不良チップ信号ＳＫｉと、Ｄｉ＜２＞とＤｉ＜１＞の否論理和出力とＤｉ＜０＞の否定出力との論理積、との論理積によって決まる。不良チップ信号ＳＫｉがハイレベル（論理値：１）である場合の真理値表を図９（ｃ）に示す。後述するように、枚数指定信号ＦのビットＦ＜０＞のみがハイレベルとなるのは、コアチップＣＣ０〜ＣＣ７のうち１枚を使用するケースであり、不良チップが７枚存在する場合が該当する。

このようにして、スキップ制御回路４６ａは枚数指定信号Ｆ及び対応する層アドレスＤ０〜Ｄ７に基づき、不良チップ信号ＳＫ０〜ＳＫ７を不使用チップ信号ＳＫＩ０〜ＳＫＩ７に変換する。図６に示すように、変換された不使用チップ信号ＳＫＩ０〜ＳＫＩ７は、それぞれ対応するカウント制御回路４６ｂに供給される。

カウント制御回路４６ｂは、層アドレスＳ０〜Ｓ７，Ａ０〜Ａ７を受け、層アドレスＤ０〜Ｄ７，Ｔ０〜Ｔ７を出力する回路であり、その動作は、対応する不使用チップ信号ＳＫＩ０〜ＳＫＩ７及びイネーブル信号Ｅｎ０〜Ｅｎ７に基づいて行われる。

具体的には、対応するイネーブル信号Ｅｎｉがハイレベルである場合、カウント制御回路４６ｂは、層アドレスＳｉをそのまま層アドレスＤｉとしてカウンタ回路４６ｃに供給する。本実施形態では、コアチップＣＣ１〜ＣＣ７に供給されるイネーブル信号Ｅｎ１〜Ｅｎ７がハイレベルに固定されており、したがって、相対的に上層のコアチップから転送される層アドレスＳ１〜Ｓ７は、必ず層アドレスＤ１〜Ｄ７としてカウンタ回路４６ｃに供給される。一方、本実施形態では、コアチップＣＣ０に供給されるイネーブル信号Ｅｎ０はローレベルに固定されている。イネーブル信号Ｅｎ０がローレベルであると、層アドレスＤ０の値は（０，０，０）とされる。カウント制御回路４６ｂより出力される層アドレスＤ０〜Ｄ７は、カウンタ回路４６ｃによってインクリメントされ、層アドレスＡ０〜Ａ７として当該カウント制御回路４６ｂに戻される。

また、カウント制御回路４６ｂは、対応する不使用チップ信号ＳＫＩ０〜ＳＫＩ７がハイレベル（論理値：１）である場合、層アドレスＡ０〜Ａ７を層アドレスＴ０〜Ｔ７として出力し、対応する不使用チップ信号ＳＫＩ０〜ＳＫＩ７がローレベル（論理値：０）である場合、層アドレスＳ０〜Ｓ７を層アドレスＴ０〜Ｔ７として出力する。上述の通り、層アドレスＡ０〜Ａ７は、カウンタ回路４６ｃによって層アドレスＤ０〜Ｄ７をインクリメントした値であり、したがって、不使用チップ信号ＳＫＩ０〜ＳＫＩ７がハイレベル（論理値：１）である場合には、最上層のコアチップＣＣ０から最下層のコアチップＣＣ７へ、層アドレスＴ０〜Ｔ７がインクリメントされながら転送されることになる。一方、層アドレスＳ０〜Ｓ７はインクリメント前の値であり、したがって、不使用チップ信号ＳＫＩ０〜ＳＫＩ７がローレベル（論理値：０）であるコアチップにおいては、層アドレスＴ０〜Ｔ７がインクリメントされることなく転送されることになる。層アドレスＴ０〜Ｔ６は、転送先のコアチップにおいて層アドレスＳ１〜Ｓ７として用いられ、層アドレスＴ７はインターフェースチップＩＦにおいて層アドレスＳ８として用いられる。層アドレスＳ８は、コアチップＣＣ０〜ＣＣ７に割り当てられた層アドレスの最大値、つまり、良品チップ数を示すカウント信号として用いられる。

尚、層アドレスＳ８が最大値を示しているのは、本実施形態では層アドレスＤ０の初期値が（０，０，０）であり、これがインクリメントされながら転送されるからである。しかしながら、本発明がこれに限定されるものではなく、層アドレスＤ０の初期値が（１，１，１）であり、これがデクリメントされながら転送される場合には、層アドレスＳ８はコアチップＣＣ０〜ＣＣ７に割り当てられた層アドレスの最小値を示すことになる。この場合も、層アドレスＳ８が良品チップ数を示していることに変わりはない。

このように、本実施形態では層アドレスＤ０の初期値が（０，０，０）であり、これがインクリメントされながら転送されることから、不使用チップ信号ＳＫＩ０〜ＳＫＩ７が全てハイレベル（論理値：１）である場合には、層アドレスＤ０〜Ｄ７の値は、
Ｄ０：０００
Ｄ１：００１
Ｄ２：０１０
Ｄ３：０１１
Ｄ４：１００
Ｄ５：１０１
Ｄ６：１１０
Ｄ７：１１１
となり、各コアチップＣＣ０〜ＣＣ７に固有の層アドレスＤ０〜Ｄ７が割り当てられることになる。また、最下層のコアチップＣＣ７から出力される層アドレスＴ７は、層アドレスＳ８としてインターフェースチップＩＦに設けられた枚数検知回路４０に供給され、上記の例の場合、
Ｓ８：０００
となる。

これに対し、例えば２枚のコアチップＣＣ１，ＣＣ３が不良チップであり、その結果、不使用チップ信号ＳＫＩ１，ＳＫＩ３がローレベルとなっている場合には、層アドレスＤ０〜Ｄ７の値は、
Ｄ０：０００
Ｄ１：００１（不良チップ）
Ｄ２：００１
Ｄ３：０１０（不良チップ）
Ｄ４：０１０
Ｄ５：０１１
Ｄ６：１００
Ｄ７：１０１
となり、不良のあるコアチップＣＣ１，ＣＣ３においてはインクリメント動作がスキップされることになる。上述の通り、最下層のコアチップＣＣ７から出力される層アドレスＴ７は、層アドレスＳ８としてインターフェースチップＩＦに設けられた枚数検知回路４０に供給され、上記の例の場合、
Ｓ８：１１０
となる。

図１０は枚数検知回路４０の回路図であり、図１１はその真理値表である。

図１０に示すように、枚数検知回路４０は層アドレスＳ８＜２＞〜Ｓ８＜０＞の値に基づき枚数指定信号Ｆ（Ｆ＜２＞〜Ｆ＜０＞）を生成する論理回路である。その動作は、図１１に示す真理値表に示す通りであり、層アドレスＳ８が示す良品チップ数が８枚である場合にはＦ＝（０，０，０）となり、層アドレスＳ８が示す良品チップ数が４〜７枚である場合にはＦ＝（１，０，０）となり、層アドレスＳ８が示す良品チップ数が２〜３枚である場合にはＦ＝（０，１，０）となり、層アドレスＳ８が示す良品チップ数が１枚である場合にはＦ＝（０，０，１）となる。このようにして生成される枚数指定信号Ｆは、図７に示したスキップ制御回路４６ａに供給される。

したがって、枚数指定信号Ｆが生成された状態で、層アドレスＳ０〜Ｓ７の生成を再度行うと、例えば２枚のコアチップＣＣ１，ＣＣ３が不良チップである場合には、層アドレスＤ０〜Ｄ７の値は、
Ｄ０：０００
Ｄ１：００１（不良チップ）
Ｄ２：００１
Ｄ３：０１０（不良チップ）
Ｄ４：０１０
Ｄ５：０１１
Ｄ６：１００（不使用チップ）
Ｄ７：１００（不使用チップ）
となり、６枚ではなく４枚のコアチップが使用されることになる。

ここで、コアチップＣＣ６，ＣＣ７が不使用チップとして取り扱われるのは、上流に位置するコアチップＣＣ５から転送されたチップアドレスＳ６（１００）が、枚数指定信号Ｆにより指定された値（４枚）をすでに示しているからである。つまり、チップアドレスＳ６が（１００）であれば、上流のコアチップＣＣ０〜ＣＣ５において、既に４種類のチップアドレス（０００，００１，０１０，０１１）が使用済みであることが分かるからである。具体的な動作については、図７を用いて説明した通りである。

このようにして最終的に生成された層アドレスＤ０〜Ｄ７は、図５に示すように、対応する層アドレス比較回路４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＤ０〜Ｄ７と、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、使用されるコアチップにおいて、層アドレス比較回路４７により一致が検出されるコアチップは１つだけとなる。

さらに、不使用チップ信号ＳＫＩ０〜ＳＫＩ７は、図５に示すように、対応するコントロールロジック回路６３に供給される。コントロールロジック回路６３は、対応する不使用チップ信号ＳＫＩ０〜ＳＫＩ７がローレベルに活性化している場合、つまり、当該コアチップが不良チップ又は良品チップであるが使用されないチップである場合には、動作を停止する。これにより、不使用チップ信号が活性化しているコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。

図１２は、本実施形態による半導体装置１０の動作を説明するためのフローチャートである。

まず、本実施形態による半導体装置１０を図示しないテスタに接続し、これよってコアチップＣＣ０〜ＣＣ７の動作試験を行う（ステップＳ１）。そして、テスタは、動作試験の結果に応じてテスト端子１８からテスト信号ＴＥＳＴを供給することにより、不良チップ情報保持回路３３に不良チップ情報を書き込む（ステップＳ２）。

この状態で、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦにおいて層アドレスＳ０〜Ｓ７の転送を行うことにより、良品チップの枚数情報（カウント信号）を取得する（ステップＳ３）。良品チップの枚数情報は、層アドレスＳ８によって得られる情報である。

そして、良品チップの枚数情報（Ｓ８）に基づき、必要に応じて良品チップの一部を不使用とする。かかる動作は、層アドレスＳ８に基づいて枚数指定信号Ｆを生成し、これによって不使用チップ信号ＳＫＩ０〜ＳＫＩ７の値を更新することにより行う。その詳細は、図１０及び図１１などを用いて説明した通りであり、良品チップ数が８枚である場合には０枚の良品チップを不使用とし、良品チップ数が４〜７枚である場合にはそれぞれ０〜３枚の良品チップを不使用とし、良品チップ数が２〜３枚である場合にはそれぞれ０〜１枚の良品チップを不使用とし、良品チップ数が１枚である場合には０枚の良品チップを不使用とする。つまり、良品チップの数をＸ個とし、２^ｎ≦Ｘ＜２^ｎ＋１（ｎは自然数）とした場合、Ｘ−２^ｎ個の良品チップを不使用チップとする（ステップＳ４）。

これにより、良品チップ数が８枚である場合のメモリ容量は８Ｇｂとなり、良品チップ数が４〜７枚である場合のメモリ容量は４Ｇｂとなり、良品チップ数が２〜３枚である場合のメモリ容量は２Ｇｂとなり、良品チップ数が１枚である場合のメモリ容量は１Ｇｂとなる。

このように、本実施形態による半導体装置１０では、不良チップの発生枚数にかかわらず、メモリ容量が自動的に２のべき乗となる。これにより、メモリ容量が中途半端な値となることがないことから、コントローラによる制御が複雑化することがない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。すなわち、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。

また、上記実施形態においては、層アドレスＳ８に基づいて良品チップの枚数をカウントしているが、良品チップの枚数のカウント方法としてはこれに限定されるものではなく、例えば、不良チップ情報保持回路３３に書き込まれた不良チップ情報を参照することによって良品チップの枚数をカウントしても構わない。但し、この場合は、全てのコアチップに対して不良チップ情報の割り当てが可能であることが必須となる。したがって、例えば不良チップ情報を一部のコアチップにしか割り当てられないケースでは、必ずしも不良チップ情報から良品チップの枚数をカウントすることができない。これに対し、本実施形態のように層アドレスに基づいて良品チップの枚数をカウントすれば、確実に良品チップの枚数を計数することが可能となる。

１〜３ 貫通電極（ＴＳＶ）
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
１８ テスト端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４０ 枚数検知回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ スキップ制御回路
４６ｂ カウント制御回路
４６ｃ カウンタ回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００〜１０２ マルチプレクサ
１０３ 論理回路
ＣＣ０〜ＣＣ７ コアチップ
Ｆ 枚数指定信号
ＳＫ 不良チップ信号
ＳＫＩ 不使用チップ信号
ＩＦ インターフェースチップ
ＩＰ インターポーザ
Ｓ０〜Ｓ７ 層アドレス（チップアドレス）
ＴＳＶ 貫通電極

Claims (14)

1. 複数のコアチップと、
   前記複数のコアチップの少なくとも一部にそれぞれ対応する不良チップ信号を供給するインターフェースチップと、を備え、
   前記インターフェースチップは、前記複数のコアチップのうち不良チップではない良品チップの数を検知する枚数検知回路を有し、前記枚数検知回路によって検知された前記良品チップの数をＸ個とし、２^ｎ≦Ｘ＜２^ｎ＋１（ｎは自然数）とした場合、Ｘ−２^ｎ個の良品チップを不使用チップとすることを特徴とする半導体装置。
2. 前記複数のコアチップは、対応する前記不良チップ信号が不良チップであることを示していない場合に、固有のチップアドレスを生成するチップアドレス発生回路をそれぞれ有していることを特徴とする請求項１に記載の半導体装置。
3. 前記チップアドレス発生回路は、対応する前記不良チップ信号が良品チップであることを示している場合に、前記固有のチップアドレスを生成することを特徴とする請求項２に記載の半導体装置。
4. 前記枚数検知回路は、使用する良品チップの数を示す枚数指定信号を前記複数のコアチップに共通に供給することを特徴とする請求項２又は３に記載の半導体装置。
5. 前記枚数検知回路は、前記複数のコアチップに割り当てられた前記チップアドレスの最小値又は最大値に基づいて、前記良品チップの数を検知することを特徴とする請求項４に記載の半導体装置。
6. 前記複数のコアチップにそれぞれ設けられた前記チップアドレス発生回路は互いに縦続接続されており、相対的に上流側のコアチップに設けられた前記チップアドレス発生回路から、相対的に下流側のコアチップに設けられた前記チップアドレス発生回路に前記チップアドレスが転送され、
   最下流のコアチップに設けられた前記チップアドレス発生回路は、前記インターフェースチップに設けられた前記枚数検知回路に前記チップアドレスを転送し、
   前記枚数検知回路は、前記最下流のコアチップから転送された前記チップアドレスに基づいて、前記良品チップの数を検知することを特徴とする請求項５に記載の半導体装置。
7. 前記チップアドレス発生回路は、対応する前記不良チップ信号が不良チップであることを示している場合には、固有のチップアドレスを生成することなく、相対的に下流側のコアチップに設けられた前記チップアドレス発生回路に前記チップアドレスを転送することを特徴とする請求項５に記載の半導体装置。
8. 前記チップアドレス発生回路は、相対的に上流側のコアチップに設けられた前記チップアドレス発生回路から転送されたチップアドレスが、前記枚数指定信号により指定された値を示している場合には、固有のチップアドレスを生成することなく、相対的に下流側のコアチップに設けられた前記チップアドレス発生回路に前記チップアドレスを転送することを特徴とする請求項７に記載の半導体装置。
9. 前記複数のコアチップが積層されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記複数のコアチップには基板を貫通する複数の貫通電極が設けられており、積層方向に隣接するコアチップに設けられた前記複数の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項９に記載の半導体装置。
11. 複数のコアチップを選択動作させるための半導体装置の制御方法であって、
    前記複数のコアチップの少なくとも一部に其々良品か不良品か否かを示す不良チップ信号を出力するステップと、
    前記良品であるコアチップの枚数をカウントしたカウント信号を生成するステップと、
    前記良品であるコアチップのうち、前記カウント信号に対応して選択される一部のコアチップを動作可能にセットし、その他を動作不可にセットするステップと、
    を備えることを特徴とする半導体装置の制御方法。
12. 前記複数のコアチップは、対応する前記不良チップ信号が良品であることを示している場合に、固有のチップアドレスを生成することを特徴とする請求項１１に記載の半導体装置の制御方法。
13. 相対的に上流側のコアチップから相対的に下流側のコアチップに前記チップアドレスが転送され、
    最下流のコアチップから出力される前記チップアドレスが前記カウント信号として用いられることを特徴とする請求項１２に記載の半導体装置の制御方法。
14. 前記カウント信号が示す前記良品の数をＸ個とし、２^ｎ≦Ｘ＜２^ｎ＋１（ｎは自然数）とした場合、Ｘ−２^ｎ個の良品チップを不使用チップとすることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の制御方法。

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