JP2015025809A - 半導体装置及びその試験方法 - Google Patents

Abstract

【課題】インターフェースチップを用いるタイプの半導体装置において、インターフェースチップとコアチップ間の複数の貫通電極にそれぞれ関する複数の電流パスで大きなＡＣ特性の差がないことの確認試験を行えるようにする。【解決手段】インターフェースチップ及びコアチップと、これらを電気的に接続するそれぞれが貫通電極を含む測定対象信号線１３０及び基準信号線１３１と、を備え、インターフェースチップは、信号発生回路１００が発生したテストクロックをコアチップへ送出し、コアチップは、信号発生回路１０１がテストクロックから所定の測定信号を発生し、且つ所定の測定信号を測定対象信号線１３０及び基準信号線１３１へ同時に送出し、更に、インターフェースチップは、更に、測定対象信号線１３０及び基準信号線１３１を介して入力した複数の所定の測定信号の位相差をオペアンプ１１７によって検出し、判定回路１０２が試験結果を出力する。【選択図】図５

Description

本発明は半導体装置、半導体装置の試験方法、及びデータ処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置、半導体装置の試験方法、及びデータ処理システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。

しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。

このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。

インターフェースチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板をそれぞれ貫通する多数の貫通電極（Through Silicon Via）によって互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インターフェースチップと各コアチップとを結ぶ電流パスが形成されている。

特許文献１には、マルチチップパッケージの例ではあるが、貫通電極と内部回路を接続する内部端子の接続状態を確認するためのテスト技術が開示されている。この積層構造については、複数の同一のメモリコアチップ２の同じ内部端子が、貫通電極４を通して内部端子接合部３で接続されている。これらの内部端子はインターポーザーチップ１上の配線（図示せず）によって外部端子５に接続されている。インターポーザーチップ１には配線パターンと外部端子５の接続のための手段（例えば貫通電極やボンディング用パッド等（図示せず）が形成されており、内部端子と外部端子５の端子位置変換を行うといった役割を持つ。つまり、半導体装置の外部端子５と半導体装置内の被測定端子であるいずれかの内部端子とが、電気的にダイレクトに接続されている。この配線構造において、このテスト技術では、内部端子ごとに、内部端子と内部回路を接続する内部配線の途中に導通チェック用ダイオードを設け、そのカソード側を内部配線と接続する。また、メモリチップごとに対応するマルチチップパッケージ（半導体装置）の外部端子にテスト専用の導通テスト専用端子を設け、同一メモリチップ内の各導通チェック用ダイオードのアノードをこの導通テスト専用端子に共通接続する。ある内部端子の接続状態をテストする場合、対応する貫通電極を含む電流パスに外部端子を通じて−１Ｖを与え、対応する導通テスト専用端子に０Ｖを与える。その結果、電流パスには、内部端子が正常に接続されている場合には導通チェック用ダイオードの準方向電流が流れ、切断されている場合には電流が流れない。したがって、外部端子に現れる電流を半導体装置外部のテスターで測定することにより、半導体装置内部の内部端子が正しく接続されているかどうかを判定することが可能になる。

特開２００９−１３９２７３号公報

ところで、貫通電極は寄生抵抗と寄生容量を有する。このため、インターフェースチップと各コアチップとを結ぶ電流パスでは、貫通電極の寄生抵抗と寄生容量により生ずる時定数に相当する分、信号に遅延が発生する。この遅延の量が電流パスごとにバラバラである（複数の貫通電極毎に時定数が異なる。つまり交流特性（ＡＣ特性）が異なる。）ことは好ましくないため、複数の電流パスのそれぞれの遅延量に大きな違いがないことの確認試験を行えるようにすることが求められている。

本発明による半導体装置は、インターフェースチップ及びコアチップと、それぞれが、前記コアチップに設けられた貫通電極を含み、前記インターフェースチップの端部と前記コアチップの端部とを電気的に接続する測定対象信号線及び基準信号線と、を備え、前記インターフェースチップは、テストクロックを発生する第１の信号発生回路を有し、前記コアチップは、前記テストクロックに同期して所定の測定信号を発生し、前記測定対象信号線及び前記基準信号線がそれぞれ接続する前記コアチップの複数の端子にそれぞれ前記所定の測定信号を出力する第２の信号発生回路を有し、前記インターフェースチップは、更に、前記測定対象信号線及び前記基準信号線がそれぞれ接続する前記インターフェースチップの複数の端部にそれぞれ出現した複数の前記所定の測定信号の位相差に基づき、試験結果を出力する判定回路を有することを特徴とする。

また、本発明による半導体記憶装置の試験方法は、複数の貫通電極を含むコアチップと、前記複数の貫通電極にそれぞれ対応した第１の信号線、測定対象信号線及び基準信号線によりそれぞれ接続され、且つ前記コアチップと互いに積層されるインターフェースチップと、を備える半導体装置の試験方法であって、前記インターフェースチップは、前記インターフェースチップで生成された所定の周期を有するテストクロックを、前記第１の信号線に送出し、前記コアチップは、前記第１の信号を介して入力した前記テストクロックに同期して所定の測定信号を生成し、前記所定の測定信号を前記測定対象信号線及び基準信号線に同時に送出し、前記インターフェースチップは、更に、前記測定対象信号線及び基準信号線を介してそれぞれ入力した複数の前記所定の測定信号の位相差を検出することを特徴とする。

本発明によれば、インターフェースチップを用いるタイプの半導体装置において、インターフェースチップとコアチップ間の複数の貫通電極にそれぞれ関する複数の電流パスで大きなＡＣ特性の差がないことの確認試験を行えるようになる。

本発明の好ましい実施形態による半導体装置の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 本発明の好ましい実施形態による半導体装置の回路構成を示すブロック図である。 本発明の好ましい実施形態による半導体装置の試験回路構成を示す回路図である。 第２の信号発生回路から測定対象信号線と基準信号線それぞれに測定信号を入力した場合の、テストクロックのアクティブエッジ付近における試験信号Ｓａ，Ｓｂ，Ｓｏの値の時間変化を示す図である。（ａ）は正常な場合を示し、（ｂ）は測定対象信号線の遅延量が、基準信号線の遅延量に比べて大きくなっている場合を示している。 測定対象信号線が複数あって、かつ３つのグループにグループ化されており、グループごとに基準信号線が１つ設けられる場合の、試験対象選択信号の使い方を示す模式図である。 本発明の好ましい実施形態によるＴＳＶ救済回路によって実行される確認試験のフローチャートを示す図である。 本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示す図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、インターフェースチップを用いるタイプの半導体装置において、それぞれコアチップに設けられた貫通電極を含み、インターフェースチップとコアチップとを電気的に接続する測定対象信号線及び基準信号線の間で信号の遅延量（時定数、ＡＣ特性）に大きな違いがないことの確認試験を行う半導体装置であり、インターフェースチップには、所定の周期を有するテストクロックを発生する第１の信号発生回路を有し、且つテストクロックをコアチップへ送出し、コアチップには、テストクロックに同期して所定の測定信号を発生する第２の信号発生回路を有し、且つ所定の測定信号を測定対象信号線及び基準信号線がそれぞれ接続されるコアチップの複数の端部にそれぞれ送出し、更に、インターフェースチップには、測定対象信号線及び基準信号線がそれぞれ接続されるインターフェースチップの複数の端部にそれぞれ出現した複数の測定信号の位相差を検出するコンパレータと、コンパレータの出力に基づき試験結果を出力する判定回路が設えられる。これにより、判定回路が出力する試験結果を参照することで、測定対象信号線及び基準信号線の間で遅延量（時定数）に大きな違いがないことの確認試験を行うことが可能になる。積層構造のインターフェースチップとコアチップ間をそれぞれ接続する複数の貫通電極を含む複数の信号線の時定数（ＡＣ特性）を検証することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。

インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。

図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パス（内部信号線）が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パス（内部信号線）は、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。

さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パス（内部信号線）は、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。

図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。

シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図４は、半導体装置１０の回路構成を示すブロック図である。

図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。

まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。

クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。

データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。

キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。

入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。

このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。

更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。

電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。

層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。

また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。

さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。

また、インターフェースチップＩＦにはプロセスモニタ７２、ＴＳＶ救済回路７３、信号発生回路１００、及び判定回路１０２も設けられている。少なくとも、プロセスモニタ回路７２は、各コアチップのデバイス特性を測定してコード化する回路である。このコードによって、各コアチップのタイミング調整をする。具体的には、インターフェースチップＩＦとコアチップに段数可変のインバータのチェーン回路を設けて、その遅延時間を等しくなるように段数調整を行い、その段数の違いをコード化する。ＴＳＶ救済回路７３、信号発生回路１００、及び判定回路１０２の詳細については後述する。

以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。

ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。

カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。

カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。

コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。

層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。

層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。

また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。

さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。

また、コアチップＣＣ０〜ＣＣ７には、信号発生回路１０１も設けられている。信号発生回路１０１の詳細については後述する。

コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。

以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。

テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。

テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。

以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１ＧＢのコアチップが８枚積層された構成を有していることから、合計で８ＧＢのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８ＧＢである単一のＤＲＡＭとして認識される。

以下、電流パス間で遅延量に大きな違いがないことの確認試験を行うための試験回路構成について説明する。以下の説明では、図２（ａ）に示すタイプの貫通電極ＴＳＶ１によって構成される内部信号線を取り上げて説明するが、本発明は他のタイプの貫通電極によって構成される内部信号線にも適用可能である。外部端子ＳＢに関するインターポーザＩＰの上面ＩＰａに形成された電極９１、スルーホール電極９２と再配線層９３は、インターフェースチップＩＦとコアチップを接続する貫通電極ＴＳＶと異なることに注意が必要である。即ち、外部端子ＳＢからは、貫通電極ＴＳＶの試験は直接できない。半導体装置１０が外部（それは、図９に開示されるシステムバス５１０と接続される）と通信する外部端子ＳＢ（外部端子）は、前記インターフェースチップＩＦが有する第１の回路（例えば、入出力バッファ回路２３）の入力端子に接続され、前記第１の回路の出力端子が、前記インターフェースチップの端部に接続される前記測定対象信号線（ＴＳＶ１；図４）に接続される。

図５は、本実施形態による半導体装置１０の試験回路構成を示す回路図である。なお、同図にはコアチップを１つだけ示しているが、同様の回路はコアチップＣＣ０〜ＣＣ７のすべてに設けられる。

図５に示すように、半導体装置１０は、信号発生回路１００，１０１及び判定回路１０２を備えている。

信号発生回路１００（第１の信号発生回路）は、外部から入力される信号に応じて、試験トリガ及びテストクロックを発生する回路である。試験トリガは、確認試験の試験において活性化され、そうでない場合に非活性化されるテストモードエントリ信号である。テストクロックは、試験トリガが活性化されているときに生成される信号であり、試験トリガが活性化されている間に１つ以上のアクティブエッジを有する信号である。なお、アクティブエッジは、本実施形態では信号の立ち上がりを意味するが、立ち下がりを意味することとしてもよいし、立ち上がりと立ち下がりの両方を含むこととしてもよい。テストクロックは、より具体的には、第１の電位から第２の電位へ遷移するクロックでも良いし、ワンショットパルス等の単発のクロックであってもよいし、時系列に複数の単発クロックを有するものでもよいし、後述するオペアンプ１１７によって検出可能な所定周波数の信号サイクルであってもよい。図５には、３つのアクティブエッジを有する信号サイクルの例を示している。なお、ここではテストクロックをインターフェースチップＩＦで生成しているが、コアチップ側に局部発振回路を設け、そこからテストクロックを供給するようにしてもよい。

信号発生回路１００で発生した試験トリガ及びテストクロックは、信号発生回路１０１（第２の信号発生回路）に入力される。信号発生回路１０１は、試験トリガが活性化されているとき、テストクロックに応じた所定の測定信号を生成し、測定対象の内部信号線１３０（以下、測定対象信号線１３０という。）と基準となる内部信号線１３１（以下、基準信号線１３１という。）それぞれのコアチップ内の端部に出力する。

判定回路１０２は、測定対象信号線１３０と基準信号線１３１それぞれのインターフェースチップ内の端部に出現した上記測定信号の位相差に基づいて試験結果を生成し、出力する。

以下、各回路の上記機能を実現するための具体的な回路構成について説明する。

信号発生回路１００で発生した試験トリガ及びテストクロックは、それぞれ予め確保されている試験用の内部信号線１３２（第２の信号線），内部信号線１３３（第１の信号線）を通じて、コアチップ側に転送される。内部信号線１３３（第１の信号線）は、インターフェースチップＩＦの端部（第１の端部）と、コアチップの端部（第２の端部）とを電気的に接続する。内部信号線１３２（第２の信号線）は、インターフェースチップＩＦの端部（第３の端部）と、コアチップの端部（第４の端部）とを電気的に接続する。内部信号線１３２（第２の信号線），内部信号線１３３（第１の信号線）には、それぞれ貫通電極ＴＳＶが含まれている。なお、これら内部信号線１３２，１３３については、予備の内部信号線を確保しておき、必要に応じて切り替えられるようにしておくことが好ましい。

コアチップ内には、ＡＮＤ回路１１１（チップ選択受付手段）とＮＡＮＤ回路１１１が設けられる。ＡＮＤ回路１１１には、信号発生回路１００が生成した試験トリガと、特定のコアチップを選択するためのチップ選択信号（チップ認識信号：Ｌａｙｅｒ ＩＤ）とが入力される。ＡＮＤ回路１１１は、試験トリガとチップ選択信号の両方が活性化されている場合に、出力を活性化する。

ＮＡＮＤ回路１１２には、信号発生回路１００が生成したテストクロックと、ＡＮＤ回路１１１の出力とが入力される。ＮＡＮＤ回路１１２は、ＡＮＤ回路１１１の出力が活性化されている間、テストクロックの反転信号を出力する。

信号発生回路１０１は、それぞれ電源電位とグランド電位の間に直列接続されたＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタからなるトランスファーゲート１１３，１１４を有している。トランスファーゲート１１３，１１４を構成する各トランジスタのゲートには、ＮＡＮＤ回路１１３の出力が入力される。したがって、トランスファーゲート１１３，１１４は、試験トリガが活性化されている間に、テストクロックと同様の波形を有する交流信号を出力する。すなわち、テストクロックのアクティブエッジに応じたアクティブエッジを有する交流信号、言い換えれば、立ち上がりで立ち上がり、テストクロックの立ち下がりで立ち下がる交流信号を出力する。この交流信号が、上述した測定信号となる。

トランスファーゲート１１３，１１４から出力される測定信号はそれぞれ、測定対象信号線１３０と基準信号線１３１のコアチップ内の端部に入力される。入力された測定信号は、これら信号線１３０，１３１を通ってインターフェースチップＩＦ側の端部に出力されることになるが、各信号線１３０，１３１はそれぞれ図５に示すように寄生抵抗と寄生容量を有するため、出力される測定信号には若干の遅延が生ずる。判定回路１０２は、この遅延の量の差に基づいて、試験結果を生成する。

遅延の量の差は、オペアンプ１１７（位相比較回路）によって位相差として検出される。オペアンプ１１７の一方の入力端子１１７ａは、スイッチ１１５を介して、測定対象信号線１３０のインターフェースチップＩＦ側端部に接続されている。また、他方の入力端子１１７ｂは、遅延素子１１６及びスイッチ１１５を介して、基準信号線１３１のインターフェースチップＩＦ側端部に接続されている。

オペアンプ１１７は、入力端子１１７ａに入力される測定信号（以下、試験信号Ｓａと称する。）のアクティブエッジと、入力端子１１７ｂに入力される測定信号（以下、基準信号Ｓｂと称する。）のアクティブエッジとに基づいて、これらの位相差を検出し、その結果を出力信号（以下、出力信号Ｓｏと称する。）として出力する。具体的には、試験信号Ｓａのアクティブエッジが基準信号Ｓｂのアクティブエッジに比べて遅延している場合に出力信号Ｓｏを活性化し、それ以外の場合に出力信号Ｓｏを非活性化する。

遅延素子１１６は、基準信号線１３１から出力される測定信号を意図的に遅延させる（オフセットさせる）ためのものである。すなわち、遅延素子１１６を用いないとすると、測定対象信号線１３０の遅延量と基準信号線１３１の遅延量に全く差がない場合のオペアンプ１１７の出力が不安定になる。そこで、遅延素子１１６を設けることで、遅延量に意図的に差を付けている。遅延素子１１６は、一例としては、図５に示すように、回路と直列に接続される抵抗素子と、回路とグランドの間に接続される容量素子とからなるＲＣフィルタによって構成されるが、他の信号遅延回路により構成してもよい。

スイッチ１１５は、測定対象信号線１３０や基準信号線１３１が複数ある場合に、１つの測定対象信号線１３０と１つの基準信号線１３１を選択するためのスイッチである。試験対象選択信号によって試験対象とされた測定対象信号線１３０と基準信号線１３１に接続されるスイッチ１１５のみが導通し、他のスイッチ１１５は開放される。なお、図示していないが、測定対象信号線１３０及び基準信号線１３１のコアチップＩＦ側端部にも、同様のスイッチが設けられる。試験対象選択信号については、後ほど詳しく説明する。

オペアンプ１１７には、インバータ１１８を介して、測定対象信号線１３０のインターフェースチップＩＦ側端部から出力される測定信号の反転信号も入力される。オペアンプ１１７は、この反転信号が活性化されている場合にのみ、出力動作を行う。

基準信号線１３１のインターフェースチップＩＦ側端部には、インバータ１１８のレプリカ素子１１９が接続されている。レプリカ素子は、対象素子（この場合はインバータ１１８。）と同一の電気的特性を備える素子である。好ましくは、その素子構成が対象素子と同一であって、さらに不純物プロファイル、Ｗ／Ｌ比、ゲート絶縁膜の膜厚が等しく、かつ同一基板上あるいは同一不純物濃度の基板上に形成されている素子をいう。レプリカ素子１１９を用いるのは、測定対象信号線１３０と基準信号線１３１とで電気的特性を揃えるためである。

図６は、信号発生回路１０１から測定対象信号線１３０と基準信号線１３１それぞれに測定信号を入力した場合の、テストクロックのアクティブエッジ付近における信号Ｓａ，Ｓｂ，Ｓｏの値の時間変化を示す図である。図６（ａ）は正常な場合（測定対象信号線１３０と基準信号線１３１とで遅延量に大きな違いがない場合）を示し、図６（ｂ）は測定対象信号線１３０の遅延量が、基準信号線１３１の遅延量に比べて大きくなっている場合を示している。

基準信号Ｓｂに対する試験信号Ｓａの遅延量をτとすると、τは次の式（１）のように表される。ただし、Ｒ１，Ｃ１はそれぞれ、測定対象信号線１３０の寄生抵抗値及び寄生容量値であり、Ｒ２，Ｃ２はそれぞれ、基準信号線１３１の寄生抵抗値及び寄生容量値であり、Ｒｓ，Ｃｓはそれぞれ、遅延素子１１６を構成する抵抗素子の抵抗値及び容量素子の容量値である。また、Δは比例定数である。
τ＝Δ｛Ｒ１Ｃ１−（Ｒ２＋Ｒｓ）（Ｃ２＋Ｃｓ）｝ ・・・（１）

式（１）から理解されるように、正常状態（Ｒ１＝Ｒ２，Ｃ１＝Ｃ２）ではτ＝−ΔＲｓＣｓであり、基準信号Ｓｂが試験信号Ｓａに対してΔＲｓＣｓだけ遅延する。したがって、図６（ａ）に示すように、オペアンプ１１７の出力信号Ｓｏはロー（低電圧状態）のまま変化しない。

一方、Ｒ１及びＣ１の少なくとも一方が大きくなり、Ｒ１Ｃ１＞（Ｒ２＋Ｒｓ）（Ｃ２＋Ｃｓ）が満たされる状態になると、式（１）よりτ＞０となる。つまり、試験信号Ｓａが基準信号Ｓｂに対して遅延するようになる。したがって、図６（ａ）に示すように、オペアンプ１１７の出力信号Ｓｏはローからハイ（高電圧状態）に変化する。

以上から、オペアンプ１１７の出力信号Ｓｏがハイとなることは、測定対象信号線１３０の遅延量が、基準信号線１３１の遅延量に比べて大きくなっていることを示していると言える。

判定回路１０２は、オペアンプ１１７の出力信号Ｓｏに基づいて、試験結果を生成する。具体的には、判定回路１０２は、オペアンプ１１７の検出結果（出力信号Ｓｏ）を保持する保持回路を複数有しており、スイッチ１２０を介してオペアンプ１１７の出力信号Ｓｏを受け取り、この保持回路に一旦格納する。

テストクロックが単発クロックである場合には、判定回路１０２は、格納した出力信号Ｓｏがハイである場合にフェイルを示す試験結果信号を出力し、ローである場合にパスを示す試験結果信号を出力する。一方、テストクロックがｎ回の信号サイクルである場合には、ｎ回のうち出力信号Ｓｏがハイとなった回数が所定割合（又は所定回数）を超えた場合にフェイルを示す試験結果信号を出力し、そうでない場合にパスを示す試験結果信号を出力する。

なお、スイッチ１２０は、測定対象信号線１３０や基準信号線１３１が複数あって、かつグループ化されており、グループごとにオペアンプ１１７が設けられている場合に、１つのオペアンプ１１７を選択するためのスイッチである。試験対象選択信号によって試験対象とされた測定対象信号線１３０と基準信号線１３１の属するグループに対応するオペアンプ１１７に接続されるスイッチ１２０のみが導通し、他のスイッチ１２０は開放される。

判定回路１０２が出力する試験結果信号は、ラッチ回路１２１によってラッチされる。ラッチ回路１２１のクロック端子には、アンド回路１２２、インバータ１２３、及び遅延回路１２４を介してテストクロックの反転信号の遅延信号が入力される。具体的には、アンド回路１２２は、信号発生回路１００からテストクロック及び試験トリガを入力されており、試験トリガが活性化されている場合に、テストクロックをインバータ１２３に出力する。インバータ１２３は、テストクロックを反転させ、遅延回路１２４に出力する。遅延回路１２４は、インバータ１２３から入力されたテストクロックの反転信号を所定時間にわたって遅延させ、ラッチ回路１２１のクロック端子に出力する。遅延回路１２４における遅延時間は、判定回路１０２からラッチ回路１２１に試験結果信号が入力されたタイミングで、ラッチ回路１２１のクロック端子が活性化するように決定される。したがって、ラッチ回路１２１は、判定回路１０２から試験結果信号が入力されると、その試験結果信号を図示しない後段の処理回路に出力する。

ＴＳＶ救済回路７３（図４）は、以上のようにしてラッチ回路１２１から出力される試験結果信号に基づいて、メモリセルの救済などと同様の処理により、遅延量が大きい内部信号線を予備の内部信号線に置き換える処理を行う。

以上説明したように、本実施の形態による半導体装置１０によれば、インターフェースチップを用いるタイプの半導体装置１０において、外部テスタによる処理ではなく半導体装置１０の内部処理により、電流パス間で遅延量に大きな違いがないことの確認試験を行えるようになる。また、冗長処理も、外部テスタによる処理ではなく半導体装置１０の内部処理により行えるようになる。

なお、ここまでの説明では基準信号線１３１が１つだけ設けられているものとして説明したが、基準信号線１３１に不具合が発生した場合に備えて予備の基準信号線１３１を確保しておき、必要に応じて切り替えられるようにしておくことが好ましい。

また、信号発生回路１０１をインターフェイスチップＩＦに設けることとしてもよい。この場合、測定信号が内部信号線１３２，１３３を介してコアチップに伝送され、測定対象信号線１３０及び基準信号線１３１のコアチップ内の端部に入力されることになる。

次に、試験対象選択信号について詳しく説明する。

図７は、測定対象信号線１３０が複数あって、かつ３つのグループＧ１〜Ｇ３にグループ化されており、グループごとに基準信号線１３１が１つ設けられる場合の、試験対象選択信号の使い方を示す模式図である。このようなグループの具体的な例としては、アドレス信号が供給される１群の貫通電極ＴＳＶ１に対応するアドレス信号グループ、コマンド信号が供給される１群の貫通電極ＴＳＶ１に対応する制御信号グループ、データ信号が供給される１群の貫通電極ＴＳＶ１に対応するＩ／Ｏデータ信号グループなどが挙げられる。

図７に示すように、信号発生回路１０１と各測定対象信号線１３０との間には、セレクタ１４１（第３のセレクタ）とセレクタ１４２（第１のセレクタ）とが設けられる。セレクタ１４１は信号発生回路１０１に対応して１つであり、複数のセレクタ１４２はグループごとに設けられる。また、各測定対象信号線１３０と判定回路１０２の間には、セレクタ１４３（第２のセレクタ）とセレクタ１４４（第４のセレクタ）とが設けられる。複数のセレクタ１４３はグループごとに設けられ、セレクタ１４４は判定回路１０２に対応して１つ設けられる。

尚、複数の信号発生回路１０１がコアチップに設けられる場合、対応して複数のセレクタ１４１（第３のセレクタ）が設けられる。複数の判定回路１０２がインターフェースチップＩＦに設けられる場合、対応して複数のセレクタ１４４（第４のセレクタ）が設けられる。複数の信号発生回路１０１と複数の判定回路１０２のそれぞれの数は、任意である。つまり、複数のセレクタ１４１（第３のセレクタ）の数と複数のセレクタ１４４（第４のセレクタ）の数とを、それぞれ対応する複数の信号発生回路１０１と複数の判定回路１０２のそれぞれの数に対して設定すれば良い。

また、複数の信号発生回路１０１がコアチップの複数のグループ毎に設けられる場合、セレクタ１４１（第３のセレクタ）は不要である。また、複数の信号発生回路１０１がコアチップの複数の測定対象信号線１３０毎に設けられる場合、セレクタ１４２（第１のセレクタ）は不要である。この場合においても、基準信号線１３１は一つで良い。信号発生回路１０１（図５）において、複数の測定対象信号線１３０に対応する複数のトランスファーゲート１１３，１１４を有すればよい。セレクタ１４１（第３のセレクタ）を制御するグループ選択信号、セレクタ１４２（第１のセレクタ）を制御する貫通電極選択信号を、少なくとも信号発生回路１０１の複数のトランスファーゲート１１３，１１４を制御する代替案も容易である。これらの回路のコアチップへの占有面積と、試験精度との兼ね合いで選択することができる。

また、複数の判定回路１０２がインターフェースチップの複数のグループ毎に設けられる場合、セレクタ１４４（第４のセレクタ）は不要である。また、複数の判定回路１０２がインターフェースチップの複数の測定対象信号線１３０毎に設けられる場合、セレクタ１４３（第２のセレクタ）は不要である。前述のセレクタ１４１（第３のセレクタ）、セレクタ１４２（第１のセレクタ）と同様の考え方が適用できる。

試験対象選択信号は、図７に示すように、グループを選択するためのグループ選択信号と、測定対象信号線１３０を選択するための貫通電極選択信号とからなる。セレクタ１４１は、信号発生回路１０１が出力する測定信号を、グループ選択信号により選択されたグループに対応するセレクタ１４２と基準信号線１３１とに出力する。セレクタ１４２は、セレクタ１４１から入力される測定信号を、貫通電極選択信号により選択された測定対象信号線１３０に出力する。以上の処理により、試験対象である測定対象信号線１３０と、対応する基準信号線１３１とに測定信号が入力されることになる。

セレクタ１４３は、複数の測定対象信号線１３０の中からグループ選択信号に応じて１つの測定対象信号線１３０を選択し、選択した測定対象信号線１３０から出力される信号をセレクタ１４４に出力する。セレクタ１４４は、複数のグループの中からグループ選択信号に応じて１つのグループを選択し、選択したグループに対応するセレクタ１４３及び基準信号線１３１から出力される信号を判定回路１０２に出力する。以上の処理により、試験対象である測定対象信号線１３０と、対応する基準信号線１３１とのそれぞれから出力される測定信号が判定回路１０２に入力されることになる。

なお、セレクタ１４３，１４４による上記処理は、物理的には図５に示したスイッチ１１５を用いて行われる。つまり、スイッチ１１５は各測定対象信号線１３０及び各基準信号線１３１のインターフェースチップＩＦ側端部に設けられており、セレクタ１４３，１４４は、これらのスイッチ１１５を制御することにより、上記処理を実現する。セレクタ１４１，１４２についても同様であり、各測定対象信号線１３０及び各基準信号線１３１のコアチップ側端部に設けられる図示しないスイッチの制御により、上記処理が実現される。

以上説明したように、図７に示した構成によれば、試験対象選択信号に応じて試験対象のグループと測定対象信号線１３０を選択することが可能になる。実際に試験を行う際には、選択するグループ及び測定対象信号線１３０を適宜変更しながら、すべてのグループ及び測定対象信号線１３０について試験を行う。以下、そのための具体的な処理について説明する。

図８は、ＴＳＶ救済回路７３によって実行される確認試験のフローチャートを示す図である。同図に示すように、ＴＳＶ救済回路７３は、まず試験対象とするコアチップを選択する（ステップＳ１）。具体的には、試験対象のコアチップを選択するためのチップ選択信号を活性化する（図５参照。）。

次に、ＴＳＶ救済回路７３は、試験対象とするグループを選択する（ステップＳ２）。具体的には、試験対象とするグループを選択するためのグループ選択信号を生成し、図７に示したセレクタ１４１及びセレクタ１４４に出力する。

次に、ＴＳＶ救済回路７３は、試験対象とする測定対象信号線１３０を選択する（ステップＳ３）。具体的には、試験対象とする測定対象信号線１３０を選択するための貫通電極選択信号を生成し、図７に示したセレクタ１４２及びセレクタ１４３に出力する。

ここまでの処理により、判定回路１０２には、試験対象である測定対象信号線１３０と、対応する基準信号線１３１とのそれぞれから出力される測定信号が入力されることになる。判定回路１０２からは、入力された測定信号に応じた試験結果信号が出力され、ＴＳＶ救済回路７３は、この試験結果信号に基づいて、遅延量が大きい内部信号線を予備の内部信号線に置き換える処理を行う。

１つの測定対象信号線１３０の試験が終了すると、ＴＳＶ救済回路７３は、グループ内の全測定対象信号線１３０について試験が終了したか否かを判定し（ステップＳ５）、終了していない場合には、ステップＳ３に戻って次の測定対象信号線１３０を選択する。グループ内の全測定対象信号線１３０について試験が終了した場合には、さらに全グループについて試験が終了したか否かを判定し（ステップＳ６）、終了していない場合には、ステップＳ２に戻って次のグループを選択する。全グループについて試験が終了した場合には、さらに全コアチップについて試験が終了したか否かを判定し（ステップＳ７）、終了していない場合には、ステップＳ１に戻って次のコアチップを選択する。全コアチップについて試験が終了した場合には、ＴＳＶ救済回路７３はその処理を終了する。

以上説明したように、図８に示した試験フローによれば、すべてのコアチップ、すべてのグループ、すべての測定対象信号線１３０について、外部テスタによる処理ではなく半導体装置１０の内部処理により、電流パス間で遅延量に大きな違いがないことの確認試験を行えるようになる。

また、グループごとに基準信号線１３１を設けているので、グループ内で電流パスの遅延量を均一にすることが可能になる。なお、ここではグループごとに基準信号線１３１を設けたが、各グループに共通の基準信号線１３１を用いることとしてもよい。ただし、基準信号線１３１と測定対象信号線１３０の距離はできるだけ近接していることが好ましいので、グループごとに基準信号線１３１を設ける方が好ましい。

なお、図７では信号発生回路１０１を全体で１つとしたが、グループごとに信号発生回路１０１を設けることとしてもよい。この場合、グループ選択信号に応じて信号発生回路１０１の選択処理が行われる。

図９は、本実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。

図に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。

また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。

さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

本発明の実施形態において、コントローラは、インターフェースチップにリードコマンドに関連するコマンドを発行する。コントローラからコマンドを受けたインターフェースチップは、複数のコアチップにリードコマンドを発行する。複数のコアチップのいずれかは、リードコマンドを受けてインターフェースチップにリードコマンドに対応するメモリセルアレイの情報であるリードデータを出力する。複数のコアチップのいずれかからリードデータを受けたインターフェースチップは、コントローラにそのリードデータを出力する。尚、コントローラが発行する前記コマンドは、所謂、周知の半導体装置を制御する業界団体で規定されるコマンド（システムとしてのリードコマンド）である。インターフェースチップがコアチップに発行するリードコマンドは、半導体チップ内部の制御信号である。リードデータにおいても同様である。更に、コントローラは、半導体装置１０を試験する試験コマンド（試験信号）を備えていても良い。試験コマンドがメモリコントローラから発行されると、インターフェースチップは前述のテスト信号ＴＥＳＴ＿ＩＦを生成し、各コアチップはテスト信号ＴＥＳＴ＿ＩＦを元にテスト信号ＴＥＳＴ＿ＣＯＲＥを生成する。そして、半導体装置１０から試験結果がコントローラへ出力される。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

例えば、上記実施形態では立上がり波形の計測について開示したが、本発明はこの適用に限られず、立下りの波形計測並びにそれらの組み合わせにも適用できる。更に、相補信号の計測の場合、ＴｒｕｅとＢａｒのクロスエッジの計測にも適用できる。（基準信号線も２本必要）更に、ＴＳＶの構造は、問わない。

また、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。

また、例えば、各コアチップは、夫々が同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能の夫々が同一機能または異なる機能の複数のコアチップであっても良い。つまり、インターフェースチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップは夫々が同一機能のＤＳＰチップであり、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるも夫々異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造され、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。

また、本発明は、貫通電極ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。

更に、各種回路（第１及び第２の信号発生回路、判定回路、遅延素子、セレクタ等の回路形式）は、実施例が開示する回路形式に限られない。

更に、貫通電極ＴＳＶの構造は、問わない。

ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＴＳＶ 貫通電極
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
７２ プロセスモニタ
７３ ＴＳＶ救済回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ 貫通電極の端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００，１０１ 信号発生回路
１０１，１２２ ＡＮＤ回路
１０２ 判定回路
１１２ ＮＡＮＤ回路
１１３，１１４ トランスファーゲート
１１５，１２０ スイッチ
１１６ 遅延素子
１１７ オペアンプ
１１８，１１９，１２３ インバータ
１２１ ラッチ回路
１２４ 遅延回路
１３０ 内部信号線（測定対象信号線）
１３１ 内部信号線（基準信号線）
１３２，１３３ 内部信号線
１４１〜１４４ セレクタ
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス
５６０ ＲＯＭ

Claims (20)

1. インターフェースチップと、
   コアチップと、
   いずれも前記コアチップを貫通する貫通電極を含み、いずれも前記コアチップ上に設けられた第１の端部と前記インターフェースチップ上に設けられた第２の端部を有する測定対象信号線及び基準信号線と、を備え、
   前記インターフェースチップはクロックを生成する第１の信号発生回路を含み、
   前記コアチップは前記クロックに同期して測定信号を生成し、前記測定信号を前記測定対象信号線及び前記基準信号線の前記コアチップ上における前記第１の端子に出力する第２の信号発生回路を含み、
   前記インターフェースチップは、前記測定対象信号線及び前記基準信号線の前記インターフェースチップ上における前記第２の端子にそれぞれ現れる前記測定信号間の位相差に基づいて結果信号を出力する判定回路をさらに含む、半導体装置。
2. 前記インターフェースチップは、前記測定信号の位相差を検出する位相比較回路をさらに含み、
   前記判定回路は、前記位相比較回路の検出結果に基づいて前記結果信号を生成する、請求項１の半導体装置。
3. 前記インターフェースチップは、前記位相比較回路と前記基準信号線の前記第２の端部との間に設けられた遅延素子をさらに含む、請求項２の半導体装置。
4. 前記第２の信号発生回路は、複数の測定信号を時系列に生成し、
   前記判定回路は、前記位相比較回路から出力され前記複数の測定信号にそれぞれ関連する複数の検出結果を保持する複数の保持回路を含み、
   前記判定回路は、前記複数の保持回路に保持された前記複数の検出結果に基づいて前記結果信号を生成する、請求項２の半導体装置。
5. 前記クロックは、第１の電位から第２の電位への第１の遷移若しくは前記第２の電位から前記第１の電位への第２の遷移を形成する少なくとも一つのアクティブエッジ、又は、前記第１及び第２の遷移を形成する複数のアクティブエッジを有し、
   前記測定信号は、前記クロックの前記アクティブエッジに対応するアクティブエッジを有する信号であり、
   前記位相比較回路は、前記測定対象信号線の前記第２の端部に現れる前記測定信号の前記アクティブエッジと、前記基準信号線の前記第２の端部に現れる前記測定信号の前記アクティブエッジに基づいて前記位相差を検出する、請求項２の半導体装置。
6. 前記クロックは、複数の前記第１の遷移又は複数の前記第２の遷移を形成する複数のアクティブエッジを有し、
   前記判定回路は、前記複数のアクティブエッジにそれぞれ対応して得られた前記位相比較回路の複数の前記検出結果に基づいて前記結果信号を生成する、請求項５の半導体装置。
7. 前記クロックは、前記第１及び第２の遷移を形成する複数のアクティブエッジを有し、
   前記判定回路は、前記複数のアクティブエッジにそれぞれ対応して得られた前記位相比較回路の複数の前記検出結果に基づいて前記結果信号を生成する、請求項６の半導体装置。
8. 互いに積層された複数の前記コアチップが設けられており、
   異なるコアチップを貫通する複数の貫通電極は電気的に直列に接続され、これにより直列に接続された複数の貫通電極によって複数の前記測定対象信号線及び複数の基準信号線が構成され、
   前記複数のコアチップは、さらに、前記複数のコアチップのいずれかを選択する選択信号を前記インターフェースチップから受信するチップ選択受付回路をそれぞれ含み、
   前記複数のコアチップにそれぞれ設けられた前記第２の信号発生回路は、前記チップ選択受付回路によって該コアチップが選択された場合、対応する前記測定対象信号線の前記第１の端部及び対応する前記基準信号線の前記第１の端部に前記測定信号を出力し、
   前記複数のコアチップにそれぞれ設けられた前記第２の信号発生回路は、前記チップ選択受付回路によって該コアチップが選択されない場合、対応する前記測定対象信号線の前記第１の端部及び対応する前記基準信号線の前記第１の端部に前記測定信号を出力しない、請求項１の半導体装置。
9. 並列に設けられた複数の前記測定対象信号線をさらに備え、
   前記コアチップは、第１の選択信号を受けて前記複数の測定対象信号線のいずれかを選択し、前記第２の信号発生回路によって生成された前記測定信号を選択された前記測定対象信号線に出力する第１のセレクタをさらに含む、請求項１の半導体装置。
10. 並列に設けられた複数の前記測定対象信号線をさらに備え、
    前記インターフェースチップは、第２の選択信号を受けて前記複数の測定対象信号線のいずれかを選択し、選択された前記測定対象信号線から出力される前記測定信号を前記判定回路に出力する第２のセレクタをさらに含む、請求項１の半導体装置。
11. 前記複数の測定対象信号線は複数のグループにグループ化され、
    前記第１のセレクタは前記複数のグループにそれぞれ設けられ、
    前記コアチップは第３の選択信号を受けて前記複数のグループのいずれかを選択し、前記第２の信号発生回路によって生成された前記測定信号を選択された前記グループに対応する前記第１のセレクタも出力する第３のセレクタをさらに含む、請求項９の半導体装置。
12. 前記複数の測定対象信号線は複数のグループにグループ化され、
    前記第２のセレクタは前記複数のグループにそれぞれ設けられ、
    前記インターフェースチップは第４の選択信号を受けて前記複数のグループのいずれかを選択し、選択された前記グループに対応する前記第２のセレクタから出力される前記測定信号を前記判定回路に出力する第４のセレクタをさらに含む、請求項１０の半導体装置。
13. 並列に設けられた複数の前記測定対象信号線をさらに備え、
    前記コアチップは、第１の選択信号を受けて前記複数の測定対象信号線のいずれかを選択し、前記第２の信号発生回路によって生成された前記測定信号を選択された前記測定対象信号線に出力する第１のセレクタをさらに含み、
    前記インターフェースチップは、第２の選択信号を受けて前記複数の測定対象信号線のいずれかを選択し、選択された前記測定対象信号線から出力される前記測定信号を前記判定回路に出力する第２のセレクタをさらに含み、
    前記複数の測定対象信号線は複数のグループにグループ化され、
    前記第１のセレクタは前記複数のグループにそれぞれ設けられ、
    前記コアチップは第３の選択信号を受けて前記複数のグループのいずれかを選択し、前記第２の信号発生回路によって生成された前記測定信号を選択された前記グループに対応する前記第１のセレクタも出力する第３のセレクタをさらに含み、
    前記インターフェースチップは第４の選択信号を受けて前記複数のグループのいずれかを選択し、選択された前記グループに対応する前記第２のセレクタから出力される前記測定信号を前記判定回路に出力する第４のセレクタをさらに含む、請求項１の半導体装置。
14. 前記基準信号線が前記複数の測定対象信号線に割り当てられる、請求項９の半導体装置。
15. 前記基準信号線が前記複数のグループにそれぞれ割り当てられる、請求項１１の半導体装置。
16. 前記基準信号線が前記複数のグループにそれぞれに割り当てられ、
    前記第３のセレクタは、前記第２の信号発生回路によって生成された前記測定信号を選択された前記グループに対応する前記基準信号線に出力し、
    前記第４のセレクタは、選択された前記グループに対応する前記基準信号線から出力される前記測定信号を前記判定回路に出力する、請求項１３の半導体装置。
17. 前記第１の信号発生回路と前記第２の信号発生回路との間に接続され、前記コアチップを貫通する貫通電極を含む第１の信号線をさらに備え、
    前記第１の信号発生回路からの前記クロックは、前記第１の信号線を介して前記第２の信号発生回路に供給される、請求項１の半導体装置。
18. 前記第１の信号発生回路は、選択されたモードを示すトリガをさらに生成し、
    前記半導体装置は、前記第１の信号発生回路と前記第２の信号発生回路との間に接続され、前記コアチップを貫通する貫通電極を含む第２の信号線をさらに備え、
    前記第１の信号発生回路から出力される前記トリガは、前記第２の信号線を介して前記第２の信号発生回路に供給され、
    前記第２の信号発生回路は、前記トリガに基づいて前記測定信号を生成するかを判定する、請求項１の半導体装置。
19. 前記半導体装置が外部と通信するための外部端子と、
    前記インターフェースチップに含まれ、入力端子及び出力端子を含む第１の回路と、をさらに備え、
    前記外部端子は、前記第１の回路の前記入力端子に接続され、
    前記第１の回路の前記出力端子は、前記測定対象信号線の前記第２の端部に接続されている、請求項１の半導体装置。
20. コアチップと前記コアチップに積層された半導体装置を用意し、前記コアチップは、前記コアチップを貫通し、前記コアチップと前記インターフェースチップとの間に接続され、第１の信号線、測定対象信号線及び基準信号線を含む複数の貫通電極を含み、
    所定のサイクルを有するクロックを前記インターフェースチップから前記第１の信号線に出力し、
    前記第１の信号線を介して供給された前記クロックに同期して前記コアチップ内で測定信号を生成し、前記測定信号を前記測定対象信号線及び前記基準信号線に同時に出力し、
    前記測定対象信号線及び前記基準信号線を介してそれぞれ供給される複数の前記測定信号の位相差を前記インターフェースチップにおいて検出する、半導体装置の試験方法。

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