JP5635924B2 - 半導体装置及びその試験方法 - Google Patents

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Description

本発明は半導体装置及びその試験方法に関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びその試験方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、それぞれのメモリチップ内のメモリコアに割り当て可能な面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
インターフェースチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板をそれぞれ貫通する多数の貫通電極(Through Silicon Via)によって互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インターフェースチップと各コアチップとを結ぶ電流パス（電流パスライン）が形成されている。
なお、特許文献１には、測定側ＩＣと被測定側ＩＣの間を接続する複数のバス線のショート不良等を検出しようとする技術が開示されている。この技術では、測定側ＩＣからバス線に所定の論理値（「０」又は「１」）を有するデータを送出する。被測定側ＩＣは、バス線を介してこのデータを受け取り、論理値を反転して返送する。測定側ＩＣでは、送出したデータの論理値と返送されてきたデータの論理値とを比較し、一致していなければ正常と判定し、一致していれば異常ありと判定する。
特開２０００−２２１２２６号公報
ところで、インターフェースチップを用いるタイプの半導体装置では、隣接する電流パス間や電流パスと電源配線又はグランド配線との間でショート不良が発生する場合がある。ショート不良が発生した電流パスは試験工程で検出され、救済処理によって他の正常な電流パスに置き換えられる。
試験工程では、例えば上記特許文献１に記載の技術のように、電流パスの一端に所定の論理値を有するデータを送出し、他端から論理値を反転したデータを返送することによってショート不良の検出を行うことが考えられる。検出はインターフェースチップ側で行うことが好ましいので、この場合、インターフェースチップ側を測定側ＩＣとして試験回路を構成することになる。
しかしながら、このようにすると、被測定側ＩＣであるコアチップ側に論理値の反転処理を行う回路を設ける必要が生ずる。これはコアチップあたりの記憶容量の低下につながることから好ましくなく、したがって、論理値の反転処理を行う回路をコアチップ側に設ける必要のない検出技術が求められている。
本発明による半導体装置は、それぞれ少なくとも１つの貫通電極を含み、互いに隣接して設けられた第１及び第２の電流パスと、前記第１及び第２の電流パスのそれぞれに対応して設けられ、対応する前記電流パスと電気的に接続する第１及び第２のラッチ回路と、前記第１のラッチ回路に第１の供給データを供給するとともに、前記第２のラッチ回路に前記第１の供給データとは逆の論理値を有する第２の供給データを供給するドライバ回路と、前記第１の供給データが前記第１のラッチ回路に供給され、かつ前記第２の供給データが前記第２のラッチ回路に供給されない第１の期間と、前記第２の供給データが前記第２のラッチ回路に供給され、かつ前記第１の供給データが前記第１のラッチ回路に供給されない第２の期間とが交互に繰り返されるよう、前記ドライバ回路を制御する制御回路と、前記第２の期間中の前記第１の電流パスの電位の論理値が、直前の前記第１の期間における前記第１の供給データの論理値と等しいか否かを判定するとともに、前記第１の期間中の前記第２の電流パスの電位の論理値が、直前の前記第２の期間における前記第２の供給データの論理値と等しいか否かを判定するモニタ回路と、を備える。
本発明による半導体装置の試験方法は、それぞれ少なくとも１つの貫通電極を含み、互いに隣接して設けられた第１及び第２の電流パスと、前記第１及び第２の電流パスのそれぞれに対応して設けられ、対応する前記電流パスと電気的に接続する第１及び第２のラッチ回路とを有する半導体装置の試験方法であって、第１のサイクルで、前記第１のラッチ回路に第１の供給データを供給し、前記第１のサイクルに続く第２のサイクルで、前記第１のラッチ回路に対する前記第１の供給データの供給を停止して前記第１の電流パスをフローティングとするとともに、前記第１の供給データとは逆の論理値を有する第２の供給データを前記第２のラッチ回路に供給し、前記第２のサイクルに続く第３のサイクルで、前記第２のラッチ回路に対する前記第２の供給データの供給を停止して前記第２の電流パスをフローティングとし、前記第２のサイクルで、前記第１の電流パスの電位の論理値が、前記第１のサイクルにおける前記第１の供給データの論理値と等しいか否かを判定し、前記第３のサイクルで、前記第２の電流パスの電位の論理値が、前記第２のサイクルにおける前記第２の供給データの論理値と等しいか否かを判定する。
本発明によれば、第１及び第２のラッチ回路、ドライバ回路、制御回路、及びモニタ回路をいずれもインターフェースチップ内に設けることができるので、論理値の反転処理を行う回路をコアチップ側に設けることなく、電流パスのショート不良を検出することが可能になる。
本発明の原理を説明するための模式図である。 本発明の好ましい実施の形態による半導体装置の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図３（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 本発明の好ましい実施の形態による半導体装置の回路構成を示すブロック図である。 本発明の好ましい実施の形態による半導体装置の各構成のうち電流パスのショート不良を検出するための構成を示すブロック図である。 本発明の好ましい実施の形態による第５のラッチ回路の詳しい内部構成を示す図である。 本発明の好ましい実施の形態による第１乃至第５のバッファ回路の内部構成を示す図である。 本発明の好ましい実施の形態によるモニタ回路の内部構成を示す図である 本発明の好ましい実施の形態による試験方法に関わる各種信号のタイムチャートを示す図である。 本発明の好ましい実施の形態によるカウンタ回路の内部構成を示す図である。 本発明の好ましい実施の形態によるカウンタ回路の内部信号を含む各種信号のタイムチャートを示す図である。 本発明の好ましい実施の形態による判定回路の内部構成を示す図である。 本発明の好ましい実施の形態による試験方法に関わる各種信号のタイムチャートを示す図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、それぞれ少なくとも１つの貫通電極を含み、互いに隣接して設けられた第１及び第２の電流パスのショート不良を検出する半導体装置であり、第１及び第２の電流パスのそれぞれに対応して、対応する電流パスと電気的に接続する第１及び第２のラッチ回路が設けられる。また、半導体装置にはさらに、第１のラッチ回路に第１の供給データを供給するとともに、第２のラッチ回路に第１の供給データとは逆の論理値を有する第２の供給データを供給するドライバ回路と、第１の供給データが第１のラッチ回路に供給され、かつ第２の供給データが第２のラッチ回路に供給されない第１の期間と、第２の供給データが第２のラッチ回路に供給され、かつ第１の供給データが第１のラッチ回路に供給されない第２の期間とが交互に繰り返されるよう、ドライバ回路を制御する制御回路と、第２の期間中の第１の電流パスの電位の論理値が、直前の第１の期間における第１の供給データの論理値と等しいか否かを判定するとともに、第１の期間中の第２の電流パスの電位の論理値が、直前の第２の期間における第２の供給データの論理値と等しいか否かを判定するモニタ回路とが備えられる。これによれば、第１及び第２のラッチ回路、ドライバ回路、制御回路、及びモニタ回路をいずれもインターフェースチップ内に設けることができるので、論理値の反転処理を行う回路をコアチップ側に設けることなく、第１及び第２の電流パスのショート不良を検出することが可能になる。
本発明は、次のように構成してもよい。すなわち、それぞれ少なくとも１つの貫通電極を含む第３乃至第５の電流パスと、第３乃至第５の電流パスのそれぞれに対応して設けられ、対応する電流パスと電気的に接続する第３乃至第５のラッチ回路と、をさらに備え、ドライバ回路は、第３及び第５のラッチ回路にも第１の供給データを供給するとともに、第４のラッチ回路にも第２の供給データを供給し、制御回路は、第１の期間において第１の供給データが第３及び第５のラッチ回路にも供給され、かつ第２の供給データが第４のラッチ回路にも供給されないようドライバ回路を制御するとともに、第２の期間において第２の供給データが第４のラッチ回路にも供給され、かつ第１の供給データが第３及び第５のラッチ回路にも供給されないようドライバ回路を制御し、モニタ回路は、第２の期間中の第３及び第５の電流パスの電位の論理値がそれぞれ、直前の第１の期間における第１の供給データの論理値と等しいか否かを判定するとともに、第１の期間中の第４の電流パスの電位の論理値が、直前の第２の期間における第２の供給データの論理値と等しいか否かを判定する、こととしてもよい。これによれば、第１乃至第５のラッチ回路、ドライバ回路、制御回路、及びモニタ回路をいずれもインターフェースチップ内に設けることができるので、論理値の反転処理を行う回路をコアチップ側に設けることなく、第１乃至第５の電流パスのショート不良を検出することが可能になる。
また、本発明による半導体装置の試験方法では、第１のサイクルで、第１のラッチ回路に第１の供給データを供給し、第１のサイクルに続く第２のサイクルで、第１のラッチ回路に対する第１の供給データの供給を停止して第１の電流パスをフローティングとするとともに、第１の供給データとは逆の論理値を有する第２の供給データを第２のラッチ回路に供給し、第２のサイクルに続く第３のサイクルで、第２のラッチ回路に対する第２の供給データの供給を停止して第２の電流パスをフローティングとする。そして、第２のサイクルで、第１の電流パスの電位の論理値が、第１のサイクルにおける第１の供給データの論理値と等しいか否かを判定し、第３のサイクルで、第２の電流パスの電位の論理値が、第２のサイクルにおける第２の供給データの論理値と等しいか否かを判定する。このような試験方法を採用することで、論理値の反転処理を行う回路をコアチップ側に設けることなく、第１及び第２の電流パスのショート不良を検出することが可能になる。
図１は、本発明の原理を説明するための模式図である。
本発明による半導体装置１０は、図１に示すように第１乃至第５の電流パス（電流パスライン）Ｓａ〜Ｓｅを備えており、これらはそれぞれ直列に接続された複数の貫通電極ＴＳＶ１を含んで構成される。貫通電極ＴＳＶ１は、後ほど詳しく説明するように、コアチップを貫通して設けられる電極である。第１乃至第５の電流パスＳａ〜Ｓｅは、貫通電極ＴＳＶ１を介し、インターフェースチップとコアチップとを電気的に接続している。
第１乃至第５の電流パスＳａ〜Ｓｅは、この順で一列に並べて配置される。これにより、第１の電流パスＳａと第２の電流パスＳｂ、第２の電流パスＳｂと第３の電流パスＳｃ、第３の電流パスＳｃと第４の電流パスＳｄ、第４の電流パスＳｄと第５の電流パスＳｅが、それぞれ互いに隣接している。
第１乃至第５の電流パスＳａ〜Ｓｅには、図１にも例示するように、各種のショート不良が発生し得る。図１に示した例では、第２の電流パスＳｂと第３の電流パスＳｃとの間に、隣接電流パス間でのショート不良が発生している。また、第４の電流パスＳｄには、電源配線との間でのショート不良が発生している。さらに、第５の電流パスＳｅには、グランド配線との間でのショート不良が発生している。以下では、これらの例によるショート不良が発生していることを前提として説明を続ける。
本発明の目的は、これらのショート不良を検出し、ショート不良のある電流パスを正常な電流パスによって救済することにある。そのために、半導体装置１０には、第１乃至第５のラッチ回路１００ａ〜１００ｅ、ドライバ回路１０１、制御回路１０４、及びモニタ回路１２０が設けられる。
第１乃至第５のラッチ回路１００ａ〜１００ｅは第１乃至第５の電流パスＳａ〜Ｓｅのそれぞれに対応して設けられるもので、それぞれ対応する電流パスと電気的に接続している。これにより各ラッチ回路は、対応する電流パスがフローティング状態であるとき、その電流パスの電位を、フローティング状態となる直前に供給されていた電位に保持する役割を果たす。例えば、ハイ（第１の論理値）の電位の供給を受けていた第１の電流パスＳａがフローティングとなった場合、第１のラッチ回路１００ａは、第１の電流パスＳａの電位をハイに維持する。ロウ（第２の論理値）の電位の供給を受けていた場合も同様である。
しかしながら、仮に電流パスが、保持電位と反対の電位が供給される配線（隣接電流パス、電源配線、又はグランド配線）との間でショート不良を有しており、かつショート不良による電流の流出（又は流入）量がラッチ回路の保持能力を超えていると、ラッチ回路は電流パスの電位を維持し切れなくなる。その結果、電流パスの電位は、保持電位とは反対の電位に遷移することになる。半導体装置１０は、この遷移を検出することにより、電流パスのショート不良を検出する。以下、詳しく説明する。
ドライバ回路１０１は、第１のラッチ回路１００ａ、第３のラッチ回路１００ｃ、及び第５のラッチ回路１００ｅ（以下、これらをまとめて「第１種のラッチ回路」と称する場合がある。）のそれぞれに第１の供給データＤ１を供給する機能を有する。また、ドライバ回路１０１は、第２のラッチ回路１００ｂ及び第４のラッチ回路１００ｄ（以下、これらをまとめて「第２種のラッチ回路」と称する場合がある。）のそれぞれに、第１の供給データＤ１とは逆の論理値を有する第２の供給データＤ２を供給する機能を有する。
一方、制御回路１０４は、第１の供給データＤ１が第１種のラッチ回路１００ａ，１００ｃ，１００ｅに供給され、かつ第２の供給データＤ２が第２種のラッチ回路１００ｂ，１００ｄに供給されない第１の期間と、第２の供給データＤ２が第２種のラッチ回路１００ｂ，１００ｄに供給され、かつ第１の供給データＤ１が第１種のラッチ回路１００ａ，１００ｃ，１００ｅに供給されない第２の期間とが交互に繰り返されるよう、ドライバ回路１０１を制御する。データが供給されないラッチ回路に対応する電流パスは、フローティングとなる。
表１は、ドライバ回路１０１及び制御回路１０４が以上のような処理を行うことによって生ずる各電流パスの電位を示した表である。表１に示すサイクルＣ１〜Ｃ３は、第１及び第２の期間の継続サイクルを示している。サイクルＣ１，Ｃ３は第１の期間に対応し、サイクルＣ２は第２の期間に対応している。また、表１では、第１の供給データＤ１の電位をハイ（第１の論理値）に固定し、第２の供給データＤ２の電位をロウ（第２の論理値）に固定している。
Figure 0005635924
サイクルＣ１では、第１種のラッチ回路１００ａ，１００ｃ，１００ｅにハイが供給される。したがって、サイクルＣ２では、第１種のラッチ回路１００ａ，１００ｃ，１００ｅに対応する電流パスＳａ，Ｓｃ，Ｓｅの電位は本来ハイに保持されるはずである。しかしながら、図１に示すように、電流パスＳｃ，Ｓｅにショート不良があることから、表１に示すように、電流パスＳｃ，Ｓｅの電位はサイクルＣ２の期間中にロウに遷移する。なお、第３の電流パスＳｃの遷移は、第２の電流パスＳｂとの間でのショート不良によるものであり、ロウ電位は第２の電流パスＳｂから供給される。一方、第５の電流パスＳｅの遷移はグランド配線との間でのショート不良によるものであり、ロウ電位はグランド配線から供給される。
同様に、サイクルＣ３では、サイクルＣ２において第２種のラッチ回路１００ｂ，１００ｄにロウが供給されることから、第２種のラッチ回路１００ｂ，１００ｄに対応する電流パスＳｂ，Ｓｄの電位は本来ロウに保持されるはずである。しかしながら、図１に示すように、電流パスＳｂ，Ｓｄにショート不良があることから、表１に示すように、電流パスＳｂ，Ｓｄの電位はともにサイクルＣ３の期間中にハイに遷移する。なお、第２の電流パスＳｂの遷移は、第３の電流パスＳｃとの間でのショート不良によるものであり、ハイ電位は第３の電流パスＳｃから供給される。一方、第４の電流パスＳｄの遷移は電源配線との間でのショート不良によるものであり、ハイ電位は電源配線から供給される。
モニタ回路１２０は、第２の期間中の電流パスＳａ，Ｓｃ，Ｓｅの電位の論理値が、直前の第１の期間における第１の供給データＤ１の論理値と等しいか否かを判定するとともに、第１の期間中の電流パスＳｂ，Ｓｄの電位の論理値が、直前の第２の期間における第２の供給データＤ２の論理値と等しいか否かを判定する機能を有する。そして、モニタ回路１２０は、等しくないとの判定結果が得られた場合、その電流パスがショート不良を有している欠陥品であると判定する。
表１に即して具体的に説明すると、第２の期間に対応するサイクルＣ２における電流パスＳａ，Ｓｃ，Ｓｅの電位の論理値は、それぞれハイ，ロウ，ロウとなっている。一方、直前の第１の期間であるサイクルＣ１における第１の供給データＤ１の論理値はハイである。したがって、電流パスＳｃ，Ｓｅは、モニタ回路１２０によって欠陥品であると判定されることになる。同様に、第１の期間に対応するサイクルＣ３における電流パスＳｂ，Ｓｄの電位の論理値はともにハイとなっている。一方、直前の第２の期間であるサイクルＣ２における第２の供給データＤ２の論理値はロウである。したがって、電流パスＳｂ，Ｓｄはいずれも、モニタ回路１２０によって欠陥品であると判定されることになる。この結果は、図１に示したショート不良と一致している。
第１乃至第５のラッチ回路１００ａ〜１００ｅ、ドライバ回路１０１、制御回路１０４、及びモニタ回路１２０はいずれも、インターフェースチップ内に設けることが可能である。したがって、半導体装置１０では、論理値の反転処理を行う回路をコアチップ側に設けることなく、電流パスのショート不良を検出することが実現されている。
なお、半導体装置１０において上記の検出処理を行うためには、データが供給されないラッチ回路に対応する電流パスをフローティングとする必要がある。つまり、各電流パスはコアチップ内にてメモリコア等の内部回路に接続されているが、検出処理を行う場合にはこれを切り離す必要がある。この切り離し処理は、電流パスと内部回路の間にスイッチ用のトランジスタを設け、検出処理を行う際にこのトランジスタをオフ状態とすることによって実現できる。
以下、本発明の実施の形態について説明するが、以下では、まず初めに、インターフェースチップを用いるタイプの半導体装置についての一般的な説明を行い、その後、本発明の特徴部分（電流パスのショート不良を検出するための構成及びそのための試験方法）をまとめて説明する。
図２は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
図２に示すように、本実施の形態による半導体装置１０は、互いに同一の機能、構造を持ち、それぞれ同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極(Through Silicon Via)ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３(Double Data Rate 3)型ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ(Delay Locked Loop)回路などが挙げられる。詳細は後述する。
インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップＩＦの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。
本実施の形態による半導体装置１０では、インターフェースチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備える。複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりのリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドごとに、複数のビットによって構成される。この「複数のビット」のビット数は、いわゆる周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施の形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図２に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ(Non-Conductive Film)９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップにはアンダーフィル９６が充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図３（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パスが構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図３（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部の貫通電極ＴＳＶについては、図３（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パスは、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部の貫通電極ＴＳＶ群については、図３（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パスは、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられる貫通電極ＴＳＶには、図３（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図３（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図３（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図３（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図３（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図４は、図３（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
図４に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図４に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図５は、半導体装置１０の回路構成を示すブロック図である。
図５に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施の形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５には、インターフェースチップＩＦ単体で試験ができる機能が付加されている。インターフェースチップＩＦには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップＩＦの動作試験を行うことができなくなってしまう。これは、インターフェースチップＩＦと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップＩＦを試験することを意味する。インターフェースチップＩＦに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施の形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、これにより試験時に簡素な記憶機能が実現される。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施の形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施の形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図３（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図３（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
また、インターフェースチップＩＦにはプロセスモニタ回路７２及びＴＳＶ救済回路７３も設けられている。プロセスモニタ回路７２は、各コアチップのデバイス特性を測定してコード化する回路である。このコードによって、各コアチップのタイミング調整をする。具体的には、インターフェースチップＩＦとコアチップに段数可変のインバータのチェーン回路を設けて、その遅延時間を等しくなるように段数調整を行い、その段数の違いをコード化する。ＴＳＶ救済回路７３の詳細については後述する。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図５に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、それぞれのバンクは、互いに排他制御で独立に動作することができる。半導体装置１０の外部からは、独立にそれぞれのバンクにアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドによりそれぞれ対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係にある。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。ただし、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、バンク間で共有される。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図５においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図３（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図３（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施の形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施の形態による半導体装置１０の全体構成である。このように、本実施の形態による半導体装置１０は、１ＧＢのコアチップが８枚積層された構成を有していることから、合計で８ＧＢのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８ＧＢである単一のＤＲＡＭとして認識される。
以下、電流パスのショート不良を検出するための構成及びそのための試験方法について、説明する。
図６は、半導体装置１０の各構成のうち電流パスのショート不良を検出するための構成を示すブロック図である。同図には、電流パスとして、図１にも示した第１乃至第５の電流パスＳａ〜Ｓｅを示している。以下では、これら５本の電流パスの試験を行うことを前提として説明するが、本発明の適用範囲が５本の電流パスの試験に限定されるわけではなく、本発明は複数本の電流パスの試験に好適に適用可能である。また、貫通電極ＴＳＶ１だけでなく、貫通電極ＴＳＶ２や貫通電極ＴＳＶ３を含んで構成される電流パスにも本発明は適用可能である。
図６に示すように、電流パスのショート不良を検出するための各種構成は、インターフェースチップＩＦ内に設けられるＴＳＶ救済回路７３（図５）に含まれる。具体的には、上述した第１乃至第５のラッチ回路１００ａ〜１００ｅ、ドライバ回路１０１、制御回路１０４、及びモニタ回路１２０の他、救済処理回路１４０がＴＳＶ救済回路７３内に設けられる。
第１乃至第５のラッチ回路１００ａ〜１００ｅはそれぞれ、循環接続された２つのインバータ回路によって構成され、一方のインバータ回路の出力端と他方のインバータ回路の入力端との接続ノードが、対応する電流パスと電気的に接続されている。ドライバ回路１０１から電流パスに電位が供給されると、その電位は対応するラッチ回路によってラッチされる。したがって、その後電流パスがフローティングになったとしても、電流パスの電位はフローティングになる直前の電位に保持される。
一方、電流パスが、保持電位と反対の電位が供給される配線（隣接電流パス、電源配線、又はグランド配線）との間でショート不良を有している場合、対応するラッチ回路による電位の保持ができなくなる場合がある。具体的な例を挙げると、例えば図示した第５の電流パスＳｅでは、対応する第５のラッチ回路１００ｅがハイ電位を保持している場合であっても、グランド配線からロウ電位が供給されるため、ショートの程度によっては第５のラッチ回路１００ｅの保持電位が反転し、ロウ電位となってしまう場合がある。
ショート不良によってラッチ回路が反転するか否かは、ラッチ回路の反転レシオとショート不良の程度とによって決まる。この点について、第５のラッチ回路１００ｅを例に取って、以下で詳しく説明する。
図７は、第５のラッチ回路１００ｅの詳しい内部構成を示す図である。図示していないが、他のラッチ回路も同様の内部構成を有している。同図に示すように、第５のラッチ回路１００ｅは、それぞれＣＭＯＳによって構成されるインバータ回路１００ｅ−１，１００ｅ−２を有しており、インバータ回路１００ｅ−１の入力端子及びインバータ回路１００ｅ−２の出力端子が第５の電流パスＳｅに接続される。
仮に、第５の電流パスＳｅにドライバ回路１０１からハイ電位（Ｈ）が供給されたとすると、インバータ回路１００ｅ−１の入力端子にハイ電位が供給され、インバータ回路１００ｅ−１を構成するＮ型チャネルＭＯＳトランジスタがオンとなる。これにより、インバータ回路１００ｅ−１の出力端子がグランド配線に接続されるので、インバータ回路１００ｅ−２の入力端子にはロウ電位（Ｌ）が供給される。したがって、インバータ回路１００ｅ−２を構成するＰ型チャネルＭＯＳトランジスタがオンとなり、インバータ回路１００ｅ−２の出力端子が電源配線に接続される。この接続はドライバ回路１０１からの電位供給が止まった後にも維持され、第５の電流パスＳｅの電位はハイに維持される。
ここで、第５の電流パスＳｅが、図示するようにグランド配線との間でショート不良を有していると、インバータ回路１００ｅ−２を構成するＰ型チャネルＭＯＳトランジスタのソースからグランド配線に向かって図示した電流ｉが流れる。この電流ｉが流れることにより、第５の電流パスＳｅの電位はＶＤＤ×Ｒ／（Ｒ＋ｒ）となる。ただし、Ｒは第５の電流パスＳｅとグランド配線の間の抵抗値であり、ｒはインバータ回路１００ｅ−２を構成するＰ型チャネルＭＯＳトランジスタのオン抵抗であり、ＶＤＤはこのＰ型チャネルＭＯＳトランジスタのソースに供給される電源電位である。また、配線抵抗は無視している。
第５のラッチ回路１００ｅの保持電位を反転させるために必要なインバータ回路１００ｅ−１の入力端子の電位をＶＩＮＶとすると、第５のラッチ回路１００ｅの保持電位は、次の式（１）が満たされた場合に、反転することになる。
ＶＤＤ×Ｒ／（Ｒ＋ｒ）＜ＶＩＮＶ ・・・（１）
式（１）は、式（２）のように書き直すことができる。式（２）の右辺は第５のラッチ回路１００ｅの反転レシオを示し、左辺はショート不良の程度を示している。したがって、式（２）から明らかなように、ショート不良によってラッチ回路が反転するか否かは、ラッチ回路の反転レシオとショート不良の程度とによって決定される。
ｒ／Ｒ＞ＶＤＤ／ＶＩＮＶ−１ ・・・（２）
図６に戻る。ドライバ回路１０１は、第１乃至第５のバッファ回路１０２ａ〜１０２ｅとインバータ回路１０３とを有している。第１乃至第５のバッファ回路１０２ａ〜１０２ｅはそれぞれ第１乃至第５の電流パスＳａ〜Ｓｅに対応して設けられており、それぞれ対応する電流パスと電気的に接続された出力端子（第１乃至第５の出力端子）を有している。
図８は、第１乃至第５のバッファ回路１０２ａ〜１０２ｅの内部構成を示す図である。同図に示すように、各バッファ回路はいわゆるスリーステイトバッファによって構成される。すなわち、各バッファ回路はそれぞれ、インバータ回路２００、ナンド回路２０１、アンド回路２０２、Ｐ型チャネルＭＯＳトランジスタ２０３、及びＮ型チャネルＭＯＳトランジスタ２０４によって構成される。
インバータ回路２００の入力端及びアンド回路２０１の一方入力端は、バッファ回路のデータ端子Ｄを構成する。ナンド回路２０１の他方入力端及びアンド回路２０２の一方入力端は、バッファ回路のイネーブル端子Ｅを構成する。アンド回路２０２の他方入力端はインバータ回路２００の出力端に接続される。ナンド回路２０１の出力端はＰ型チャネルＭＯＳトランジスタ２０３のゲートに接続され、アンド回路２０２の出力端はＮ型チャネルＭＯＳトランジスタ２０４のゲートに接続される。Ｐ型チャネルＭＯＳトランジスタ２０３とＮ型チャネルＭＯＳトランジスタ２０４とは、電源電位ＶＤＤが供給される電源配線とグランド配線の間にこの順で直列に接続される。Ｐ型チャネルＭＯＳトランジスタ２０３とＮ型チャネルＭＯＳトランジスタ２０４の接続点は、バッファ回路の出力端子Ｏとなる。
以上の構成により、イネーブル端子Ｅにハイ電位が供給されている場合、出力端子Ｏから、データ端子Ｄに供給される信号と同一の論理値を有する信号が出力される。一方、イネーブル端子Ｅにロウ電位が供給されている場合には、出力端子Ｏはハイインピーダンス状態（Ｐ型チャネルＭＯＳトランジスタ２０３とＮ型チャネルＭＯＳトランジスタ２０４の両方がオフの状態）となる。
図６に戻る。ドライバ回路１０１には制御回路１０４から、ラッチ信号と、バッファスイッチ信号及びその反転信号とが供給される。ラッチ信号は、第１のバッファ回路１０２ａ、第３のバッファ回路１０２ｃ、及び第５のバッファ回路１０２ｅの各データ端子に供給される。ラッチ信号はインバータ回路１０３の入力端にも供給され、インバータ回路１０３から出力されるラッチ信号の反転信号は、第２のバッファ回路１０２ｂ及び第４のバッファ回路１０２ｄの各データ端子に供給される。バッファスイッチ信号は、第１のバッファ回路１０２ａ、第３のバッファ回路１０２ｃ、及び第５のバッファ回路１０２ｅの各イネーブル端子に供給される。バッファスイッチ信号の反転信号は、第２のバッファ回路１０２ｂ及び第４のバッファ回路１０２ｄの各イネーブル端子に供給される。
以上の構成により、バッファスイッチ信号がハイ電位となっている場合、第１のバッファ回路１０２ａ、第３のバッファ回路１０２ｃ、及び第５のバッファ回路１０２ｅの各出力端子から、ラッチ信号と同一の論理値を有する信号（第１の供給データ）が出力される。また、第２のバッファ回路１０２ｂ及び第４のバッファ回路１０２ｄの各出力端子はハイインピーダンス状態となる。一方、バッファスイッチ信号がロウ電位となっている場合には、第１のバッファ回路１０２ａ、第３のバッファ回路１０２ｃ、及び第５のバッファ回路１０２ｅの各出力端子がハイインピーダンス状態となる。また、第２のバッファ回路１０２ｂ及び第４のバッファ回路１０２ｄの各出力端子から、ラッチ信号を反転した論理値を有する信号（第２の供給データ）が出力される。以下では、第１乃至第５のバッファ回路１０２ａ〜１０２ｅの各出力端子から出力される信号をそれぞれ出力信号Ｏａ〜Ｏｅと称する。
制御回路１０４は、図６に示すように、カウンタ回路１１０とインバータ回路１０５を有している。カウンタ回路１１０は、ラッチ信号及びバッファスイッチ信号を生成する機能を有しており、これらはともにドライバ回路１０１に供給される。バッファスイッチ信号はインバータ回路１０５の入力端にも供給され、インバータ回路１０５から出力されるバッファスイッチ信号の反転信号もドライバ回路１０１に供給される。
モニタ回路１２０は、第１乃至第５の電流パスＳａ〜Ｓｅそれぞれの電位を示すモニタ信号＜４：０＞を取得し、これに基づいて各電流パスにショート不良があるか否かを判定する回路である。なお、本明細書において信号＜ｎ：０＞という表記は、信号＜０＞〜信号＜ｎ＞というｎ＋１個の信号をまとめて表したものである。
図９は、モニタ回路１２０の内部構成を示す図である。同図には、カウンタ回路１１０も記載している。また、図１０は、本実施の形態による試験方法に関わる各種信号のタイムチャートを示す図である。なお、図１０は、本発明の基本機能を説明するために、第１乃至第５の電流パスＳａ〜Ｓｅがすべて正常（ショート不良なし）であると仮定して描いている。以下、これら図９及び図１０を参照しながら、モニタ回路１２０の詳細な構成及び機能、並びにカウンタ回路１１０の機能について説明する。
図９に示すように、モニタ回路１２０は、セレクタ回路１２１〜１２４、判定回路１２５、オア回路１２６、データラッチ回路１２７、アンド回路１２８を有している。
セレクタ回路１２１には、図１０に示すクロック信号が供給される。このクロック信号は、例えば上述した内部クロック信号ＩＣＬＫでよい。セレクタ回路１２１は、供給されたクロック信号に基づき、セレクタ信号＜５：０＞を生成する。図１０に示すように、セレクタ信号＜５：０＞はいずれも３クロック周期で立ち上がるワンショット信号であり、それぞれ半クロック分のパルス幅を有している。セレクタ回路１２１は、図１０に示すように、セレクタ信号＜０＞からセレクタ信号＜５＞がこの順で順次立ち上がるサイクルを少なくとも５回繰り返すように構成される。図１０では、このサイクルをサイクルＣ１〜Ｃ５と表記している。各サイクルは、図１０に示すように、半クロック６回分の時間幅を有している。以下では、１サイクル内の各半クロックに対応する期間を、時間順に１番目〜６番目の半クロック期間と称する。
セレクタ信号＜０＞は、カウンタ回路１１０に供給される。カウンタ回路１１０は、このセレクタ信号＜０＞に基づいて上述したバッファスイッチ信号及びラッチ信号を生成する他、反転防止信号及びデータマスク信号を生成する。
図１１は、カウンタ回路１１０の内部構成を示す図である。また、図１２は、カウンタ回路１１０の内部信号を含む各種信号のタイムチャートを示す図である。図１１に示すように、カウンタ回路１１０は、同期式ＳＲフリップフロップ１１１〜１１５及びオア回路１１６，１１７を有している。
同期式ＳＲフリップフロップ１１１〜１１５は、クロック端子ＣＫ、セット端子Ｓ、リセット端子Ｒ、及び出力端子Ｑを有している。同期式ＳＲフリップフロップ１１１〜１１５の各クロック端子ＣＫには、上述したセレクタ信号＜０＞が供給される。各リセット端子Ｒには、リセット信号が供給される。なお、リセット信号は、活性化されることで同期式ＳＲフリップフロップ１１１〜１１５の出力端子Ｑの電位をロウにリセットする信号であり、本実施の形態による試験の期間中には非活性状態に維持される。同期式ＳＲフリップフロップ１１１〜１１５はこの順で直列に接続されており、相対的に前段の同期式ＳＲフリップフロップの出力端子Ｑと、相対的に後段の同期式ＳＲフリップフロップのセット端子Ｓとが接続される。また、最後段の同期式ＳＲフリップフロップ１１５の出力端子Ｑは、最前段の同期式ＳＲフリップフロップ１１１のセット端子Ｓと接続される。以下では、同期式ＳＲフリップフロップ１１１〜１１５の各出力端子Ｑから出力される信号をそれぞれ出力信号ＮＡ〜ＮＥと称する。
カウンタ回路１１０は、初期状態（サイクルＣ１の直前）においては、図１２に示すように、出力信号ＮＡ〜ＮＤがロウ、出力信号ＮＥがハイとなるよう構成される。この状態でサイクルＣ１に入りセレクタ信号＜０＞が活性化されると、まずサイクルＣ１では出力信号ＮＡがハイとなり、出力信号ＮＢ〜ＮＥはロウとなる。以降、サイクルＣ２〜Ｃ５と進むにしたがって出力信号ＮＢ〜ＮＥが順次ハイとなり、それ以外の出力信号はロウとなる。
データマスク信号としては、図１１に示すように、出力信号ＮＡがそのまま使われる。したがって、図１２にも示すように、データマスク信号は、サイクルＣ１でハイであり、サイクルＣ２〜Ｃ５でロウである信号となる。また、反転防止信号としては、図１１に示すように、出力信号ＮＣがそのまま使われる。したがって、図１２にも示すように、反転防止信号は、サイクルＣ３でハイであり、サイクルＣ１，Ｃ２，Ｃ４，Ｃ５でロウである信号となる。
オア回路１１６には出力信号ＮＡ，ＮＣ，ＮＥが供給され、このオア回路１１６の出力信号がバッファスイッチ信号として用いられる。したがって、図１２にも示すように、バッファスイッチ信号は、サイクルＣ１，Ｃ３，Ｃ５でハイであり、サイクルＣ２，Ｃ４でロウである信号となる。オア回路１１７には出力信号ＮＡ，ＮＢが供給され、このオア回路１１７の出力信号がラッチ信号として用いられる。したがって、図１２にも示すように、ラッチ信号は、サイクルＣ１，Ｃ２でハイであり、サイクルＣ３〜Ｃ５でロウである信号となる。
ここで、第１乃至第５のバッファ回路１０２ａ〜１０２ｅの出力信号Ｏａ〜Ｏｅの遷移について、図１０を参照しながら説明する。バッファスイッチ信号及びラッチ信号が上記のような値を有する結果、出力信号Ｏａ，Ｏｃ，Ｏｅは、図１０に示すように、サイクルＣ１でハイ、サイクルＣ３でロウ、サイクルＣ５でロウである信号となる。なお、図１０において信号の電位を破線で示した部分は、ハイインピーダンス状態であることを示している。つまり、出力信号Ｏａ，Ｏｃ，Ｏｅは、サイクルＣ２，Ｃ４でハイインピーダンス状態である。一方、出力信号Ｏｂ，Ｏｄは、図１０に示すように、サイクルＣ２でロウ、サイクルＣ４でハイである信号となる。また、サイクルＣ１，Ｃ３，Ｃ５ではハイインピーダンス状態となる。
図９に戻る。セレクタ回路１２２には、セレクタ信号＜５：１＞と、モニタ信号＜４：０＞とが供給される。セレクタ回路１２２は、セレクタ信号＜ｎ＞（ｎは１〜５の整数）が活性化されて（ハイ電位となって）いるとき、モニタ信号＜ｎ−１＞を出力する機能を有する。したがって、各サイクルの２番目〜６番目の各半クロック期間では、セレクタ回路１２２から、それぞれ第１乃至第５の電流パスＳａ〜Ｓｅの電位が出力されることになる。以下、セレクタ回路１２２の出力信号をモニタ信号ＭＳと称する。なお、セレクタ信号＜５：１＞がいずれも活性化されていないときには、セレクタ回路１２２の出力をハイインピーダンスとしてもよいし、モニタ信号ＭＳをロウ電位又はハイ電位に固定してもよい。
判定回路１２５は、クロック信号、ラッチ信号、反転防止信号、及びモニタ信号ＭＳの供給を受け、各電流パスのショート不良の有無を示す異常判定信号と、各電流パスの電位の状態を示す状態判定信号とを出力する機能を有する回路である。なお、状態判定信号はモニタ信号ＭＳと同じ信号でよく、図１０でもこれらを同一の信号として表記している。
図１３は、判定回路１２５の内部構成を示す図である。同図に示すように、判定回路１２５は、オア回路１３０，１３１、アンド回路１３２，１３４、ナンド回路１３３、及びエクスクルーシブオア回路１３５を有している。
オア回路１３０には、反転防止信号とクロック信号とが供給される。アンド回路１３２には、ラッチ信号と、オア回路１３０の出力信号とが供給される。ナンド回路１３３には、ラッチ信号と、オア回路１３０の出力信号の反転信号とが供給される。アンド回路１３４には、オア回路１３０の出力信号の反転信号と、ナンド回路１３３の出力信号とが供給される。オア回路１３１には、アンド回路１３２の出力信号と、アンド回路１３４の出力信号とが供給される。エクスクルーシブオア回路１３５には、オア回路１３１の出力信号ＥＶと、モニタ信号ＭＳとが供給される。エクスクルーシブオア回路１３５の出力信号が、異常判定信号となる。
以上の構成により、オア回路１３１の出力信号ＥＶは、ラッチ信号がハイであり、かつ反転防止信号がロウである場合、クロック信号と同一の論理値を有する信号となる。また、ラッチ信号がロウであり、かつ反転防止信号がロウである場合、出力信号ＥＶはクロック信号の反転信号と同一の論理値を有する信号となる。さらに、ラッチ信号がロウであり、かつ反転防止信号がハイである場合、出力信号ＥＶはロウ電位に固定される。
以上のように生成される出力信号ＥＶの電位は、モニタ信号ＭＳの期待値、つまり、ショート不良がないと仮定した場合の各電流パスの電位に等しくなる。より正確に言えば、ある電流パスに対応する半クロック期間での出力信号ＥＶの電位は、ショート不良がないと仮定した場合の当該半クロック期間での当該電流パスの電位に等しくなる。
モニタ信号ＭＳの期待値及び出力信号ＥＶの電位について、より具体的に説明する。ある電流パスがフローティングとなっているサイクルでの当該電流パスに対応するモニタ信号ＭＳの期待値は、フローティングとなる直前のサイクルで当該電流パスに供給されていた電位である。これに対応し、例えば第１の電流パスＳａがフローティングとなっているサイクルＣ２の２番目の半クロック期間（第１の電流パスＳａに対応する半クロック期間）における出力信号ＥＶの電位は、サイクルＣ１で第１の電流パスＳａに供給されていた電位ハイに等しくなるようにしている。
一方、ある電流パスに特定の電位が供給されているサイクルでの当該電流パスに対応するモニタ信号ＭＳの期待値は、その特定の電位である。これに対応し、例えば第１の電流パスＳａにハイ電位が供給されているサイクルＣ１の２番目の半クロック期間（第１の電流パスＳａに対応する半クロック期間）における出力信号ＥＶの電位は、サイクルＣ１で第１の電流パスＳａに供給されている電位ハイに等しくなるようにしている。
なお、サイクルＣ１では第２及び第４の電流パスＳｂ，Ｓｄがフローティングとなっており、その直前における第２及び第４の電流パスＳｂ，Ｓｄの電位はハイである。しかし、サイクルＣ１の３番目と４番目の半クロック期間における出力信号ＥＶの電位はロウとなっている。これに対応し、本実施の形態では、図示しない別途の手段により、サイクルＣ１の直前の段階で、図１０に示すように、第２及び第４の電流パスＳｂ，Ｓｄの電位をロウに保つようにしている。具体的には、第２及び第４のバッファ回路１００ｂ，１００ｄ（図６）と対応する電流パスとの間にそれぞれスイッチを設け、これらのスイッチをサイクルＣ１〜Ｃ５の期間以外はオフとするとともに、別途の電位供給手段により、各電流パスにロウ電位を供給するようにしている。こうすることで、後述するように、サイクルＣ１においてもショート不良判定を行うことが可能になる。
異常判定信号は、以上のような値（モニタ信号ＭＳの期待値）を有する出力信号ＥＶと、モニタ信号ＭＳとの排他的論理和信号である。したがって、「ショート不良なし」を仮定して描いた図１０の例では、少なくとも各サイクルの２番目〜６番目の半クロック期間すべてで出力信号ＥＶとモニタ信号ＭＳとが等しくなっており、その結果、異常判定信号もロウ電位となっている。なお、異常判定信号は、ロウ電位である場合に「正常」を示す信号である。
なお、各サイクルの１番目の半クロック期間では、異常判定信号はどのような値を有していても構わない。これは、図９に示したセレクタ回路１２３の動作により、このタイミングで生成される異常判定信号を無視していることによるものである。この点についての詳細は後述する。
図９を再度参照する。異常判定信号及び状態判定信号は、インターフェースチップＩＦの外部に出力されるように構成される。具体的には、電流パスごとのショート不良の有無及び電位を示すコード情報の形式で、図５に示したデータ入出力端子１４から出力すればよい。これにより、外部のテスタから試験結果を知ることが可能になっている。
異常判定信号は、オア回路１２６の一方入力端にも供給される。オア回路１２６の他方入力端には、アンド回路１２８の出力信号が供給される。オア回路１２６の出力信号は、セレクタ回路１２３に供給される。アンド回路１２８の入力端には、データマスク信号の反転信号と、セレクタ回路１２４の出力信号とが供給される。セレクタ回路１２４の出力信号は、救済判定信号として、図６に示した救済処理回路１４０にも供給される。
データラッチ回路１２７は、５つのデータラッチ回路１２７ａ〜１２７ｅを含んで構成される。セレクタ回路１２３の出力端は、これら５つのデータラッチ回路１２７ａ〜１２７ｅと接続される。また、データラッチ回路１２７ａ〜１２７ｅの各出力端はセレクタ回路１２４の入力端と接続される。
セレクタ回路１２３，１２４には、セレクタ信号＜５：１＞も供給される。セレクタ回路１２３は、これらセレクタ信号＜５：１＞に応じてデータラッチ回路１２７ａ〜１２７ｅのいずれかを選択し、選択した回路にオア回路１２６の出力信号を出力する。セレクタ回路１２４も、セレクタ信号＜５：１＞に応じてデータラッチ回路１２７ａ〜１２７ｅのいずれかを選択し、選択した回路から出力される信号を、自身の出力端から出力する。つまり、セレクタ回路１２３，１２４は、セレクタ信号＜１＞が活性化されているときにデータラッチ回路１２７ａを選択し、セレクタ信号＜２＞が活性化されているときにデータラッチ回路１２７ｂを選択する。以下も同様である。ただし、セレクタ信号＜０＞が活性化されているときには、セレクタ回路１２３は信号を出力しない。
以上の構成により、救済判定信号は、サイクルＣ１〜Ｃ５の期間内においてショート不良が１度でも検出されたか否かを、電流パスごとに示す信号となる。図６に示した救済処理回路１４０は、モニタ回路１２０から供給された救済判定信号に基づいて、ショート不良のある電流パスを正常な電流パスに置き換える救済処理を実行する。
以上説明したように、半導体装置１０によれば、５本の電流パスＳａ〜Ｓｅについて、５回分のサイクルＣ１〜Ｃ５での処理により、各電流パスのショート不良の有無を示す異常判定信号と、各電流パスの電位の状態を示す状態判定信号と、サイクルＣ１〜Ｃ５の期間内においてショート不良が１度でも検出されたか否かを、電流パスごとに示す救済判定信号とを生成することが可能になる。しかも、図６に示したように、これらの信号を生成するための回路はいずれもインターフェースチップＩＦ側に設けられる。したがって、論理値の反転処理を行う回路をコアチップ側に設けることなく、電流パスのショート不良を検出することが可能になる。
また、上述したように、インターフェースチップＩＦは高速なトランジスタによって形成できることから、本実施の形態による半導体装置では検出試験に要する時間の短縮効果も得られる。
次に、本実施の形態による半導体装置１０の試験方法について、試験手順の面から再度より詳しく説明する。
図１４は、図１０と同様、本実施の形態による試験方法に関わる各種信号のタイムチャートを示す図である。ただし、図１０は、上述したように第１乃至第５の電流パスＳａ〜Ｓｅがすべて正常（ショート不良なし）であると仮定して描いているのに対し、図１４は、図６に示すようなショート不良があるとして描いている。以下、この図１４の他、図６及び図９も参照しながら、電流パスの試験手順を説明する。
まず、サイクルＣ１が開始される前の直前の段階で、第２及び第４の電流パスＳｂ，Ｓｄにロウ電位を供給し、これらの電位をロウに固定する。これにより、サイクルＣ１における第２及び第４の電流パスＳｂ，Ｓｄの電位は、仮にこれらの電流パスにショート不良がなければ、ロウ電位となる。つまり、サイクルＣ１における第２及び第４の電流パスＳｂ，Ｓｄの電位の期待値はロウである。
サイクルＣ１に入ると、セレクタ回路１２１（図９）の動作により、半クロック間隔でセレクタ信号＜０＞〜セレクタ信号＜５＞を順次活性化する。この活性化は、サイクルＣ２〜Ｃ５においても繰り返し実行される。
サイクルＣ１においてセレクタ信号＜０＞が活性化すると、カウンタ回路１１０（図９）は、図１４に示すように、バッファスイッチ信号、ラッチ信号、及びデータマスク信号をハイ電位とし、反転防止信号をロウ電位とする。これに応じて、ドライバ回路１０１（図６）は、サイクルＣ１の期間中、出力信号Ｏａ，Ｏｃ，Ｏｅをハイ電位とし、出力信号Ｏｂ，Ｏｄをハイインピーダンス状態とする。したがって、第１，第３，第５の電流パスＳａ，Ｓｃ，Ｓｅにはハイ電位が供給される一方、第２，第４の電流パスＳｂ，Ｓｄはフローティング状態となる。また、オア回路１３１の出力信号ＥＶは、クロック信号と同一の論理値を有する信号となる。
サイクルＣ１では、図１４に示すように、モニタ信号＜０＞、モニタ信号＜２＞、及びモニタ信号＜４＞がいずれもハイ電位となる。これは、出力信号Ｏａ，Ｏｃ，Ｏｅがハイ電位となっていることに対応するものである。これに対し、モニタ信号＜１＞及びモニタ信号＜３＞は、少し遅れてハイ電位となる。これは、図６に示したように、第２の電流パスＳｂと第３の電流パスＳｃとの間にショート不良があり、また、第４の電流パスＳｄと電源配線との間にショート不良があることに対応している。したがって、この例によるサイクルＣ１では、３番目と５番目の半クロック期間において出力信号ＥＶとモニタ信号ＭＳが一致せず、異常判定信号がハイ電位となる。これ以降、３番目と５番目の半クロック期間における救済判定信号の電位は、図１４に示すように、ハイに固定される。
次に、サイクルＣ２においてセレクタ信号＜０＞が活性化すると、カウンタ回路１１０（図９）は、図１４に示すように、ラッチ信号をハイ電位とし、バッファスイッチ信号、反転防止信号、及びデータマスク信号をロウ電位とする。これに応じて、ドライバ回路１０１（図６）は、サイクルＣ２の期間中、出力信号Ｏａ，Ｏｃ，Ｏｅをハイインピーダンス状態とし、出力信号Ｏｂ，Ｏｄをロウ電位とする。したがって、第１，第３，第５の電流パスＳａ，Ｓｃ，Ｓｅがフローティング状態となる一方、第２，第４の電流パスＳｂ，Ｓｄにはロウ電位が供給される。また、オア回路１３１の出力信号ＥＶは、サイクルＣ１から引き続いて、クロック信号と同一の論理値を有する信号となる。
サイクルＣ２では、図１４に示すように、モニタ信号＜１＞及びモニタ信号＜３＞がともにロウ電位となる。これは、出力信号Ｏｂ，Ｏｄがロウ電位となっていることに対応するものである。また、モニタ信号＜０＞がハイ電位となる。これは、サイクルＣ１で出力信号Ｏａがハイ電位となっていたことに対応している。これに対し、モニタ信号＜２＞及びモニタ信号＜４＞は、少し遅れてロウ電位となる。これは、図６に示したように、第２の電流パスＳｂと第３の電流パスＳｃとの間にショート不良があり、また、第５の電流パスＳｅとグランド配線との間にショート不良があることに対応している。したがって、この例によるサイクルＣ２では、４番目と６番目の半クロック期間において出力信号ＥＶとモニタ信号ＭＳが一致せず、異常判定信号がハイ電位となる。これ以降、４番目と６番目の半クロック期間における救済判定信号の電位も、図１４に示すように、ハイに固定される。
次に、サイクルＣ３においてセレクタ信号＜０＞が活性化すると、カウンタ回路１１０（図９）は、図１４に示すように、バッファスイッチ信号及び反転防止信号をハイ電位とし、ラッチ信号及びデータマスク信号をロウ電位とする。これに応じて、ドライバ回路１０１（図６）は、サイクルＣ３の期間中、出力信号Ｏａ，Ｏｃ，Ｏｅをロウ電位とし、出力信号Ｏｂ，Ｏｄをハイインピーダンス状態とする。したがって、第１，第３，第５の電流パスＳａ，Ｓｃ，Ｓｅにはロウ電位が供給される一方、第２，第４の電流パスＳｂ，Ｓｄはフローティング状態となる。また、オア回路１３１の出力信号ＥＶは、ロウ電位に固定される。
サイクルＣ３では、図１４に示すように、モニタ信号＜０＞、モニタ信号＜２＞、及びモニタ信号＜４＞がいずれもロウ電位となる。これは、出力信号Ｏａ，Ｏｃ，Ｏｅがロウ電位となっていることに対応するものである。また、モニタ信号＜１＞がロウ電位となる。これは、サイクルＣ２で出力信号Ｏｂがロウ電位となっていたことに加え、第２の電流パスＳｂと、ロウ電位が供給されている第３の電流パスＳｃとの間にショート不良があることに対応している。これに対し、モニタ信号＜３＞は、少し遅れてハイ電位となる。これは、図６に示したように、第４の電流パスＳｄと電源配線との間にショート不良があることに対応している。したがって、この例によるサイクルＣ３では、５番目の半クロック期間において出力信号ＥＶとモニタ信号ＭＳが一致せず、異常判定信号がハイ電位となる。５番目の半クロック期間における救済判定信号の電位はサイクルＣ１ですでにハイとなっているので、サイクルＣ３での救済判定信号の電位の変化はない。
次に、サイクルＣ４においてセレクタ信号＜０＞が活性化すると、カウンタ回路１１０（図９）は、図１４に示すように、ラッチ信号、バッファスイッチ信号、反転防止信号、及びデータマスク信号をすべてロウ電位とする。これに応じて、ドライバ回路１０１（図６）は、サイクルＣ４の期間中、出力信号Ｏａ，Ｏｃ，Ｏｅをハイインピーダンス状態とし、出力信号Ｏｂ，Ｏｄをハイ電位とする。したがって、第１，第３，第５の電流パスＳａ，Ｓｃ，Ｓｅがフローティング状態となる一方、第２，第４の電流パスＳｂ，Ｓｄにはハイ電位が供給される。また、オア回路１３１の出力信号ＥＶは、クロック信号の反転信号と同一の論理値を有する信号となる。
サイクルＣ４では、図１４に示すように、モニタ信号＜１＞及びモニタ信号＜３＞がともにハイ電位となる。これは、出力信号Ｏｂ，Ｏｄがハイ電位となっていることに対応するものである。また、モニタ信号＜０＞がロウ電位となる。これは、サイクルＣ３で出力信号Ｏａがロウ電位となっていたことに対応している。さらに、モニタ信号＜４＞もロウ電位となる。これは、サイクルＣ３で出力信号Ｏｅがロウ電位となっていたことに加え、第５の電流パスＳｅとグランド配線との間にショート不良があることに対応している。これに対し、モニタ信号＜２＞は、少し遅れてハイ電位となる。これは、図６に示したように、第２の電流パスＳｂと第３の電流パスＳｃとの間にショート不良があることに対応している。したがって、この例によるサイクルＣ４では、４番目の半クロック期間において出力信号ＥＶとモニタ信号ＭＳが一致せず、異常判定信号がハイ電位となる。４番目の半クロック期間における救済判定信号の電位はサイクルＣ２ですでにハイとなっているので、サイクルＣ４での救済判定信号の電位の変化はない。
最後に、サイクルＣ５においてセレクタ信号＜０＞が活性化すると、カウンタ回路１１０（図９）は、図１４に示すように、バッファスイッチ信号をハイ電位とし、ラッチ信号、反転防止信号、及びデータマスク信号をロウ電位とする。これに応じて、ドライバ回路１０１（図６）は、サイクルＣ５の期間中、出力信号Ｏａ，Ｏｃ，Ｏｅをロウ電位とし、出力信号Ｏｂ，Ｏｄをハイインピーダンス状態とする。したがって、第１，第３，第５の電流パスＳａ，Ｓｃ，Ｓｅにはロウ電位が供給される一方、第２，第４の電流パスＳｂ，Ｓｄはフローティング状態となる。また、オア回路１３１の出力信号ＥＶは、サイクルＣ４から引き続いて、クロック信号の反転信号と同一の論理値を有する信号となる。
サイクルＣ５では、図１４に示すように、モニタ信号＜０＞、モニタ信号＜２＞、及びモニタ信号＜４＞がいずれもロウ電位となる。これは、出力信号Ｏａ，Ｏｃ，Ｏｅがロウ電位となっていることに対応するものである。また、モニタ信号＜３＞がハイ電位となる。これは、サイクルＣ４で出力信号Ｏｄがハイ電位となっていたことに加え、第４の電流パスＳｄと電源配線との間にショート不良があることに対応している。これに対し、モニタ信号＜１＞は、少し遅れてロウ電位となる。これは、図６に示したように、第２の電流パスＳｂと、ロウ電位が供給される第３の電流パスＳｃとの間にショート不良があることに対応している。したがって、この例によるサイクルＣ５では、３番目の半クロック期間において出力信号ＥＶとモニタ信号ＭＳが一致せず、異常判定信号がハイ電位となる。３番目の半クロック期間における救済判定信号の電位はサイクルＣ１ですでにハイとなっているので、サイクルＣ５での救済判定信号の電位の変化はない。
以上説明したように、本実施の形態による半導体装置１０の試験方法によれば、５本の電流パスＳａ〜Ｓｅに関して、５回分のサイクルＣ１〜Ｃ５での処理により、異常判定信号、状態判定信号、及び救済判定信号をそれぞれ生成することが可能にある。
なお、本実施の形態による半導体装置１０の試験方法によればさらに、異常判定信号を参照することにより、ある程度ショート不良の種類を切り分けることも可能である。以下、詳しく説明する。
表２は、各サイクルにおける各電流パスの電位と、異常判定がされた場合に考えられるショート不良の種類を示したものである。同表において、「ＶＤＤ」は電源配線との間でのショート不良、「ＶＳＳ」はグランド配線との間でのショート不良、「隣接」は隣接電流パス間でのショート不良をそれぞれ示している。
Figure 0005635924
図１４の例に沿って説明すると、まず第４の電流パスＳｅについては、サイクルＣ１，Ｃ３で異常判定がされ、サイクルＣ５では正常判定がなされる。サイクルＣ１，Ｃ３の結果からは電源配線との間でのショート不良又は隣接電流パス間でのショート不良のいずれかの発生が疑われるが、仮に隣接電流パス間でのショート不良があるとすればサイクルＣ５でも異常判定がなされるはずであるので、第４の電流パスＳｅは、電源配線との間でのショート不良を有している可能性が高いと考えられる。
次に、第２の電流パスＳｂについては、サイクルＣ１，Ｃ５で異常判定がされ、サイクルＣ３では正常判定がなされる。サイクルＣ１，Ｃ５の結果からはすべての種類のショート不良が可能性として疑われるが、仮に電源配線との間でのショート不良を有しているとすればサイクルＣ３でも異常判定がなされるはずであるので、電源配線との間でのショート不良の可能性は低いと考えられる。したがって、サイクルＣ１で異常判定がなされていることから、第２の電流パスＳｂは、隣接電流パス間でのショート不良を有している可能性が高いと考えられる。また、２種類以上のショート不良が同時に発生する可能性は低いことから、第２の電流パスＳｂがグランド配線との間でのショート不良を有している可能性は低いと考えられる。
次に、第１の電流パスＳａについては、サイクルＣ２，Ｃ４の両方で正常判定がなされる。したがって、第１の電流パスＳａはショート不良を有していない可能性が高いと言える。
次に、第３の電流パスＳｃについては、サイクルＣ２，Ｃ４で異常判定がなされる。したがって、すべての種類のショート不良が可能性として考えられるが、２種類以上のショート不良が同時に発生する可能性は上述したように低いことから、第３の電流パスＳｃは、隣接電流パス間でのショート不良を有している可能性が高いと言える。この結果は、第２の電流パスＳｂが隣接電流パス間でのショート不良を有している可能性が高いことと一致する。
最後に、第５の電流パスＳｅについては、サイクルＣ２で異常判定がされ、サイクルＣ４では正常判定がなされる。サイクルＣ２の結果からはグランド配線との間でのショート不良又は隣接電流パス間でのショート不良のいずれかの発生が考えられるが、仮に隣接電流パス間でのショート不良があるとすればサイクルＣ４でも異常判定がなされるはずであるので、第５の電流パスＳｅは、グランド配線との間でのショート不良を有している可能性が高いと考えられる。
このように、本実施の形態による半導体装置１０の試験方法によればさらに、異常判定信号を参照することにより、ある程度ショート不良の種類を切り分けることが可能になる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
また、上記実施の形態においては、それぞれが同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能であるそれぞれが同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
また、例えば、各コアチップは、それぞれが同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能のそれぞれが同一機能または異なる機能の複数のコアチップであっても良い。つまり、インターフェースチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップはそれぞれが同一機能のＤＳＰチップであり、複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるもそれぞれ異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造され、複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。
また、本発明は、貫通電極ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
更に、各種回路（ラッチ回路、ドライバ回路、制御回路、モニタ回路等の回路形式）は、実施例が開示する回路形式に限られない。
更に、貫通電極ＴＳＶの構造は、問わない。
ＢＬ ビット線
ＣＣ０〜ＣＣ７ コアチップ
Ｄ１ 第１の供給データ
Ｄ２ 第２の供給データ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＭＳ モニタ信号
ＮＡ〜ＮＥ 同期式ＳＲフリップフロップの出力信号
Ｏａ〜Ｏｅ ラッチ回路の出力信号
Ｓａ〜Ｓｅ 第１〜第５の電流パスライン
ＴＳＶ，ＴＳＶ１，ＴＳＶ２，ＴＳＶ３ 貫通電極
ＷＬ ワード線
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
７２ プロセスモニタ回路
７３ ＴＳＶ救済回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ 貫通電極の端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ａ〜１００ｅ 第１〜第５のラッチ回路
１０１ ドライバ回路
１０２ａ-１０２ｅ 第１〜第５のバッファ回路
１０３，１０５，２００ インバータ回路
１０４ 制御回路
１１０ カウンタ回路
１１１〜１１５ 同期式ＳＲフリップフロップ
１１６，１１７，１２６，１３０，１３１ オア回路
１２０ モニタ回路
１２１〜１２４ セレクタ回路
１２５ 判定回路
１２７ａ〜１２７ｅ データラッチ回路
１２８，１３２，１３４，２０２ アンド回路
１３３，２０１ ナンド回路
１３５ エクスクルーシブオア回路
１４０ 救済処理回路
２０３ Ｐ型チャネルＭＯＳトランジスタ
２０４ Ｎ型チャネルＭＯＳトランジスタ

Claims (17)

  1. それぞれが、少なくとも１つの貫通電極を含み、互いに隣接して設けられた第１及び第２の電流パスラインと、
    前記第１及び第２の電流パスラインのそれぞれに対応して設けられ、前記第１及び第２の電流パスラインとそれぞれ電気的に接続する第１及び第２のラッチ回路と、
    前記第１のラッチ回路に第１のデータを供給するとともに、前記第２のラッチ回路に前記第１のデータとは逆の論理値を有する第２のデータを供給するドライバ回路と、
    前記第１のデータが前記第１のラッチ回路に供給され、かつ前記第２のデータが前記第２のラッチ回路に供給されない第１の期間と、前記第２のデータが前記第２のラッチ回路に供給され、かつ前記第１のデータが前記第１のラッチ回路に供給されない第２の期間とが時間軸的に交互に繰り返されるように、前記ドライバ回路を制御する制御回路と、
    前記第２の期間の前記第１の電流パスラインの電位の論理値が、直前の前記第１の期間における前記第１のデータの論理値と等しいか否かを判定するとともに、前記第１の期間の前記第２の電流パスラインの電位の論理値が、直前の前記第２の期間における前記第２のデータの論理値と等しいか否かを判定するモニタ回路と、を備える、
    半導体装置。

  2. 前記ドライバ回路は、前記第１の電流パスラインと電気的に接続された第１の出力端子を有する第１のバッファ回路と、前記第２の電流パスラインと電気的に接続された第２の出力端子を有する第２のバッファ回路とを含み、
    前記制御回路は、前記第１の期間に第１の論理値となり、前記第２の期間に前記第１の論理値とは異なる第２の論理値となるバッファスイッチ信号を生成して、該バッファスイッチ信号を前記第１のバッファ回路に供給するカウンタ回路と、前記バッファスイッチ信号の反転信号を生成して前記第２のバッファ回路に供給する第１のインバータと、を含み、
    前記第１のバッファ回路は、前記バッファスイッチ信号が前記第１の論理値である場合に前記第１の出力端子から前記第１のデータを出力する一方、前記バッファスイッチ信号が前記第２の論理値である場合に前記第１の出力端子をハイインピーダンス状態とし、
    前記第２のバッファ回路は、前記反転信号が前記第１の論理値である場合に前記第２の出力端子から前記第２のデータを出力する一方、前記反転信号が前記第２の論理値である場合に前記第２の出力端子をハイインピーダンス状態とする、
    請求項１に記載の半導体装置。
  3. 前記ドライバ回路は、前記第１のデータを反転した前記第２のデータを生成する第２のインバータを含む、
    請求項２に記載の半導体装置。
  4. 前記モニタ回路は、前記第２の期間の少なくとも一部分において直前の前記第１の期間における前記第１のデータの論理値と等しい論理値を有し、且つ前記第１の期間の少なくとも一部分において直前の前記第２の期間における前記第２のデータの論理値と等しい論理値を有する期待値を生成し、該期待値と前記第１及び第２の電流パスラインの電位の論理値とを比較することにより前記判定を行う、
    請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１及び第２の電流パスラインによって相互に接続されたインターフェースチップ及びコアチップを備え、
    前記第１及び第２のラッチ回路、前記ドライバ回路、前記制御回路、及び前記モニタ回路は、前記インターフェースチップ内に設けられる、
    請求項１乃至４のいずれか一項に記載の半導体装置。
  6. それぞれが、少なくとも１つの貫通電極を含む第３乃至第５の電流パスラインと、
    前記第３乃至第５の電流パスラインのそれぞれに対応して設けられ、前記第３乃至第５の電流パスラインとそれぞれ電気的に接続する第３乃至第５のラッチ回路と、をさらに備え、
    前記ドライバ回路は、更に、前記第３及び第５のラッチ回路に前記第１のデータを供給するとともに、前記第４のラッチ回路に前記第２のデータを供給し、
    前記制御回路は、更に、前記第１の期間において前記第１のデータが前記第３及び第５のラッチ回路に供給され、かつ前記第２のデータが前記第４のラッチ回路に供給されないように前記ドライバ回路を制御するとともに、前記第２の期間において前記第２のデータが前記第４のラッチ回路に供給され、且つ前記第１のデータが前記第３及び第５のラッチ回路に供給されないように前記ドライバ回路を制御し、
    前記モニタ回路は、前記第２の期間中の前記第３及び第５の電流パスラインの電位の論理値が、それぞれ直前の前記第１の期間における前記第１のデータの論理値と等しいか否かを判定するとともに、前記第１の期間中の前記第４の電流パスラインの電位の論理値が、直前の前記第２の期間における前記第２のデータの論理値と等しいか否かを判定する、
    請求項１に記載の半導体装置。
  7. 前記ドライバ回路は、前記第３の電流パスラインと電気的に接続された第３の出力端子を有する第３のバッファ回路と、前記第４の電流パスラインと電気的に接続された第４の出力端子を有する第４のバッファ回路と、前記第５の電流パスラインと電気的に接続された第５の出力端子を有する第５のバッファ回路と、を更に含み、
    前記第１、第３、及び第５のバッファ回路は、前記バッファスイッチ信号が前記第１の論理値である場合に、それぞれ対応する前記第１、第３、及び第５の出力端子から前記第１のデータを出力する一方、前記バッファスイッチ信号が前記第２の論理値である場合に、それぞれ対応する前記第１、第３、及び第５の出力端子をハイインピーダンス状態とし、
    前記第２及び第４のバッファ回路は、前記バッファスイッチ信号の反転信号が前記第１の論理値である場合に、それぞれ対応する前記第２及び第４の出力端子から前記第２のデータを出力する一方、前記バッファスイッチ信号の反転信号が前記第２の論理値である場合に、それぞれ対応する前記第２及び第４の出力端子をハイインピーダンス状態とする、
    請求項６に記載の半導体装置。
  8. 前記制御回路は、時間軸的に連続する第１乃至第５のサイクルのうち、第１、第３、及び第５のサイクルを前記第１の期間とし、第２及び第４のサイクルを前記第２の期間とし、
    前記第１のデータは、前記第１及び第２のサイクルで前記第１の論理値となり、かつ前記第３乃至第５のサイクルで前記第２の論理値となるデータである、
    請求項７に記載の半導体装置。
  9. 前記モニタ回路は、前記第２及び第４のサイクルで、前記第１、第３、及び第５の電流パスラインの電位の論理値が、それぞれ直前のサイクルにおける前記第１のデータの論理値と等しいか否かを判定するとともに、少なくとも前記第３及び第５のサイクルで、前記第２及び第４の電流パスラインの電位の論理値が、それぞれ直前のサイクルにおける前記第２のデータの論理値と等しいか否かを判定する、
    請求項８に記載の半導体装置。
  10. 前記第２及び第４の電流パスラインの電位は、前記第１のサイクルの直前の時点で前記第２の論理値に制御され、
    前記モニタ回路は、前記第１のサイクルで、前記第２及び第４の電流パスラインの電位の論理値がそれぞれ、前記第２の論理値と等しいか否かを判定する、
    請求項９に記載の半導体装置。
  11. 前記モニタ回路は、前記第２の期間の少なくとも一部分において直前の前記第１の期間における前記第１のデータの論理値と等しい論理値を有し、且つ前記第１の期間の少なくとも一部分において直前の前記第２の期間における前記第２のデータの論理値と等しい論理値を有する期待値を生成し、前記第２の期間においては、前記期待値と前記第１、第３、及び第５の電流パスラインの電位の論理値とを比較し、前記第１の期間においては、前記期待値と前記第２及び第４の電流パスラインの電位の論理値とを比較する、
    請求項６乃至１０のいずれか一項に記載の半導体装置。
  12. 前記第１乃至第５の電流パスラインによって相互に接続されたインターフェースチップ及びコアチップを備え、
    前記第１乃至第５のラッチ回路、前記ドライバ回路、前記制御回路、及び前記モニタ回路は、前記インターフェースチップ内に設けられる、
    請求項６乃至１１のいずれか一項に記載の半導体装置。
  13. それぞれが、少なくとも１つの貫通電極を含み、互いに隣接して設けられた第１及び第２の電流パスラインと、
    前記第１及び第２の電流パスラインのそれぞれに対応して設けられ、前記第１及び第２の電流パスラインとそれぞれ電気的に接続する第１及び第２のラッチ回路とを有する半導体装置の試験方法であって、
    第１のサイクルで、前記第１のラッチ回路に第１のデータを供給し、
    前記第１のサイクルに続く第２のサイクルで、前記第１のラッチ回路に対する前記第１のデータの供給を停止して前記第１の電流パスラインをフローティングとするとともに、前記第１のデータとは逆の論理値を有する第２のデータを前記第２のラッチ回路に供給し、
    前記第２のサイクルに続く第３のサイクルで、前記第２のラッチ回路に対する前記第２のデータの供給を停止して前記第２の電流パスラインをフローティングとし、
    前記第２のサイクルで、前記第１の電流パスラインの電位の論理値が、前記第１のサイクルにおける前記第１のデータの論理値と等しいか否かを判定し、
    前記第３のサイクルで、前記第２の電流パスラインの電位の論理値が、前記第２のサイクルにおける前記第２のデータの論理値と等しいか否かを判定する、
    半導体装置の試験方法。
  14. 前記半導体装置は、
    それぞれが、少なくとも１つの貫通電極を含む第３乃至第５の電流パスラインと、
    前記第３乃至第５の電流パスラインのそれぞれに対応して設けられ、対応する前記第３乃至第５の電流パスラインと電気的に接続する第３乃至第５のラッチ回路と、をさらに備え、
    前記第１のサイクルで、更に、前記第３及び第５のラッチ回路に前記第１のデータを供給し、
    前記第２のサイクルで、更に、前記第３及び第５のラッチ回路に対する前記第１のデータの供給を停止して前記第３及び第５の電流パスラインをフローティングとするとともに、前記第４のラッチ回路にも前記第２のデータを供給し、
    前記第３のサイクルで、更に、前記第４のラッチ回路に対する前記第２のデータの供給を停止して前記第４の電流パスラインをフローティングとし、
    前記第２のサイクルで、更に、前記第３及び第５の電流パスラインの電位の論理値が、それぞれ前記第１のサイクルにおける前記第１のデータの論理値と等しいか否かを判定し、
    前記第３のサイクルで、更に、前記第４の電流パスラインの電位の論理値が、前記第２のサイクルにおける前記第２のデータの論理値と等しいか否かを判定する、
    請求項１３に記載の半導体装置の試験方法。
  15. 前記第３のサイクルで、更に、前記第１、第３、及び第５のラッチ回路に前記第１のデータを供給し、
    前記第３のサイクルに続く第４のサイクルで、更に、前記第１、第３、及び第５のラッチ回路に対する前記第１のデータの供給を停止して前記第１の電流パスラインをフローティングとするとともに、前記第２のデータを前記第２及び第４のラッチ回路に供給し、
    前記第４のサイクルに続く第５のサイクルで、前記第１、第３、及び第５のラッチ回路に前記第１のデータを供給するとともに、前記第２及び第４のラッチ回路に対する前記第２のデータの供給を停止して前記第２及び第４の電流パスラインをフローティングとし、
    前記第４のサイクルで、前記第１、第３、及び第５の電流パスラインの電位の論理値が、それぞれ前記第３のサイクルにおける前記第１のデータの論理値と等しいか否かを判定し、
    前記第５のサイクルで、前記第２及び第４の電流パスラインの電位の論理値が、それぞれ前記第４のサイクルにおける前記第２のデータの論理値と等しいか否かを判定する、
    請求項１４に記載の半導体装置の試験方法。
  16. 前記第２及び第４の電流パスラインの電位は、前記第１のサイクルの直前の時点で前記第２の論理値となるよう制御され、
    前記第１のサイクルで、前記第２及び第４の電流パスラインの電位の論理値が、それぞれ前記第２の論理値と等しいか否かを判定する、
    請求項１５に記載の半導体装置の試験方法。
  17. 前記第１のデータは、前記第１及び第２のサイクルで前記第１の論理値となり、かつ前記第３乃至第５のサイクルで前記第２の論理値となるデータである、
    請求項１５又は１６に記載の半導体装置の試験方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8880968B2 (en) 2011-04-26 2014-11-04 Texas Instruments Incorporated Interposer having functional leads, TAP, trigger unit, and monitor circuitry
US8773157B2 (en) * 2011-06-30 2014-07-08 Imec Test circuit for testing through-silicon-vias in 3D integrated circuits
KR101936355B1 (ko) * 2012-11-22 2019-01-08 에스케이하이닉스 주식회사 멀티-칩 시스템 및 반도체 패키지
KR20140080894A (ko) * 2012-12-20 2014-07-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 테스트 방법
TWI501361B (zh) * 2012-12-27 2015-09-21 Ind Tech Res Inst 矽穿孔修補電路
KR102032230B1 (ko) * 2013-08-01 2019-10-16 에스케이하이닉스 주식회사 반도체 장치
KR102126716B1 (ko) 2014-03-21 2020-06-25 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
KR102482023B1 (ko) * 2016-01-28 2022-12-28 삼성전자주식회사 적층 메모리 칩 전기적 단락 검출 장치 및 방법
US10468313B2 (en) * 2017-09-26 2019-11-05 Micron Technology, Inc. Apparatuses and methods for TSV resistance and short measurement in a stacked device
KR20200084600A (ko) * 2019-01-03 2020-07-13 에스케이하이닉스 주식회사 집적회로 칩
US11948625B2 (en) * 2021-09-09 2024-04-02 Winbond Electronics Corporation Systems on chips, memory circuits, and methods for accessing data in a memory circuit directly using a transistor-level operation signal

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19612441C2 (de) * 1996-03-28 1998-04-09 Siemens Ag Schaltungsanordnung mit einer Testschaltung
EP1026696B1 (en) 1999-02-02 2005-07-06 Fujitsu Limited Test method and test circuit for electronic device
JP2002221226A (ja) 2001-01-26 2002-08-09 Nsk Ltd タッチダウン軸受
JP2004048341A (ja) * 2002-07-11 2004-02-12 Renesas Technology Corp 半導体集積回路
JP4618598B2 (ja) * 2005-06-01 2011-01-26 エルピーダメモリ株式会社 半導体装置
CN101248363B (zh) * 2005-08-23 2012-01-18 日本电气株式会社 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法
JP5416200B2 (ja) * 2009-02-27 2014-02-12 株式会社日立製作所 半導体装置
JP2012078332A (ja) * 2009-10-09 2012-04-19 Elpida Memory Inc 半導体装置、半導体装置の試験方法、及びデータ処理システム。
JP5601842B2 (ja) * 2010-01-18 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の試験方法、及びデータ処理システム
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
JP2012083243A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法

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