KR20140080894A - 반도체 장치 및 이를 이용한 테스트 방법 - Google Patents
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Abstract
복수개의 데이터를 입력 받아, 상기 복수개의 데이터가 모두 동일한지를 판단하여 압축 신호로서 결과를 출력하는 데이터 판단부, 및 테스트 모드 신호 및 다이 활성화 신호에 응답하여 상기 압축 신호를 테스트 결과로서 출력하는 출력 제어부를 구비한 테스트부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 이용한 테스트 방법에 관한 것이다.
일반적인 반도체 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 반도체 장치의 데이터 저장 용량을 증가시키기 위해, 데이터를 저장하는 메모리 다이를 적층한 반도체 장치가 이용되고 있다.
도 1과 같이, 일반적인 반도체 장치는 제 1 내지 제 3 메모리 다이(10, 20, 30)를 포함하며, 상기 제 1 내지 제 3 메모리 다이(10, 20, 30)는 적층된다.
적층된 상기 제 1 내지 제3 메모리 다이(10, 20, 30)는 관통 전극을 통해 서로 전기적으로 연결되며, 도 1과 같이 예를 들어, 3개의 데이터 입출력용 관통 전극(DQ_TSV1, DQ_TSV2, DQ_TSV3)을 포함할 수 있다.
이와 같이 구성된 반도체 장치는 각 메모리 다이(10, 20, 30)가 데이터를 정상적으로 저장하고 출력하는지를 테스트하여, 테스트 결과에 따라 상품화되어 출시된다.
이때, 상기 제 1 내지 제 3 메모리 다이(10, 20, 30)가 데이터를 정상적으로 저장하고 출력하는지를 테스트하는 방법은 각 메모리 다이(10, 20, 30)에 동일한 값의 데이터를 저장하고, 저장된 이후 상기 제 1 내지 제 3 메모리 다이(10, 20, 30) 중 하나의 메모리 다이를 선택하여 저장된 데이터를 출력한다. 이후 다른 메모리 다이를 선택하여 데이터를 출력한다.
예를 들어, 상기 제 1 내지 제 3 메모리 다이(10, 20, 30)에 하이 레벨의 데이터를 저장시킨다. 이후 상기 제 1 내지 제 3 메모리 다이(10, 20, 30) 중 상기 제 1 메모리 다이(10)를 선택하고, 상기 제 1 메모리 다이(10)에 저장된 데이터를 제 1 내지 제 3 데이터 입출력용 관통 전극(DQ_TSV1, DQ_TSV2, DQ_TSV3)을 통해 출력한다. 상기 제 1 메모리 다이(10, 20, 30)에서 출력된 데이터가 모두 하이 레벨인지를 확인한다. 상기 제 1 메모리 다이(10)의 테스트가 종료한 이후, 상기 제 2 메모리 다이(20)를 선택한다. 상기 제 2 메모리 다이(20)에 저장된 데이터를 상기 제 1 내지 제 3 데이터 입출력용 관통 전극(DQ_TSV1, DQ_TSV2, DQ_TSV3)을 통해 출력한다. 상기 제 2 메모리 다이(20)에서 출력된 데이터가 모두 하이 레벨인지를 확인한다. 상기 제 2 메모리 다이(20)의 테스트가 종료된 이후, 상기 제 3 메모리 다이(30)를 선택한다. 상기 제 3 메모리 다이(30)에서 저장된 데이터를 상기 제 1 내지 제 3 데이터 입출력용 관통 전극(DQ_TSV1, DQ_TSV2, DQ_TSV3)을 통해 출력한다. 상기 제 3 메모리 다이에서 출력된 데이터가 모두 하이 레벨인지를 확인한다.
일반적인 반도체 장치는 이와 같이, 적층된 메모리 다이를 각각 테스트하므로써, 적층된 메모리 다이의 개수에 따라 수행되는 테스트 회수가 결정된다. 반도체 장치의 테스트 회수가 증가하면 반도체 장치의 생산성이 떨어진다.
본 발명은 적층된 메모리 다이의 개수와 무관하게 한번의 테스트를 수행하여 적층된 메모리 다이가 데이터를 정상적으로 저장하고 출력하는지 테스트할 수 있는 반도체 장치 및 이를 이용한 테스트 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 복수개의 데이터를 입력 받아, 상기 복수개의 데이터가 모두 동일한지를 판단하여 압축 신호로서 결과를 출력하는 데이터 판단부, 및 테스트 모드 신호 및 다이 활성화 신호에 응답하여 상기 압축 신호를 테스트 결과로서 출력하는 출력 제어부를 구비한 테스트부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 제 1 메모리 다이 활성화 코드에 응답하여 활성화되는 제 1 메모리 다이, 제 2 메모리 다이 활성화 코드에 응답하여 활성화되는 제 2 메모리 다이, 상기 제 1 메모리 다이와 상기 제 2 메모리 다이를 전기적으로 연결하는 제 1 관통 전극, 및 상기 제 1 메모리 다이와 상기 제 2 메모리 다이를 전기적으로 연결하는 제 2 관통 전극을 포함하며, 상기 제 1 메모리 다이는 제 1 테스트부 및 제2 테스트부를 포함하고, 상기 제 1 메모리 다이 활성화 코드에 응답하여 상기 제 1 및 제 2 테스트부중 하나의 테스트부를 활성화시켜 상기 제 1 메모리 다이의 테스트 수행 결과를 상기 제 1 관통 전극을 통해 출력하고, 상기 제 2 메모리 다이는 제 3 테스트부 및 제 4 테스트부를 포함하고. 상기 제 2 메모리 다이 활성화 코드에 응답하여 상기 제 3 및 제 4 테스트부 중 하나의 테스트부를 활성화시켜 상기 제 2 메모리 다이의 테스트 수행 결과를 상기 제 2 관통 전극을 통해 출력하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치의 테스트 방법은 테스트시 제 1 메모리 다이 및 제 2 메모리 다이에 모두 동일한 데이터를 저장하는 단계, 상기 제 1 메모리 다이에 제 1 메모리 다이 활성화 코드를 입력 시키고, 상기 제 2 메모리 다이에 제 2 메모리 다이 활성화 코드를 입력시켜 상기 제 1 및 제 2 메모리 다이를 모두 활성화시키는 단계, 상기 제 1 메모리 다이 활성화 코드에 응답하여 상기 제 1 메모리 다이가 포함하는 복수개의 테스트부 중 하나의 테스트부를 활성화시키는 단계, 상기 제 2 메모리 다이 활성화 코드에 응답하여 상기 제 2 메모리 다이가 포함하는 복수개의 테스트부 중 하나의 테스트부를 활성화시키는 단계, 상기 제 1 메모리 다이에 포함되고 활성화된 테스트부가 상기 제 1 메모리 다이에서 출력되는 데이터가 모두 동일한지를 판단하여 제 1 데이터 입출력용 관통 전극을 통해 판단 결과를 출력하는 단계, 및 상기 제 2 메모리 다이에 포함되고 활성화된 테스트부가 상기 제 2 메모리 당에서 출력되는 데이터가 모두 동일한지를 판단하여 제 2 메모리 입출력용 관통 전극을 통해 판단 결과를 출력하는 단계를 포함한다.
본 발명에 따른 반도체 장치 및 이를 이용한 테스트 방법은 적층된 메모리 다이의 개수와는 무관하게 한번의 테스트를 수행하여 적층된 메모리 다이가 정상적으로 데이터를 저장하고 출력하는지를 테스트 할 수 있어, 반도체 장치의 테스트 시간을 줄이고, 반도체 장치의 생산성을 향상시킬 수 있다.
도 1은 일반적인 반도체 장치의 구성도,
도 2는 본 발명의 실시예에 따른 테스트부의 구성도,
도 3은 도 2의 테스트부를 구비한 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 테스트부의 구성도,
도 3은 도 2의 테스트부를 구비한 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치에 구비되는 테스트부(100)는 도 2에 도시된 바와 같이, 데이터 판단부(110), 및 출력 제어부(120)를 포함한다.
상기 데이터 판단부(110)는 복수개의 데이터(Data_out<0:n>)를 입력 받고, 상기 복수개의 데이터(Data_out<0:n>)가 모두 동일한지를 판단하여 압축 신호(COMP_signal)로서 결과를 출력한다. 예를 들어, 상기 데이터 판단부(110)는 익스클루시브 노어 게이트(exclusive nor gate, EX_nor)를 포함할 수 있다. 상기 익스클루시브 노어 게이트(EX_nor)는 상기 복수개의 데이터(Data_out<0:n>)를 입력 받아 상기 압축 신호(COMP_signal)를 출력한다. 상기 데이터 판단부(110)는 상기 복수개의 데이터(Data_out<0:n>)가 모두 동일하면 상기 압축 신호(COMP_signal)를 인에이블시키고, 동일하지 않으면 상기 압축 신호(COMP_signal)를 디스에이블시킨다.
상기 출력 제어부(120)는 테스트 모드 신호(Test_multi), 및 다이 활성화 신호(Die_act)에 응답하여 상기 압축 신호(COMP_signal)를 테스트 결과로서 출력한다. 예를 들어, 상기 출력 제어부(120)는 상기 테스트 모드 신호(Test_multi), 및 상기 다이 활성화 신호(Die_act)가 모두 인에이블되면 상기 압축 신호(COMP_signal)를 상기 출력 제어부(120)에 연결된 데이터 입출력용 관통 전극(DQ_TSV)으로 출력한다.
결국, 상기 테스트부(100)는 상기 테스트 모드 신호(Test_multi) 및 상기 다이 활성화 신호(Die_act)가 모두 인에이블되면 상기 복수개의 데이이터(Data_out<0:n>)가 모두 동일한지에 대한 결과를 출력한다.
이와 같은 테스트부를 포함하는 메모리 다이가 적층된 반도체 장치는 예를 들어, 도 3에 도시된 바와 같이 제 1 내지 제 3 메모리 다이(1000, 2000, 3000)를 포함한다.
상기 제 1 메모리 다이(1000)는 제 1 내지 제 3 테스트부(1100, 1200, 1300)를 포함한다. 상기 제 1 메모리 다이(1000)는 제 1 메모리 다이 활성화 코드(Die_act0_1, Die_act0_2, Die_act0_3)에 응답하여 활성화된다. 이때, 상기 제 1 메모리 다이 활성화 코드(Die_act0_1, Die_act0_2, Die_act0_3)는 제 1 다이 활성화 신호(Die_act0_1), 제 2 다이 활성화 신호(Die_act0_2), 및 제 3 다이 활성화 신호(Die_act0_3)를 포함한다.
상기 제 1 테스트부(1100)는 상기 제 1 다이 활성화 신호(Die_act0_1) 및 테스트 모드 신호(Test_multi)에 응답하여 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한 데이터인지를 판단하고, 그 결과를 제 1 데이터 입출력용 관통 전극(DQ_TSV1)으로 출력한다. 예를 들어, 상기 제 1 테스트부(1100)는 상기 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 1 다이 활성화 신호(Die_act0_1) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 1 데이터 입출력용 관통 전극(DQ_TSV1)으로 출력한다.
상기 제 2 테스트부(1200)는 상기 제 2 다이 활성화 신호(Die_act0_2) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 상기 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한지를 판단하고, 그 결과를 제 2 데이터 입출력용 관통 전극(DQ_TSV2)으로 출력한다. 예를 들어, 상기 제 2 테스트부(1200)는 상기 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 2다이 활성화 신호(Die_act0_2) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 2 데이터 입출력용 관통 전극(DQ_TSV2)으로 출력한다.
상기 제 3 테스트부(1300)는 상기 제 3 다이 활성화 신호(Die_act0_3) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 상기 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한지를 판단하고, 그 결과를 제 3 데이터 입출력용 관통 전극(DQ_TSV3)으로 출력한다. 예를 들어, 상기 제 3 테스트부(1300)는 상기 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 3다이 활성화 신호(Die_act0_3) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 3 데이터 입출력용 관통 전극(DQ_TSV3)으로 출력한다.
상기 제 2 메모리 다이(2000)는 제 4 내지 제 6 테스트부(2100, 2200, 2300)를 포함한다. 상기 제 2 메모리 다이(2000)는 제 2 메모리 다이 활성화 코드(Die_act1_1, Die_act1_2, Die_act1_3)에 응답하여 활성화된다. 이때, 상기 제 2 메모리 다이 활성화 코드(Die_act1_1, Die_act1_2, Die_act1_3)는 제 4 다이 활성화 신호(Die_act1_1), 제 5 다이 활성화 신호(Die_act1_2), 및 제 6 다이 활성화 신호(Die_act1_3)를 포함한다.
상기 제 4 테스트부(2100)는 상기 제 4 다이 활성화 신호(Die_act1_1) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한 데이터인지를 판단하고, 그 결과를 상기 제 1 데이터 입출력용 관통 전극(DQ_TSV1)으로 출력한다. 예를 들어, 상기 제 4 테스트부(2100)는 상기 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 4 다이 활성화 신호(Die_act1_1) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 1 데이터 입출력용 관통 전극(DQ_TSV1)으로 출력한다.
상기 제 5 테스트부(2200)는 상기 제 5 다이 활성화 신호(Die_act1_2) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 상기 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한지를 판단하고, 그 결과를 상기 제 2 데이터 입출력용 관통 전극(DQ_TSV2)으로 출력한다. 예를 들어, 상기 제 5 테스트부(2200)는 상기 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 5 다이 활성화 신호(Die_act1_2) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 2 데이터 입출력용 관통 전극(DQ_TSV2)으로 출력한다.
상기 제 6 테스트부(2300)는 상기 제 6 다이 활성화 신호(Die_act1_3) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 상기 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한지를 판단하고, 그 결과를 상기 제 3 데이터 입출력용 관통 전극(DQ_TSV3)으로 출력한다. 예를 들어, 상기 제 6 테스트부(2300)는 상기 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 6 다이 활성화 신호(Die_act1_3) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 3 데이터 입출력용 관통 전극(DQ_TSV3)으로 출력한다.
상기 제 3 메모리 다이(3000)는 제 7 내지 제 9 테스트부(3100, 3200, 3300)를 포함한다. 상기 제 3 메모리 다이(3000)는 제 3 메모리 다이 활성화 코드(Die_act2_1, Die_act2_2, Die_act2_3)에 응답하여 활성화된다. 이때, 상기 제 3 메모리 다이 활성화 코드(Die_act2_1, Die_act2_2, Die_act2_3)는 제 7 다이 활성화 신호(Die_act2_1), 제 8 다이 활성화 신호(Die_act2_2), 및 제 9 다이 활성화 신호(Die_act2_3)를 포함한다.
상기 제 7 테스트부(3100)는 상기 제 7 다이 활성화 신호(Die_act2_1) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 복수개의 제 3 데이터(Data_out2<0:j>)가 모두 동일한 데이터인지를 판단하고, 그 결과를 상기 제 1 데이터 입출력용 관통 전극(DQ_TSV1)으로 출력한다. 예를 들어, 상기 제 7 테스트부(3100)는 상기 복수개의 제 3 데이터(Data_out2<0:j>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 7 다이 활성화 신호(Die_act2_1) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 1 데이터 입출력용 관통 전극(DQ_TSV1)으로 출력한다.
상기 제 8 테스트부(3200)는 상기 제 8 다이 활성화 신호(Die_act2_2) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 상기 복수개의 제 2 데이터(Data_out2<0:j>)가 모두 동일한지를 판단하고, 그 결과를 상기 제 2 데이터 입출력용 관통 전극(DQ_TSV2)으로 출력한다. 예를 들어, 상기 제 8 테스트부(3200)는 상기 복수개의 제 2 데이터(Data_out2<0:j>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 8 다이 활성화 신호(Die_act2_2) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 2 데이터 입출력용 관통 전극(DQ_TSV2)으로 출력한다.
상기 제 9 테스트부(3300)는 상기 제 9 다이 활성화 신호(Die_act3_3) 및 상기 테스트 모드 신호(Test_multi)에 응답하여 상기 복수개의 제 3 데이터(Data_out2<0:j>)가 모두 동일한지를 판단하고, 그 결과를 상기 제 3 데이터 입출력용 관통 전극(DQ_TSV3)으로 출력한다. 예를 들어, 상기 제 9 테스트부(3300)는 상기 복수개의 제 3 데이터(Data_out2<0:j>)가 모두 동일한 데이터인지를 판단하고, 판단 결과를 상기 제 9 다이 활성화 신호(Die_act3_3) 및 상기 테스트 모드 신호(Test_multi)가 모두 인에이블될 경우 상기 제 3 데이터 입출력용 관통 전극(DQ_TSV3)으로 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치는 다음과 같이 동작한다. 이때, 도 3과 같이 3개의 메모리 다이 즉, 제 1 내지 제 3 메모리 다이(1000, 2000, 3000)가 적층된 반도체 장치를 예로 하여 설명한다.
테스트시 즉, 테스트 모드 신호(Test_multi)가 인에이블된 이후 상기 제 1 내지 제 3 메모리 다이(1000, 2000, 3000)에 모두 특정 레벨의 데이터들을 저장하고, 저장된 데이터를 출력한다. 이때, 상기 제 1 메모리 다이(1000)에 저장된 데이터가 출력될 경우 상기 제 1 메모리 다이(1000)에서 출력되는 데이터는 복수개의 제 1 데이터(Data_out0<0:n>)이다. 또한 상기 제 2 메모리 다이(2000)에 저장된 데이터가 출력될 경우 상기 제 2 메모리 다이(2000)에서 출력되는 데이터는 복수개의 제 2 데이터(Data_out1<0:m>)이다. 상기 제 3 메모리 다이(3000)에 저장된 데이터가 출력될 경우 상기 제 3 메모리 다이(3000)에서 출력되는 데이터는 복수개의 제 3 데이터(Data_out2<0:j>)이다.
상기 제 1 내지 제 3 메모리 다이(1000, 2000, 3000)를 모두 활성화시켜, 각 메모리 다이(1000, 2000, 3000)에서 저장된 데이터들을 출력한다. 이때, 상기 제 1 메모리 다이(1000)를 활성화시키기 위한 제 1 메모리 다이 활성화 코드(Die_act0_1, Die_act0_2, Die_act0_3)가 상기 제 1 메모리 다이(1000)로 입력된다, 상기 제 2 메모리 다이(2000)를 활성화시키기 위한 제 2 메모리 다이 활성화 코드(Die_act1_1, Die_act1_2, Die_act1_3)가 상기 제 2 메모리 다이(2000)로 입력된다. 상기 제 3 메모리 다이(3000)를 활성화시키기 위한 제 3 메모리 다이 활성화 코드(Die_act2_1, Die_act2_2, Die_act2_3)가 상기 제 3 메모리 다이(3000)로 입력된다. 예를 들어, 상기 제 1 메모리 다이(1000)를 활성화시키기 위한 상기 제 1 메모리 다이 활성화 코드(Die_act0_1, Die_act0_2, Die_act0_3)는 (1,0,0)의 값을 갖는다. 상기 제 2 메모리 다이(2000)를 활성화시키기 위한 상기 제 2 메모리 다이 활성화 코드(Die_act1_1, Die_act1_2, Die_act1_3)는 (0,1,0)의 값을 갖는다. 상기 제 3 메모리 다이(3000)를 활성화시키기 위한 상기 제 3 메모리 다이 활성화 코드(Die_act2_1, Die_act2_2, Die_act2_3)는 (1,0,0)의 값을 갖는다. 즉, 상기 제 1 메모리 다이 활성화 코드(Die_act0_1, Die_act0_2, Die_act0_3)가 포함하는 제 1 내지 제 3 다이 활성화 신호(Die_act0_1, Die_act0_2, Die_act0_3)는 상기 제 1 다이 활성화 신호(Die_act0_1)만 인에이블되고 나머지 다이 활성화 신호(Die_act0_2, Die_act0_3)는 디스에이블된다. 상기 제 2 메모리 다이 활성화 코드(Die_act1_1, Die_act1_2, Die_act1_3)가 포함하는 제 4 내지 제 6 다이 활성화 신호(Die_act1_1, Die_act1_2, Die_act1_3)는 상기 제 5 다이 활성화 신호(Die_act1_2)만 인에이블되고 나머지 다이 활성화 신호(Die_act1_1, Die_act1_3)는 디스에이블된다. 상기 제 3 메모리 다이 활성화 코드(Die_act2_1, Die_act2_2, Die_act2_3)가 포함하는 제 7 내지 제 9 다이 활성화 신호(Die_act2_1, Die_act2_2, Die_act2_3)는 상기 제 9 다이 활성화 신호(Die_act2_3)만 인에이블되고 나머지 다이 활성화 신호(Die_act2_1, Die_act2_2)는 디스에이블된다.
상기 제 1 메모리 다이(1000)는 제 1 내지 제 3 테스트부(1100, 1200, 1300)를 포함한다. 이때, 상기 제 1 테스트부(1100)는 상기 제 1 다이 활성화 신호(Die_act0_1) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 상기 제 2 테스트부(1200)는 상기 제 2 다이 활성화 신호(Die_act0_2) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 상기 제 3 테스트부(1300)는 상기 제 3 다이 활성화 신호(Die_act0_3) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 그러므로, 상기 제 1 메모리 다이(1000)가 포함하는 상기 제 1 내지 제 3 테스트부(1100, 1200, 1300) 중 상기 제 1 테스트부(1100)만이 상기 제 1 메모리 다이(1000)에서 출력되는 상기 복수개의 제 1 데이터(Data_out0<0:n>)가 모두 동일한지에 대한 테스트 결과를 제 1 데이터 입출력용 관통 전극(DQ_TSV1)을 통해 출력한다.
상기 제 2 메모리 다이(2000)는 제 4 내지 제 6 테스트부(2100, 2200, 2300)를 포함한다. 이때, 상기 제 4 테스트부(2100)는 상기 제 4 다이 활성화 신호(Die_act1_1) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 상기 제 5 테스트부(2200)는 상기 제 5 다이 활성화 신호(Die_act1_2) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 상기 제 6 테스트부(2300)는 상기 제 6 다이 활성화 신호(Die_act1_3) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 그러므로, 상기 제 2 메모리 다이(2000)가 포함하는 상기 제 4 내지 제 6 테스트부(2100, 2200, 2300) 중 상기 제 5 테스트부(2200)만이 상기 제 2 메모리 다이(2000)에서 출력되는 상기 복수개의 제 2 데이터(Data_out1<0:m>)가 모두 동일한지에 대한 테스트 결과를 제 2 데이터 입출력용 관통 전극(DQ_TSV2)을 통해 출력한다.
상기 제 3 메모리 다이(3000)는 제 7 내지 제 9 테스트부(3100, 3200, 3300)를 포함한다. 이때, 상기 제 7 테스트부(3100)는 상기 제 7 다이 활성화 신호(Die_act2_1) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 상기 제 8 테스트부(3200)는 상기 제 8 다이 활성화 신호(Die_act2_2) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 상기 제 9 테스트부(3300)는 상기 제 9 다이 활성화 신호(Die_act2_3) 및 상기 테스트 모드 신호(Test_multi)를 입력 받는다. 그러므로, 상기 제 3 메모리 다이(3000)가 포함하는 상기 제 7 내지 제 9 테스트부(3100, 3200, 3300) 중 상기 제 9 테스트부(3300)만이 상기 제 3 메모리 다이(3000)에서 출력되는 상기 복수개의 제 3 데이터(Data_out2<0:j>)가 모두 동일한지에 대한 테스트 결과를 제 3 데이터 입출력용 관통 전극(DQ_TSV3)을 통해 출력한다.
이와 같이 본 발명의 실시예에 따른 반도체 장치는 복수개의 메모리 다이가 적층된 경우 상기 복수개의 메모리 다이를 전기적으로 연결하는 관통 적극들 각각에 서로 다른 메모리 다이들의 테스트 결과를 출력할 수 있다. 따라서 본 발명에 따른 반도체 장치는 복수개의 메모리 다이가 적층된 경우에도 복수개의 메모리 다이의 불량 여부를 한 번의 테스트를 통해 알 수 있어, 반도체 장치의 테스트 시간을 감소시킬 수 있다. 결국, 반도체 장치에 대한 테스트 시간이 감소하면 반도체 장치의 생산 단가를 낮출 수 있으며, 반도체 장치의 생산 효율을 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (13)
- 복수개의 데이터를 입력 받아, 상기 복수개의 데이터가 모두 동일한지를 판단하여 압축 신호로서 결과를 출력하는 데이터 판단부; 및
테스트 모드 신호 및 다이 활성화 신호에 응답하여 상기 압축 신호를 테스트 결과로서 출력하는 출력 제어부를 구비한 테스트부를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 데이터 판단부는
상기 복수개의 데이터가 모두 동일하면 상기 압축 신호를 인에이블시키고, 상기 복수개의 데이터중 하나라도 다른 데이터 값이면 상기 압축 신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 출력 제어부는
상기 테스트 모드 신호 및 상기 다이 활성화 신호가 모두 인에이블될 경우 상기 압축 신호를 상기 테스트 결과로서 출력하고,
상기 테스트 모드 신호 및 상기 다이 활성화 신호 중 하나라도 디스에이블될 경우 상기 압축 신호가 상기 테스트 결과로서 출력되는 것을 방지하는 것을 특징으로 하는 반도체 장치. - 복수개의 테스트부, 및 상기 복수개의 테스트부 각각과 각각 연결되는 복수개의 관통 전극을 구비한 메모리 다이를 포함하며,
메모리 다이 활성화 코드에 응답하여 상기 메모리 다이가 활성화되고, 테스트 모드 신호 및 상기 메모리 다이 활성화 코드에 응답하여 상기 복수개의 테스트부 중 하나의 테스트부가 테스트 수행 결과를 자신과 연결된 관통 전극을 통해 출력하는 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 메모리 다이 활성화 코드는 제 1 다이 활성화 신호 및 제 2 활성화 신호를 포함하고, 상기 복수개의 테스트부는 제 1 테스트부 및 제 2 테스트부를 포함하며, 상기 복수개의 관통 전극은 제 1 관통 전극 및 제 2 관통 전극을 포함하고,
상기 제 1 테스트부는 상기 제 1 다이 활성화 신호 및 상기 테스트 모드 신호가 모두 인에이블되면 상기 테스트 수행 결과를 상기 제 1 관통 전극으로 출력하고,
상기 제 2 테스트부는 상기 제 2 다이 활성화 신호 및 상기 테스트 모드 신호가 모두 인에이블되면 상기 테스트 수행 결과를 상기 제 2 관통 전극으로 출력하는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 제 1 테스트부는
상기 메모리 다이에서 출력되는 복수개의 제 1 데이터가 모두 동일하지를 판단하여 제 1 압축 신호를 생성하는 데이터 판단부, 및
상기 제 1 다이 활성화 신호 및 상기 테스트 모드 신호가 모두 인에이블되면 상기 제 1 압축 신호를 상기 제 1 관통 전극을 통해 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 제 2 테스트부는
상기 복수개의 제 1 데이터가 모두 동일한지를 판단하여 상기 제 2 압축 신호를 생성하는 데이터 판단부, 및
상기 제 2 다이 활성화 신호 및 상기 테스트 모드 신호가 모두 인에이블되면 상기 제 2 압축 신호를 상기 제 2 관통 전극을 통해 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 메모리 다이 활성화 코드에 응답하여 활성화되는 제 1 메모리 다이;
제 2 메모리 다이 활성화 코드에 응답하여 활성화되는 제 2 메모리 다이;
상기 제 1 메모리 다이와 상기 제 2 메모리 다이를 전기적으로 연결하는 제 1 관통 전극; 및
상기 제 1 메모리 다이와 상기 제 2 메모리 다이를 전기적으로 연결하는 제 2 관통 전극을 포함하며,
상기 제 1 메모리 다이는 제 1 테스트부 및 제2 테스트부를 포함하고, 상기 제 1 메모리 다이 활성화 코드에 응답하여 상기 제 1 및 제 2 테스트부중 하나의 테스트부를 활성화시켜 상기 제 1 메모리 다이의 테스트 수행 결과를 상기 제 1 관통 전극을 통해 출력하고,
상기 제 2 메모리 다이는 제 3 테스트부 및 제 4 테스트부를 포함하고. 상기 제 2 메모리 다이 활성화 코드에 응답하여 상기 제 3 및 제 4 테스트부 중 하나의 테스트부를 활성화시켜 상기 제 2 메모리 다이의 테스트 수행 결과를 상기 제 2 관통 전극을 통해 출력하는 것을 특징으로 하는 반도체 장치. - 제 8 항에 있어서.
상기 제 1 메모리 다이 활성화 코드는 제 1 다이 활성화 신호 및 제 2 다이 활성화 신호를 포함하고,
상기 제 1 테스트부는
상기 제 1 메모리 다이에서 출력되는 복수개의 제 1 데이터가 모두 동일한지를 판단하여 제 1 압축 신호를 생성하고, 상기 제 1 다이 활성화 신호 및 테스트 모드 신호가 모두 인에이블되면 상기 제 1 압축 신호를 상기 제 1 관통 전극을 통해 출력하며,
상기 제 2 테스트부는
상기 제 1 메모리 다이에서 출력되는 상기 복수개의 제 1 데이터가 모두 동일한지를 판단하여 제 2 압축 신호를 생성하고, 상기 제 2 다이 활성화 신호 및 상기 테스트 모드 신호가 인에이블되면 상기 제 2 압축 신호를 상기 제 2 관통 전극을 통해 출력하는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 제 2 메모리 다이 활성화 코드는 제 3 다이 활성화 신호 및 제 4 다이 활성화 신호를 포함하고,
상기 제 3 테스트부는
상기 제 2 메모리 다이에서 출력되는 복수개의 제 2 데이터가 모두 동일한지를 판단하여 제 3 압축 신호를 생성하고, 상기 제 3 다이 활성화 신호 및 상기 테스트 모드 신호가 모두 인에이블되면 상기 제 3 압축 신호를 상기 제 1 관통 전극을 통해 출력하며,
상기 제 4 테스트부는
상기 제 2 메모리 다이에서 출력되는 상기 복수개의 제 2 데이터가 모두 동일한지를 판단하여 제 4 압축 신호를 생성하고, 상기 제 4 다이 활성화 신호 및 상기 테스트 모드 신호가 모두 인에이블되면 상기 제 4 압축 신호를 상기 제 2 관통 전극을 통해 출력하는 것을 특징으로 하는 반도체 장치. - 제 10 항에 있어서,
상기 제 1 메모리 다이 활성화 코드 및 상기 제 2 메모리 다이 활성화 코드는 서로 다른 코드 값을 갖고,
상기 제 1 메모리 다이 활성화 코드가 포함하는 상기 제 1 및 제 2 다이 활성화 신호 중 하나의 신호만이 인에이블되며,
상기 제 2 메모리 다이 활성화 코드가 포함하는 상기 제 3 및 제 4 다이 활성화 신호 중 하나의 신호만이 인에이블되는 것을 특징으로 하는 반도체 장치. - 테스트시 제 1 메모리 다이 및 제 2 메모리 다이에 모두 동일한 데이터를 저장하는 단계;
상기 제 1 메모리 다이에 제 1 메모리 다이 활성화 코드를 입력 시키고, 상기 제 2 메모리 다이에 제 2 메모리 다이 활성화 코드를 입력시켜 상기 제 1 및 제 2 메모리 다이를 모두 활성화시키는 단계;
상기 제 1 메모리 다이 활성화 코드에 응답하여 상기 제 1 메모리 다이가 포함하는 복수개의 테스트부 중 하나의 테스트부를 활성화시키는 단계;
상기 제 2 메모리 다이 활성화 코드에 응답하여 상기 제 2 메모리 다이가 포함하는 복수개의 테스트부 중 하나의 테스트부를 활성화시키는 단계;
상기 제 1 메모리 다이에 포함되고 활성화된 테스트부가 상기 제 1 메모리 다이에서 출력되는 데이터가 모두 동일한지를 판단하여 제 1 데이터 입출력용 관통 전극을 통해 판단 결과를 출력하는 단계; 및
상기 제 2 메모리 다이에 포함되고 활성화된 테스트부가 상기 제 2 메모리 당에서 출력되는 데이터가 모두 동일한지를 판단하여 제 2 메모리 입출력용 관통 전극을 통해 판단 결과를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법. - 제 12 항에 있어서,
상기 제 1 데이터 입출력용 관통 전극 및 상기 제 2 데이터 입출력용 관통 전극은 상기 제 1 및 제 2 메모리 다이를 전기적으로 연결시키는 것을 특징으로 하는 반도체 장치의 테스트 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120149910A KR20140080894A (ko) | 2012-12-20 | 2012-12-20 | 반도체 장치 및 이를 이용한 테스트 방법 |
| US13/846,864 US9001547B2 (en) | 2012-12-20 | 2013-03-18 | Semiconductor apparatus, test method using the same and muti chips system |
| TW102115485A TWI593975B (zh) | 2012-12-20 | 2013-04-30 | 半導體裝置、利用該半導體裝置的測試方法以及多晶片系統 |
| CN201310208410.0A CN103886911B (zh) | 2012-12-20 | 2013-05-30 | 半导体装置、利用它的测试方法以及多芯片系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120149910A KR20140080894A (ko) | 2012-12-20 | 2012-12-20 | 반도체 장치 및 이를 이용한 테스트 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140080894A true KR20140080894A (ko) | 2014-07-01 |
Family
ID=50955764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120149910A KR20140080894A (ko) | 2012-12-20 | 2012-12-20 | 반도체 장치 및 이를 이용한 테스트 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9001547B2 (ko) |
| KR (1) | KR20140080894A (ko) |
| CN (1) | CN103886911B (ko) |
| TW (1) | TWI593975B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11327109B2 (en) | 2018-11-15 | 2022-05-10 | SK Hynix Inc. | Stacked semiconductor device and test method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101208960B1 (ko) * | 2010-11-26 | 2012-12-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 테스트 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699827B1 (ko) * | 2004-03-23 | 2007-03-27 | 삼성전자주식회사 | 메모리 모듈 |
| KR100781973B1 (ko) * | 2006-05-08 | 2007-12-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
| US8717057B2 (en) * | 2008-06-27 | 2014-05-06 | Qualcomm Incorporated | Integrated tester chip using die packaging technologies |
| KR101605747B1 (ko) | 2009-06-11 | 2016-03-23 | 삼성전자주식회사 | 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치 |
| US8315068B2 (en) * | 2009-11-12 | 2012-11-20 | International Business Machines Corporation | Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same |
| KR101083675B1 (ko) * | 2009-12-28 | 2011-11-16 | 주식회사 하이닉스반도체 | 데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치 |
| US8648615B2 (en) * | 2010-06-28 | 2014-02-11 | Xilinx, Inc. | Testing die-to-die bonding and rework |
| JP2012083243A (ja) * | 2010-10-13 | 2012-04-26 | Elpida Memory Inc | 半導体装置及びそのテスト方法 |
| KR101223540B1 (ko) | 2011-01-14 | 2013-01-21 | 에스케이하이닉스 주식회사 | 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법 |
| JP5635924B2 (ja) * | 2011-02-22 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその試験方法 |
| KR20130042076A (ko) * | 2011-10-18 | 2013-04-26 | 에스케이하이닉스 주식회사 | 반도체 장치 |
-
2012
- 2012-12-20 KR KR1020120149910A patent/KR20140080894A/ko not_active Application Discontinuation
-
2013
- 2013-03-18 US US13/846,864 patent/US9001547B2/en not_active Expired - Fee Related
- 2013-04-30 TW TW102115485A patent/TWI593975B/zh not_active IP Right Cessation
- 2013-05-30 CN CN201310208410.0A patent/CN103886911B/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11327109B2 (en) | 2018-11-15 | 2022-05-10 | SK Hynix Inc. | Stacked semiconductor device and test method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI593975B (zh) | 2017-08-01 |
| TW201425955A (zh) | 2014-07-01 |
| US9001547B2 (en) | 2015-04-07 |
| US20140177365A1 (en) | 2014-06-26 |
| CN103886911A (zh) | 2014-06-25 |
| CN103886911B (zh) | 2018-05-01 |
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