CN108694987B - 半导体存储装置及其测试方法 - Google Patents

半导体存储装置及其测试方法 Download PDF

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Abstract

一种半导体存储装置包括：响应于储存数据和预期数据来产生检测码的比较电路，响应于检测码来产生计数码的计数电路，响应于选择信号来将多个预期码中的一个预期码输出为选择码的选择码输出电路，以及多个信号储存电路。比较结果输出电路包括多个信号储存电路，该比较结果输出电路根据选择信号来将计数码与选择码之间的比较的比较结果储存在多个信号储存电路之中的一个信号储存电路中，以及响应于输出使能信号来将储存在多个信号储存电路之中的一个信号储存电路中的值输出为结果信号。

Description

半导体存储装置及其测试方法
相关申请的交叉引用
本申请要求2017年3月29日向韩国知识产权局提交的申请号为10-2017-0040076的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种半导体存储装置及其测试方法。
背景技术
半导体存储装置可以被配置为储存数据并输出所储存的数据。
通过对半导体存储装置是否正常储存数据的测试，可以执行用于确定正常储存数据的存储单元的数量以及异常储存数据或未储存数据的存储单元的数量的任务。
可以执行用于基于正常存储单元的数量和异常存储单元的数量来确定是否使用该半导体存储装置的任务。
发明内容
在本公开的一个实施例中，半导体存储装置可以包括：比较电路，其被配置为响应于储存数据和预期数据来产生检测码；计数电路，其被配置为响应于检测码来产生计数码；选择码输出电路，其被配置为响应于选择信号来将多个预期码中的一个预期码输出为选择码；以及比较结果输出电路，其包括多个信号储存电路，该比较结果输出电路被配置为根据选择信号来将计数码与选择码之间的比较的比较结果储存在多个信号储存电路之中的一个信号储存电路中，以及比较结果输出电路被配置为响应于输出使能信号来将储存在多个信号储存电路之中的一个信号储存电路中的值输出为结果信号。
在本公开的一个实施例中，测试方法可以包括：将数据储存在存储单元中；将储存数据与预期数据进行比较；将在储存数据与预期数据的比较过程中的比较结果与多个预期码进行比较和储存比较结果；以及选择性地输出在比较和储存步骤中储存的值中的一个。
下面在题为“具体实施方式”的部分中描述这些特征和其他特征、方面以及实施例。
附图说明
结合附图从下面的详细说明中将更加清楚地理解本公开的主题的上述和其他方面、特征和优点。其中：
图1是示出根据本公开的实施例的半导体存储装置的配置的示图；
图2是示出图1的比较结果输出电路的配置的示图；以及
图3是说明根据本公开实施例的半导体存储装置的测试操作的示图。
具体实施方式
将参考附图更加详细地描述本公开的各种实施例。附图是各种实施例(和中间结构)的示意图。因此，可以预期来自由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施例不应被解释为仅限于本文所示的特定配置和形状，而是可以包括不偏离如所附权利要求中定义的本公开的精神和范围的配置和形状的偏差。
本文中将参考本公开的理想化实施例的截面图和/或平面图来描述本公开。然而，本公开的实施例不应被解释为限制本发明概念。尽管将示出和描述本公开的一些实施例，但是本领域的普通技术人员将了解到，在不脱离本公开的原则和精神的情况下，可以在这些实施例中做出改变。
如图1所示，根据一个实施例的半导体存储装置10可以包括比较电路100、计数电路200、选择码输出电路300、比较结果输出电路400和存储单元阵列500。
比较电路100可以响应于储存数据Data_R<0:k>和预期数据Data_E<0:k>来产生检测码Det<0:k>。例如，比较电路100可以通过将储存数据Data_R<0:k>与预期数据Data_E<0:k>进行比较来产生检测码Det<0:k>。在一个示例中，储存数据Data_R<0:k>可以是被储存在存储单元阵列500中的数据并且可以包括多个数据比特位。预期数据Data_E<0:k>可以是被预期要储存在存储单元阵列500中的数据并且可以包括多个数据比特位。例如，比较电路100可以通过将构成储存数据Data_R<0:k>的每个数据比特位与构成预期数据Data_E<0:k>的每个数据比特位进行比较来产生检测码Det<0:k>。在该示例中，比较电路100可以通过将预期数据Data_E<0:k>的第一数据比特位Data_E<0>与储存数据Data_R<0:k>的第一数据比特位Data_R<0>进行比较来产生检测码Det<0:k>的第一比特位码Det<0>。当预期数据Data_E<0:k>的第一数据比特位Data_E<0>等于储存数据Data_R<0:k>的第一数据比特位Data_R<0>时，比较电路100可以产生检测码Det<0:k>的具有第一电平(例如，低电平)的第一比特位码Det<0>。当预期数据Data_E<0:k>的第一数据比特位Data_E<0>不同于储存数据Data_R<0:k>的第一数据比特位Data_R<0>时，比较电路100可以产生检测码Det<0:k>的具有第二电平(例如，高电平)的第一比特位码Det<0>。因此，比较电路100可以通过经由上述比较操作来将储存数据Data_R<0:k>的所有数据比特位与预期数据Data_E<0:k>的所有数据比特位逐个比特位进行比较来产生检测码Det<0:k>的所有比特位。
计数电路200可以响应于检测码Det<0:k>来产生计数码C_code。例如，计数电路200可以通过对检测码Det<0:k>进行计数来产生计数码C_code。在这个示例中，计数电路200可以产生具有与检测码Det<0:k>的比特位之中具有第二电平的比特位的数量相对应的码值的计数码C_code。
选择码输出电路300可以响应于第一预期码至第四预期码E_codeA、E_codeB、E_codeC和E_codeD以及第一选择信号和第二选择信号Sel_s<0:1>来产生选择码S_code。例如，选择码输出电路300可以响应于第一选择信号和第二选择信号Sel_s<0:1>来将第一预期码至第四预期码E_codeA、E_codeB、E_codeC和E_codeD中的一个预期码输出为选择码S_code。在该示例中，当第一选择信号和第二选择信号Sel_s<0:1>两者分别具有低电平(0,0)时，选择码输出电路300可以将第一预期码E_codeA输出为选择码S_code。当第一选择信号和第二选择信号Sel_s<0:1>两者分别具有低电平和高电平(0,1)时，选择码输出电路300可以将第二预期码E_codeB输出为选择码S_code。当第一选择信号和第二选择信号Sel_s<0:1>两者分别具有高电平和低电平(1,0)时，选择码输出电路300可以将第三预期码E_codeC输出为选择码S_code。当第一选择信号和第二选择信号Sel_s<0:1>两者分别具有高电平(1,1)时，选择码输出电路300可以将第四预期码E_codeD输出为选择码S_code。在一个实施例中，选择码输出电路300可以包括多路复用器。
比较结果输出电路400可以响应于计数码C_code、选择码S_code、第一选择信号和第二选择信号Sel_s<0:1>以及第一输出使能信号和第二输出使能信号Out_en<0:1>来产生结果信号R_out。例如，比较结果输出电路400可以将选择码S_code与计数码C_code进行比较，并且将比较结果储存在经由第一选择信号和第二选择信号Sel_s<0:1>指定的信号储存电路中。此外，比较结果输出电路400可以将储存在经由第一输出使能信号和第二输出使能信号Out_en<0:1>指定的信号储存电路中的信号输出为结果信号R_out。在该示例中，比较结果输出电路400可以包括多个信号储存电路。比较结果输出电路400可以将选择码S_code与计数码C_code进行比较，并且响应于第一选择信号和第二选择信号Sel_s<0:1>来将比较结果储存在多个信号储存电路之中的一个信号储存电路中。比较结果输出电路400可以响应于第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存在多个信号储存电路之中的一个信号储存电路中的值输出为结果信号R_out。
如图2所示，比较结果输出电路400可以包括码储存电路410、码比较电路420和信号储存电路组430。
码储存电路410可以储存具有码值的计数码C_code并且将计数码C_code输出为储存码SA_code。
码比较电路420可以通过将储存码SA_code与选择码S_code进行比较来产生码比较结果信号C_Rs。例如，码比较电路420可以通过将储存码SA_code的码值与选择码S_code的码值的大小进行比较来产生码比较结果信号C_Rs。在该示例中，当储存码SA_code的码值大于选择码S_code的码值时，码比较电路420可以使能码比较结果信号C_Rs。当储存码SA_code的码值小于选择码S_code的码值时，码比较电路420可以禁止码比较结果信号C_Rs。
信号储存电路组430可以包括多个信号储存电路431、432、433和434。例如，信号储存电路组430可以包括第一信号储存电路至第四信号储存电路431、432、433和434。信号储存电路组430可以响应于第一选择信号和第二选择信号Sel_s<0:1>来将码比较结果信号C_Rs储存在第一信号储存电路431至第四信号储存电路434之中的一个信号储存电路中。信号储存电路组430可以响应于第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存在第一信号储存电路431至第四信号储存电路434之中的一个信号储存电路中的码比较结果信号C_Rs输出为结果信号R_out。
下面将描述根据一个实施例的具有上述配置的半导体存储装置10的操作。
数据可以被储存在存储单元阵列500中。可以将储存在存储单元阵列500中的数据输出为储存数据Data_R<0:k>。
比较电路100可以通过将预期数据Data_E<0:k>与储存数据Data_R<0:k>进行比较来产生检测码Det<0:k>。例如，比较电路100可以通过将构成预期数据Data_E<0:k>的每个比特位与构成储存数据Data_R<0:k>的每个比特位进行比较来产生检测码Det<0:k>。在该示例中，比较电路100可以通过将预期数据Data_E<0:k>的第一数据比特位Data_E<0>与储存数据Data_R<0:k>的第一数据比特位Data_R<0>进行比较来产生检测码Det<0:k>的第一比特位码Det<0>。当预期数据Data_E<0:k>的第一数据比特位Data_E<0>等于储存数据Data_R<0:k>的第一数据比特位Data_R<0>时，比较电路100可以产生检测码Det<0:k>的具有第一电平(例如，低电平)的第一比特位码Det<0>。当预期数据Data_E<0:k>的第一数据比特位Data_E<0>不同于储存数据Data_R<0:k>的第一数据比特位Data_R<0>时，比较电路100可以产生检测码Det<0:k>的具有第二电平(例如，高电平)的第一比特位码Det<0>。因此，比较电路100可以通过将预期数据Data_E<0:k>的所有比特位与储存数据Data_R<0:k>的所有比特位进行比较来产生检测码Det<0:k>的所有比特位。
计数电路200可以通过对检测码Det<0:k>的比特位之中具有第二电平(例如，高电平)的比特位的数量进行计数来产生计数码C_code。
选择码输出电路300可以响应于第一选择信号和第二选择信号Sel_s<0:1>来将第一预期码至第四预期码E_codeA、E_codeB、E_codeC和E_codeD之中的一个预期码输出为选择码S_code。
比较结果输出电路400可以包括多个信号储存电路431至434并且响应于选择码S_code来将比较结果作为码比较结果信号C_Rs储存在多个信号储存电路431至434之中的一个信号储存电路中。比较结果输出电路400可以响应于第一选择信号和第二选择信号Sel_s<0:1>来将通过将计数码C_code与选择码S_code进行比较的比较结果储存为码比较结果信号C_Rs。比较结果输出电路400可以响应于第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存在多个信号储存电路431至434之中的一个信号储存电路中的码比较结果信号C_Rs输出为结果信号R_out。
下面将参考图2详细描述比较结果输出电路400的操作。
比较结果输出电路400可以包括码储存电路410、码比较电路420和包括第一信号储存电路431至第四信号储存电路434的信号储存电路组430。
码储存电路410可以储存计数码C_code并且将储存的码值输出为储存码SA_code。
码比较电路420可以通过将储存码SA_code与选择码S_code进行比较来产生码比较结果信号C_Rs。例如，码比较电路420可以通过将储存码SA_code的码值与选择码S_code的码值的大小进行比较来产生码比较结果信号C_Rs。在该示例中，当储存码SA_code的码值大于选择码S_code的码值时，码比较电路420可以使能码比较结果信号C_Rs。当储存码SA_code的码值小于选择码S_code的码值时，码比较电路420可以禁止码比较结果信号C_Rs。换言之，当计数码C_code大于预期码E_codeA、E_codeB、E_codeC或E_codeD的码值时，码比较结果信号C_Rs可以被使能。此外，当计数码C_code小于预期码E_codeA、E_codeB、E_codeC或E_codeD的码值时，码比较结果信号C_Rs可以被禁止。
第一信号储存电路431至第四信号储存电路434中的一个信号储存电路可以响应于第一选择信号和第二选择信号Sel_s<0:1>来储存码比较结果信号C_Rs。例如，第一信号储存电路431可以响应于分别具有低电平(0,0)的第一选择信号和第二选择信号Sel_s<0:1>来储存码比较结果信号C_Rs。第二信号储存电路432可以响应于分别具有低电平和高电平(0,1)的第一选择信号和第二选择信号Sel_s<0:1>来储存码比较结果信号C_Rs。第三信号储存电路433可以响应于分别具有高电平和低电平(1,0)的第一选择信号和第二选择信号Sel_s<0:1>来储存码比较结果信号C_Rs。第四信号储存电路434可以响应于分别具有高电平(1,1)的第一选择信号和第二选择信号Sel_s<0:1>来储存码比较结果信号C_Rs。在另一示例中，第一信号储存电路431至第四信号储存电路434中的一个信号储存电路可以响应于第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存的码比较结果信号C_Rs输出为结果信号R_out。在该示例中，第一信号储存电路431可以响应于分别具有低电平(0,0)的第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存的码比较结果信号C_Rs输出为结果信号R_out。第二信号储存电路432可以响应于分别具有低电平和高电平(0,1)的第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存的码比较结果信号C_Rs输出为结果信号R_out。第三信号储存电路433可以响应于分别具有高电平和低电平(1,0)的第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存的码比较结果信号C_Rs输出为结果信号R_out。第四信号储存电路434可以响应于分别具有高电平(1,1)的第一输出使能信号和第二输出使能信号Out_en<0:1>来将储存的码比较结果信号C_Rs输出为结果信号R_out。
下面将按顺序总结根据一个实施例的如上所述操作的半导体存储装置10的测试操作。
数据可以被储存在存储单元阵列500中并且可以将储存的数据输出为储存数据Data_R<0:k>。
比较电路100可以通过将储存数据Data_R<0:k>与预期数据Data_E<0:k>进行比较来产生检测码Det<0:k>。例如，预期数据Data_E<0:k>可以与储存在存储单元阵列500中的数据相同。比较电路100可以通过将储存数据Data_R<0:k>的比特位与预期数据Data_E<0:k>的比特位进行比较来产生具有与相比于预期数据Data_E<0:k>的比特位具有不同电平的储存数据Data_R<0:k>的比特位的数量相对应的码值的检测码Det<0:k>。在一个示例中，比较电路100可以判断储存数据Data_R<0:k>的每个比特位是否等于预期数据Data_E<0:k>的每个比特位，并且将针对每个比特位的比较结果输出为检测码Det<0:k>的每个比特位的电平。比较电路100可以以这种方式配置，即，检测码Det<0:k>的码值随着储存数据Data_R<0:k>与预期数据Data_E<0:k>之间彼此具有不同电平的比特位的数量的增加而增加。例如，比较电路100可以产生检测码Det<0:k>，其具有第二电平(例如，高电平)的比特位随着储存数据Data_R<0:k>与预期数据Data_E<0:k>之间彼此具有不同电平的比特位的数量的增加而增加。在该示例中，当储存数据Data_R<0:k>与预期数据Data_E<0:k>之间彼此具有不同电平的比特位的数量为3时，检测码Det<0:k>的比特位之中的3个比特位可以具有第二电平(例如，高电平)。此外，当储存数据Data_R<0:k>与预期数据Data_E<0:k>之间具有不同电平的比特位的数量为k时，检测码Det<0:k>的k个比特位可以具有第二电平(例如，高电平)。
计数电路200可以产生具有与检测码Det<0:k>的码值相对应的码值的计数码C_code。例如，计数电路200可以通过对检测码Det<0:k>的比特位之中具有高电平的比特位的数量进行计数来产生计数码C_code。
选择码输出电路300可以响应于第一选择信号和第二选择信号Sel_s<0:1>来将第一预期码至第四预期码E_codeA、E_codeB、E_codeC和E_codeD中的一个预期码输出为选择码S_code。比较结果输出电路400可以响应于第一选择信号和第二选择信号Sel_s<0:1>来选择第一信号储存电路至第四信号储存电路431、432、433和434中的一个信号储存电路。
比较结果输出电路400可以将选择码S_code的码值与计数码C_code的码值的大小进行比较，并且将码值大小的比较结果储存在经由第一选择信号和第二选择信号Sel_s<0:1>选中的信号储存电路中。
例如，当选择码输出电路300响应于第一选择信号和第二选择信号Sel_s<0:1>而将第一预期码E_codeA输出为选择码S_code时，计数码C_code与选择码S_code之间的比较结果可以被储存在第一信号储存电路431中。当选择码输出电路300响应于第一选择信号和第二选择信号Sel_s<0:1>而将第二预期码E_codeB输出为选择码S_code时，计数码C_code与选择码S_code之间的比较结果可以被储存在第二信号储存电路432中。当选择码输出电路300响应于第一选择信号和第二选择信号Sel_s<0:1>而将第三预期码E_codeC输出为选择码S_code时，计数码C_code与选择码S_code之间的比较结果可以被储存在第三信号储存电路433中。当选择码输出电路300响应于第一选择信号和第二选择信号Sel_s<0:1>而将第四预期码E_codeD输出为选择码S_code时，计数码C_code与选择码S_code之间的比较结果可以被储存在第四信号储存电路434中。因此，选择码输出电路300可以基于第一选择信号和第二选择信号Sel_s<0:1>的值来将预期码E_codeA、E_codeB、E_codeC和E_codeD输出为选择码S_code。
第一信号储存电路431至第四信号储存电路434中的一个信号储存电路可以响应于第一输出使能信号和第二输出使能信号Out_en<0:1>来选择，并且选中的信号储存电路可以将储存的比较结果输出为结果信号R_out。
根据实施例的如上所述操作的半导体存储装置10可以将多个预期码E_codeA、E_codeB、E_codeC和E_codeD的全部与计数码C_code进行比较，将比较结果储存在多个信号储存电路中，以及选择性地输出储存在多个信号储存电路中的比较结果。
可以假定与多个预期码E_codeA、E_codeB、E_codeC和E_codeD(例如，第一预期码至第四预期码E_codeA、E_codeB、E_codeC和E_codeD)相对应的十进制数为100、200、300和400。
针对储存数据Data_R<0:k>与预期数据Data_E<0:k>之间彼此具有不同电平的比特位的计数结果可以被输出为计数码C_code，并且可以将计数码C_code与选择码S_code进行比较。例如，当计数码C_code的码值大于或小于第一预期码E_codeA的码值时，被使能或被禁止的码比较结果信号C_Rs可以被储存在第一信号储存电路431中。当计数码C_code的码值大于或小于第二预期码E_codeB的码值时，被使能或被禁止的码比较结果信号C_Rs可以被储存在第二信号储存电路432中。当计数码C_code的码值大于或小于第三预期码E_codeC的码值时，被使能或被禁止的码比较结果信号C_Rs可以被储存在第三信号储存电路433中。当计数码C_code的码值大于或小于第四预期码E_codeB的码值时，被使能或被禁止的码比较结果信号C_Rs可以被储存在第四信号储存电路434中。
在该示例中，当存储单元阵列500中的故障存储单元的数量小于100时，储存在第一信号储存电路431至第四信号储存电路434中的信号全部可以被输出为被禁止的结果信号R_out。
当存储单元阵列500中的故障存储单元的数量大于或等于100且小于200时，仅储存在第一信号储存电路431至第四信号储存电路434之中的第一信号储存电路431中的信号可以被输出为被使能的结果信号R_out。
当存储单元阵列500中的故障存储单元的数量大于或等于200且小于300时，仅储存在第一信号储存电路431至第四信号储存电路434之中的第二信号储存电路432中的信号可以被输出为被使能的结果信号R_out。
当存储单元阵列500中的故障存储单元的数量大于或等于300且小于400时，仅储存在第一信号储存电路431至第四信号储存电路434之中的第三信号储存电路433中的信号可以被输出为被使能的结果信号R_out。
当存储单元阵列500中的故障存储单元的数量大于或等于400时，仅储存在第一信号储存电路431至第四信号储存电路434之中的第四信号储存电路434中的信号可以被输出为被使能的结果信号R_out。
根据一个实施例的半导体存储装置可以在用于确定存储单元阵列中故障存储单元的数量的测试中将与故障存储单元的数量相对应的计数码与多个预期码进行连续比较。因此，根据一个实施例的半导体存储装置可以在用于确定故障存储单元的数量的测试中精确地确定故障存储单元的数量，从而可以缩短测试时间。
下面将参考图3总结根据一个实施例的半导体存储装置10的测试操作。
执行将数据储存在存储单元阵列500中的操作S10。
可以执行将储存在存储单元阵列500中的储存数据Data_R<0:k>与预期数据Data_E<0:k>进行比较的操作S20。
可以执行将操作S20中的比较结果与多个预期码E_codeA、E_codeB、E_codeC和E_codeD进行比较并储存比较结果的操作S30。例如，可以将计数码C_code与多个预期码E_codeA、E_codeB、E_codeC和E_codeD进行比较，并且比较结果输出电路400可以储存该比较结果。此外，半导体存储装置10可以将在储存数据Data_R<0:k>与预期数据Data_E<0:k>进行比较的过程中的比较结果与多个预期码E_codeA、E_codeB、E_codeC和E_codeD进行比较和储存比较结果。
可以执行选择性地输出在比较和储存的操作S30中储存的值中的一个的操作S40。例如，计数电路200可以产生具有与检测码Det<0:k>的码值相对应的码值的计数码C_code。
本公开的上述实施例意在说明而非限制本公开。各种替代和等同是可能的。本公开不受本文中所描述的实施例的限制。本公开也不限于任何特定类型的半导体器件。鉴于本公开的其他添加、删减或修改是明显的，并且意在落入所附权利要求的保护范围之内。

Claims (20)

1.一种半导体存储装置，包括：
比较电路，其被配置为响应于储存数据和预期数据来产生检测码；
计数电路，其被配置为响应于检测码来产生计数码；
选择码输出电路，其被配置为响应于选择信号来将多个预期码中的一个预期码选择性地输出为选择码；以及
比较结果输出电路，其包括多个信号储存电路，所述比较结果输出电路被配置为根据选择信号来将计数码与选择码之间的比较结果选择性地储存在所述多个信号储存电路之中的一个信号储存电路中，以及比较结果输出电路被配置为响应于输出使能信号来将储存在所述多个信号储存电路之中的一个信号储存电路中的值选择性地输出为结果信号。
2.根据权利要求1所述的半导体存储装置，其中，储存数据是储存在存储单元阵列中的数据，预期数据与输入至存储单元阵列的数据相同。
3.根据权利要求2所述的半导体存储装置，其中，比较结果输出电路基于存储单元阵列中故障存储单元的数量来输出结果信号。
4.根据权利要求1所述的半导体存储装置，其中，比较电路通过将储存数据的比特位与预期数据的比特位进行比较来产生与具有不同电平的比特位的数量相对应的码值的检测码。
5.根据权利要求1所述的半导体存储装置，其中，计数电路产生具有与检测码相对应的码值的计数码。
6.根据权利要求5所述的半导体存储装置，其中，计数电路通过对检测码的高比特位或低比特位中的一种进行计数来产生计数码。
7.根据权利要求1所述的半导体存储装置，其中，比较结果输出电路包括：
码储存电路，其被配置为储存计数码并且将储存的计数码输出为储存码；
码比较电路，其被配置为通过将储存码与选择码进行比较来产生码比较结果信号；以及
多个信号储存电路，其被配置为响应于选择信号来储存码比较结果信号，并且响应于输出使能信号来将储存码比较结果信号输出为结果信号。
8.根据权利要求7所述的半导体存储装置，其中，码比较电路通过判断储存码的码值是大于还是小于选择码的码值来判断是使能还是禁止码比较结果信号。
9.根据权利要求8所述的半导体存储装置，其中，码比较电路在储存码的码值大于选择码的码值时使能码比较结果信号，而在储存码的码值小于选择码的码值时禁止码比较结果信号。
10.根据权利要求7所述的半导体存储装置，其中，码比较结果信号响应于选择码而被储存在所述多个信号储存电路的一个信号储存电路中，以及储存在所述多个信号储存电路的一个信号储存电路中的码比较结果信号响应于输出使能信号而被输出为结果信号。
11.根据权利要求1所述 的半导体存储装置，其中，比较结果输出电路基于从选择码输出电路发送的选择码和从计数电路发送的计数码来将比较结果储存在一个信号储存电路中。
12.根据权利要求11所述的半导体存储装置，其中，选择码输出电路基于选择信号的值来将预期码输出为选择码。
13.一种测试方法，包括：
将数据储存在存储单元中；
将储存数据与预期数据进行比较；
响应于选择信号，将多个预期码中的一个选择性地输出为选择码；
响应于选择信号，将在储存数据与预期数据的比较过程中选择性地比较和储存选择码和比较结果；以及
选择性地输出在所述比较和储存步骤中储存的值中的一个。
14.根据权利要求13所述的测试方法，其中，将储存数据与预期数据进行比较的步骤包括：
通过将储存数据的每个比特位与预期数据的每个比特位进行比较来产生与具有不同电平的比特位的数量相对应的码值的检测码；以及
产生具有与检测码的码值相对应的码值的计数码。
15.根据权利要求13所述的测试方法，其中，所述比较和储存的步骤包括将计数码与所述多个预期码进行比较和储存比较结果。
16.根据权利要求15所述的测试方法，其中，所述比较和储存的步骤包括：
将所述多个预期码中的每个预期码与计数码的码值进行比较，当计数码大于预期码的码值时，使能码比较结果信号，而当计数码小于预期码的码值时，禁止码比较结果信号；以及
储存通过将所述多个预期码与计数码的码值进行比较而获得的比较结果。
17.根据权利要求16所述的测试方法，其中，基于故障存储单元的数量来输出结果信号。
18.根据权利要求17所述的测试方法，其中，结果信号是被使能或被禁止的一种。
19.根据权利要求17所述的测试方法，其中，基于故障存储单元的数量是否小于100、大于100且小于200、大于200且小于300、大于300且小于400或者是否大于或等于400来设置结果信号。
20.根据权利要求13所述的测试方法，其中，基于输出使能信号来将所述值输出为结果信号。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101060015A (zh) * 2007-05-23 2007-10-24 北京芯技佳易微电子科技有限公司 一种多比特闪存及其错误检测和纠正的方法
CN104253606A (zh) * 2013-06-26 2014-12-31 创意电子股份有限公司 接收电路
CN105719702A (zh) * 2016-01-26 2016-06-29 中国科学院微电子研究所 改进型存储器错误检测方法及装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399365B1 (ko) 2000-12-04 2003-09-26 삼성전자주식회사 페일 비트 검출 스킴을 구비한 불휘발성 반도체 메모리장치 및 그것의 페일 비트 카운트 방법
US20050108509A1 (en) * 2003-11-13 2005-05-19 Safford Kevin D. Error detection method and system for processors that employs lockstepped concurrent threads
JP2006186521A (ja) * 2004-12-27 2006-07-13 Leader Electronics Corp チューナのビットエラーレート（ｂｅｒ）測定の方法および装置
US7447955B2 (en) * 2005-11-30 2008-11-04 Advantest Corporation Test apparatus and test method
KR100724342B1 (ko) 2006-01-06 2007-06-04 삼성전자주식회사 모드별 기준 페일수를 가지는 기준 페일 비트 확인회로 및이를 포함하는 불휘발성 반도체 메모리 장치
JP2009124532A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体集積回路
JP4703696B2 (ja) * 2008-08-29 2011-06-15 株式会社東芝 Ｄｌｌ回路
US8589760B1 (en) * 2010-03-31 2013-11-19 Sk Hynix Memory Solutions Inc. Defect scan and manufacture test
JP2012019411A (ja) * 2010-07-08 2012-01-26 Toshiba Corp 固体撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101060015A (zh) * 2007-05-23 2007-10-24 北京芯技佳易微电子科技有限公司 一种多比特闪存及其错误检测和纠正的方法
CN104253606A (zh) * 2013-06-26 2014-12-31 创意电子股份有限公司 接收电路
CN105719702A (zh) * 2016-01-26 2016-06-29 中国科学院微电子研究所 改进型存储器错误检测方法及装置

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