KR100724342B1

KR100724342B1 - 모드별 기준 페일수를 가지는 기준 페일 비트 확인회로 및이를 포함하는 불휘발성 반도체 메모리 장치

Info

Publication number: KR100724342B1
Application number: KR1020060001803A
Authority: KR
Inventors: 조지호
Original assignee: 삼성전자주식회사
Priority date: 2006-01-06
Filing date: 2006-01-06
Publication date: 2007-06-04
Also published as: US20070159890A1; JP2007184073A; US7551479B2

Abstract

모드별 기준 페일수를 가지는 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치가 게시된다. 본 발명의 기준 페일 비트 확인회로는 소정의 페일 비트의 검출을 카운팅하여 제1 카운팅 신호 및 제2 카운팅 신호를 발생하는 페일 비트 카운터와, 상기 제1 카운팅 신호의 천이 및 상기 제2 카운팅 신호의 천이에 응답하여 활성화되는 기준 비트 확인 신호를 발생하는 비트 확인블락을 구비한다. 그리고, 상기 기준 비트 확인 신호는 제1 모드에서는 상기 제1 카운팅 신호의 활성에 응답하며, 제2 모드에서는 상기 제2 카운팅 신호의 활성에 응답한다. 본 발명의 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치에서는, 소거전압이 단계적으로 증가하는 제1 모드 및 소거전압이 일정하게 유지되는 제2 모드에서의 기준 페일수가 상이하게 설정될 수 있다. 그러므로, 본 발명의 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치에 의하면, 데이터 소거동작에서의 전체적인 소요시간이 단축될 수 있다.

기준 페일수, 소거, 카운터, 벌크전압, 불휘발성, 반도체, 메모리

Description

모드별 기준 페일수를 가지는 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치{SETTING FAIL BIT VERIFICATION CIRCUIT WITH DIFFERENT REFERENCE FAIL BIT NUMBER ACCORDING TO MODE AND NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 기준 페일 비트 확인회로를 나타내는 블락도이다.

도 2는 본 발명의 관련기술에 따른 소거과정에 있어서 단위 메모리셀의 전압인가상태를 설명하기 위한 도면이다.

도 3은 본 발명의 관련기술에 따른 소거과정에서의 메모리셀의 문턱전압의 변화를 나타내는 도면이다.

도 4는 본 발명과 관련되는 소거동작에 따른 벌크전압의 변화를 설명하기 위한 도면이다.

도 5는 본 발명의 일실시예에 따른 기준 페일 비트 확인회로를 나타내는 블락도이다.

도 6은 도 5의 페일 비트 카운터의 예를 나타내는 도면이다.

도 7은 도 6에 도시되는 페일 비트 카운터의 동작을 설명하기 위하여 나타내는 도면이다.

도 8은 도 5의 페일 비트 확인부를 구체적으로 나타내는 도면이다.

도 9는 도 5의 페일 비트 확인 래치부를 구체적으로 나타내는 도면이다.

도 10은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 나타내는 블락도이다.

< 도면의 주요부분에 대한 부호의 설명 >

BKFB: 비트 확인블락 XFUP: 페일 체크 신호

VFBH: 설정 비트 확인신호 VLTF: 기준 비트 확인 신호

FCNT<2>: 제1 카운팅 신호 FCNT<0>: 제2 카운팅 신호

XMER: 제1 모드 선택 신호 XMES: 제2 모드 선택 신호

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 프로그램된 메모리셀의 소거 동작시 미소거된 메모리셀을 확인하는 기준 페일 비트 확인회로와 이를 포함하는 불휘발성 반도체 메모리 장치에 관한 것이다.

불휘발성 반도체 메모리 장치에서는, 블락 단위의 메모리셀에 대하여, 한꺼번에 데이터를 소거하는 데이터 소거동작이 수행된다. 데이터 소거동작은 소거과정 및 소거검증 과정으로 이루어진다. 소거과정에서는, 메모리셀의 제어게이트와 벌크에 소정의 전압차를 인가하여, 트랩된 전하가 벌크로 복원된다. 그리고, 소거검증과정에서는, 소거과정이 수행된 블락의 메모리셀들에 대하여, 데이터의 소거 여부가 확인된다. 소거검증 과정에서, 설정된 기준 페일수 이상의 미소거된 셀(페일 비트)가 검출되면, 소거과정이 재차 수행된다.

이때, 소거 동작의 진행방식은 크게 2가지 모드로 나누어질 수 있다. 제1 모드에서는, 소거검증과정에서 기준 페일수 이상의 페일 비트가 검출되면, 벌크의 전압레벨을 증가시키는 방식으로 소거과정이 수행된다. 제2 모드에서는, 소거검증과정에서 기준 페일수 이상의 페일 비트가 검출되면, 메모리셀의 제어게이트와 벌크에 동일한 전압을 인가하여 계속 소거과정이 진행된다.

한편, 불휘발성 반도체 메모리 장치에는, 페일 비트가 기준 페일수에 도달하였는지 여부를 확인하기 위한 기준 페일 비트 확인회로가 내장되는 것이 일반적이다.

도 1은 종래의 기준 페일 비트 확인회로(10)를 나타내는 블락도이다. 도 1의 기준 페일 비트 확인회로(10)에서, 페일 비트 카운트(12)는 페일 체크 신호(XFUP)를 통하여 페일 비트(미소거된 셀)의 검색을 카운팅한다. 이때, 미리 설정된 기준 페일수의 페일 비트가 검색되면, 카운팅 신호(FCNT<i>)가 활성화된다. 그리고, 페 일 확인 래치부(14)는 상기 카운팅 신호(FCNT<i>)를 래치하여 기준 비트 확인 신호(VLTF)로 발생한다.

그런데, 종래의 기준 페일 비트 확인회로(10)에서는, 상기 기준 비트 확인 신호(VLTF)는 하나의 카운팅 신호(FCNT<i>)의 활성화에 응답하여, 활성화된다. 즉, 종래의 기준 페일 비트 확인회로(10)에서는, 모드에 관계없이, 기준 페일수는 동일하게 설정된다.

이와 같이, 기준 페일수가 모드에 관계없이 하나의 값으로 고정되는 경우에는, 전체적으로 소거동작에 소요되는 시간이 증가될 수 있는 문제점이 발생된다. 다시 기술하자면, 기준 페일수가 크게 설정되면, 소거시간은 개선되나 소거산포에 악영향을 미치게 된다.

그리고, 기준 페일수가 작게 설정되면, 소거산포는 개선된다. 하지만, 제1 모드에서, 반복적으로 수행되는 소거과정에, 일부 메모리셀들이 과소거(over erase)되는 현상이 발생될 수 있다. 이것은 포스트-프로그램의 동작시간을 증가시켜, 결과적으로 전체 소거 시간이 증가시키게 된다.

결과적으로, 종래의 기준 페일 비트 확인회로에서는, 적절한 기준 페일수의 설정이 어려우며, 따라서, 전체적으로 소거동작에 소요되는 시간이 증가되는 문제점이 발생된다.

본 발명이 이루고자하는 기술적 과제는 적절한 기준 페일수의 설정이 용이하 며, 따라서, 전체적으로 데이터 소거동작에 소요되는 시간을 단축시킬 수 있는 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 기준 페일 비트 확인회로에 관한 것이다. 본 발명의 기준 페일 비트 확인회로는 소정의 페일 비트의 검출을 카운팅하여 제1 카운팅 신호 및 제2 카운팅 신호를 발생하는 페일 비트 카운터로서, 상기 제1 카운팅 신호 및 상기 제2 카운팅 신호는 각자에 대응하는 수의 상기 페일 비트의 검출에 응답하여 활성화되는 상기 페일 비트 카운터; 및 상기 제1 카운팅 신호의 천이 및 상기 제2 카운팅 신호의 천이에 응답하여 활성화되는 기준 비트 확인 신호를 발생하는 비트 확인블락으로서, 상기 기준 비트 확인 신호는 제1 모드에서는 상기 제1 카운팅 신호의 활성에 응답하며, 제2 모드에서는 상기 제2 카운팅 신호의 활성에 응답하는 상기 비트 확인블락을 구비한다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 다수개의 불휘발성 메모리셀들을 포함하는 메모리 어레이; 상기 메모리 어레이에서 미소거된 상기 불휘발성 메모리셀들에 따른 페일 비트의 검출에 응답하는 페일 체크 신호를 발생하는 페일 비트 검출회로; 상기 페일 체크 신호에 의하여 상기 페일 비트의 검출을 카운팅하며, 소정의 기준 비트 확인 신호를 발생하는 기준 페일 비트 확 인회로로서, 상기 기준 비트 확인 신호는 제1 모드 및 제2 모드에서 각각 제1 기준 페일수 및 제2 기준 페일수의 상기 페일 비트의 검출에 응답하여 활성화되는 상기 기준 페일 비트 확인회로; 및 상기 불휘발성 메모리셀들을 소거하기 위하여, 소정의 소거전압을 상기 메모리 어레이에 제공하는 고전압 발생회로로서, 상기 소거전압은 상기 기준 비트 확인 신호에 의하여 제어되는 상기 고전압 발생회로를 구비한다.

먼저, 본 발명의 기준 페일 비트 확인회로를 기술하기에 앞서, 일반적인 불휘발성 반도체 메모리 장치에서의 데이터 소거에 대하여 살펴본다.

불휘발성 반도체 메모리 장치에 포함된 다수개의 메모리셀들은 널리 알려진 바와 같이, F-N 터널링 효과(Fowler-Nordheim tunneling effect)에 의하여 섹터 내지 블락 별로 동시에 소거된다. 도 2에는, 소거되는 메모리셀들 중에서 1개의 메모리셀만이 나타나며, 이미 소정의 프로그램 동작에 의하여 프로그램된 상태임을 전제로 한다.

프로그램된 메모리셀의 소거과정은 기술하면, 다음과 같다. 먼저, 약 -10V의 음의 고전압이 제어 게이트(24)에 인가되고, F-N 터널링을 발생시키기에 적당한 6V ~ 10V의 양의 전압이 벌크(23)에 인가된다. 이때, 소오스 및 드레인 영역들(21 및 22)은 플로팅 상태(floating state)로 유지된다. 이러한 바이어스 조건에 아래에서, 제어 게이트(24)와 벌크(23) 사이에 강한 전계가 형성되며, 그 결과 F-N 터널 링이 발생하다. 즉, 플로팅 게이트(25)에 트랩된 음의 전하들이 얇은 절연막(26)을 통하여 벌크(21)으로 방출된다. 이와 같이, 트랩된 음의 전하들이 플로팅 게이트(25)에서 벌크(21)로 방출됨에 따라, 상기 메모리셀의 문턱전압은 낮아지게 된다. 이때, 의도되는 메모리셀의 문턱전압의 변화는, 도 3에 도시되는 바와 같이, 프로그램 상태인 7~9V에서 소거상태인 1~3V로 낮추어지는 것이다.

한편, 일정한 소거과정이 진행된 이후에는, 메모리셀들의 문턱전압이 의도한 바의 문턱전압으로 낮추어졌는지를 확인하는 소거검증과정(erase verify operation)이 수행된다. 이것은 불휘발성 반도체 메모리 장치에 포함되어 있는 모든 메모리셀들이 동일한 소거특성을 갖지 못하기 때문이다. 소거점증과정을 통하여, 미소거 상태인 것으로 확인되는 메모리셀들에 대해서는 재차 소거과정이 수행된다.

도 4는 본 발명과 관련되는 소거동작에 따른 벌크전압의 변화를 설명하기 위한 도면이다. 도 4를 참조하면, 소거검증 과정이 수행된 다음의 소거과정은 크게 2가지 방식으로 나누어질 수 있다. 제1 모드의 소거과정에서는, 소거하고자 하는 메모리셀의 제어게이트에 약 -10V의 전압레벨이 인가되며, 벌크에는 단계적으로 증가하는 전압레벨이 인가된다. 제2 모드의 소거과정에서는, 소거하고자 하는 메모리셀의 제어게이트에 약 -10V의 전압레벨이 인가되며, 벌크에는 약 10V의 전압레벨이 인가된다. 이때, 제2 모드의 소거과정에서는, 제어게이트와 벌크에 각각의 전압레벨이 인가되는 시간이 단계적으로 증가한다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 5는 본 발명의 일실시예에 따른 기준 페일 비트 확인회로(100)를 나타내는 블락도이다. 도 5를 참조하면, 본 발명에 따른 기준 페일 비트 확인회로(100)는 페일 비트 카운터(110) 및 비트 확인블락(BKFB)을 구비한다.

상기 페일 비트 카운터(110)는 페일 비트의 검출을 카운팅하여 제1 카운팅 신호(FCNT<2>) 및 제2 카운팅 신호(FCNT<0>)를 발생한다. 상기 제1 카운팅 신호(FCNT<2>) 및 상기 제2 카운팅 신호(FCNT<0>)는 각자에 대응하는 '제1 기준 페일수' 및 '제2 기준 페일수'의 상기 페일 비트의 검출에 응답하여 "H"로 활성화된다.

도 6은 도 5의 페일 비트 카운터(110)의 예를 나타내는 도면이다. 도 6을 참조하면, 상기 페일 비트 카운터(110)는 복수개의 D-플립플롭들(DFF<n-1:0>)을 구비한다. 이때, 각 D-플립플롭들(DFF<n-1:0>)의 출력신호는 다음단의 클락단자로 입력된다. 그리고, 첫번째 플립플럽(DFF<0>)의 클락단자에는, 페일 체크 신호(XFUP)가 인가된다.

본 실시예에서, 상기 페일 체크 신호(XFUP)는 페일 비트 즉, 미소거된 메모리셀의 검출에 응답하여, 도 7에 도시되는 바와 같이, 펄스로 발생되는 신호이다.

도 7은 도 6에 도시되는 페일 비트 카운터(110)의 동작을 설명하기 위하여 나타내는 도면이다. 도 7을 참조하면, 상기 제1 카운팅 신호(FCNT<2>)는 상기 페일 체크 신호(XFUP)의 4번째 펄스(PL2)의 비활성화에 응답하여 활성화된다(t1 참조). 다시 기술하면, 상기 제1 카운팅 신호(FCNT<2>)는 4번째 페일 비트의 검출에 응답하여 활성화된다

그리고, 제2 카운팅 신호(FCNT<0>)는 상기 페일 체크 신호(XFUP)의 1번째 펄스(PL1)의 비활성화에 응답하여 활성화된다(t2 참조). 다시 기술하면, 상기 제1 카운팅 신호(FCNT<0>)는 1번째 페일 비트의 검출에 응답하여 활성화된다

다시 도 5를 참조하면, 상기 비트 확인블락(BKFB)은 상기 제1 카운팅 신호(FCNT<1>) 및 상기 제2 카운팅 신호(FCNT<2>)를 수신하며, 기준 비트 확인 신호(VLTF)를 발생한다. 상기 기준 비트 확인 신호(VLTF)는 상기 제1 카운팅 신호(FCNT<1>)의 천이 및 상기 제2 카운팅 신호(FCNT<2>)의 천이에 응답하여 "H"로 활성화된다.

구체적으로, 상기 기준 비트 확인 신호(VLTF)는, 제1 모드 선택 신호(XMER)가 "H"로 활성화되는 제1 모드에서는 상기 제1 카운팅 신호(FCNT<1>)의 "H"로의 활성에 응답하여 "H"로 활성화되며, 제2 모드 선택 신호(XMES)가 "H"로 활성화되는 제2 모드에서는 상기 제2 카운팅 신호(FCNT<2>)의 "H"로의 활성에 응답하여 "H"로 활성화된다.

상기 비트 확인블락(BKFB)은 페일 비트 확인부(130)를 구비한다. 상기 페일 비트 확인부(130)는 상기 제1 카운팅 신호(FCNT<1>)의 천이 및 상기 제2 카운팅 신호(FCNT<2>)의 천이에 응답하여 활성화되는 설정 비트 확인 신호(VFBH)를 발생한 다.

도 8은 도 5의 페일 비트 확인부(130)를 구체적으로 나타내는 도면이다. 도 8을 참조하면, 상기 패일 비트 확인부(130)는 제1 논리수단(132), 제2 논리수단(134) 및 제3 논리수단(136)을 구비한다.

상기 제1 논리수단(132)은 제1 모드 선택 신호(XMER)가 "H"로 활성화되는 제1 모드에서 인에이블되며, 상기 제1 카운팅 신호(FCNT<2>)의 "H"로의 활성에 응답하는 출력신호(N133)를 발생한다. 바람직하기로, 상기 제1 논리수단(132)는 제1 모드 선택 신호(XMER)와 상기 제1 카운팅 신호(FCNT<2>)를 입력으로 하는 AND 게이트이다. 따라서, 상기 제1 논리수단(132)의 출력신호(N133)는 제1 모드에서 인에이블되며, 제1 기준 페일수인 4번째 페일 비트의 검출에 응답하여 "H"로 활성화된다.

그리고, 상기 제2 논리수단(134)은 제2 모드 선택 신호(XMES)가 "H"로 활성화되는 제2 모드에서 인에이블되며, 상기 제2 카운팅 신호(FCNT<0>)의 "H"로의 활성에 응답하는 출력신호(N135)를 발생한다. 바람직하기로, 상기 제2 논리수단(134)는 제2 모드 선택 신호(XMES)와 상기 제2 카운팅 신호(FCNT<0>)를 입력으로 하는 AND 게이트이다. 따라서, 상기 제2 논리수단(134)의 출력신호(N135)는 제2 모드에서 인에이블되며, 제2 기준 페일수인 1번째 페일 비트의 검출에 응답하여 "H"로 활성화된다.

상기 제3 논리수단(136)은 상기 제1 논리수단(132)의 출력신호(N133) 및 상기 제2 논리수단(134)의 출력신호(N135)에 대하여, 논리합 연산을 수행한다. 바람직하기로, 상기 제3 논리수단(136)은 상기 제1 논리수단(132)의 출력신호(N133) 및 상기 제2 논리수단(134)의 출력신호(N135)를 입력으로 하고, 상기 설정 비트 확인 신호(VFBH)를 출력으로 하는 NOR 게이트이다.

따라서, 상기 설정 비트 확인 신호(VFBH)는 제1 모드에서는 상기 제1 카운팅 신호(FCNT<1>)의 "H"로의 활성에 응답하여 "H"로 활성화되며, 제2 모드에서는 상기 제2 카운팅 신호(FCNT<2>)의 "H"로의 활성에 응답하여 "H"로 활성화된다.

다시 도 5를 참조하면, 상기 비트 확인블락(BKFB)은 상기 설정 비트 확인 신호(VFBH)를 래치하여 상기 기준 비트 확인 신호(VLTF)로 발생하는 페일 확인 래치부(150)를 더 구비한다. 이때, 상기 페일 비트 확인 래치부(150)는 소정의 리셋 신호(RST)에 응답하여 초기화된다.

도 9는 도 5의 페일 비트 확인 래치부(150)를 구체적으로 나타내는 도면이다. 도 9를 참조하면, 상기 페일 비트 확인 래치부(150)는 구체적으로 래치수단(152) 및 버퍼링 수단(154)을 구비한다. 상기 래치수단(152)은 상기 리셋신호(RST)에 응답하여 리셋된다. 그리고, 상기 래치수단(152)의 출력신호(N153)는 상기 설정 비트 확인 신호(VFBH)의 "H"로의 활성에 응답하여 "H"로 활성화된다.

상기 버퍼링 수단(154)은 상기 래치수단(152)의 출력신호(N153)를 버퍼링하여 상기 기준 비트 확인 신호(VLTF)를 발생한다.

상기와 같은, 본 발명의 기준 페일 비트 확인회로(100)는 제1 모드 및 제2 모드에서, 각각 기준 페일수가 다르게 설정될 수 있다. 본 실시예에서, 제1 모드에서의 기준 페일수는 '4'로 설정되며, 제2 모드에서의 기준 페일수는 '1'로 설정된다. 즉, 제1 모드에서는, 기준 페일수를 상대적으로 크게 설정함으로써, 소거에 소 요되는 시간이 단축될 수 있다. 그리고, 제2 모드에서는, 기준 페일수를 상대적으로 작게 함으로써, 미소거되는 메모리셀이 최소화되게 할 수 있다.

도 10은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 나타내는 블락도로서, 본 발명의 기준 페일 비트 확인회로(100)를 포함한다. 도 10을 참조하면, 본 발명의 불휘발성 반도체 메모리 장치(MEM)은 메모리 어레이(MCARR), 기준 페일 비트 확인회로(100), 페일 비트 검출회로(200) 및 고전압 발생회로(300)를 구비한다.

상기 메모리 어레이(MCARR)는 다수개의 불휘발성 메모리셀들(미도시)을 포함한다.

상기 기준 페일 비트 확인회로(100)는 상기 페일 비트 검출 회로(200)로부터 발생되는 페일 체크 신호(XFUP)에 의하여 페일 비트의 검출을 카운팅하며, 기준 비트 확인 신호(VLTF)를 발생한다. 상기 기준 비트 확인 신호(VLTF)는 제1 모드 및 제2 모드에서 각각 제1 기준 페일수 및 제2 기준 페일수의 상기 페일 비트의 검출에 응답하여 활성화된다.

상기 페일 비트 검출회로(200)는 상기 메모리 어레이(MCARR)에서 미소거된 상기 불휘발성 메모리셀들(미도시)에 따른 페일 비트의 검출에 응답하는 상기 페일 체크 신호(XFUP)를 발생한다. 바람직하기로는, 상기 페일 체크 신호(XFUP)는 페일 비트가 검출될 때마다 펄스로 발생된다.

상기 고전압 발생회로(300)는 상기 불휘발성 메모리셀들(미도시)을 소거하기 위하여, 소거전압(VERS)을 상기 메모리 어레이(MCARR)에 제공한다. 그리고, 상기 소거전압(VERS)은 상기 기준 비트 확인 신호(VLTF)에 의하여 제어된다. 즉, 제1 모드에서는, 상기 소거전압(VRES)의 전압레벨은, 상기 기준 비트 확인 신호(VLTF)의 활성화에 응답하여, 단계적으로 증가한다. 그리고, 제2 모드에서는, 상기 소거전압(VRES)는 상기 기준 비트 확인 신호(VLTF)의 활성화에 응답하여, 이전과 동일한 전압레벨로 제어된다.

상기 데이터 입출력 회로(400)는 메모리 어레이(MCARR)의 데이터를 입출력하도록 제어한다. 그리고, 데이터 입출력 회로(400)는 독출되는 데이터를 페일 비트 검출 회로(200)로 제공하여 페일 비트를 확인한다.

상기한 바와 같이, 본 발명의 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치에서는, 소거전압이 단계적으로 증가하는 제1 모드 및 소거전압이 일정하게 유지되는 제2 모드에서의 기준 페일수가 상이하게 설정될 수 있다. 그러므로, 본 발명의 기준 페일 비트 확인회로 및 이를 포함하는 불휘발성 반도체 메모리 장치에 의하면, 제1 모드 및 제2 모드에서 각기 적절한 기준 페일수로 용이하게 설정될 수 있으며, 결과적으로, 데이터 소거동작에서의 전체적인 소요시간이 단축될 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

기준 페일 비트 확인회로에 있어서,

소정의 페일 비트의 검출을 카운팅하여 제1 카운팅 신호 및 제2 카운팅 신호를 발생하는 페일 비트 카운터로서, 상기 제1 카운팅 신호 및 상기 제2 카운팅 신호는 각자에 대응하는 수의 상기 페일 비트의 검출에 응답하여 활성화되는 상기 페일 비트 카운터; 및

상기 제1 카운팅 신호의 천이 및 상기 제2 카운팅 신호의 천이에 응답하여 활성화되는 기준 비트 확인 신호를 발생하는 비트 확인블락으로서, 상기 기준 비트 확인 신호는 제1 모드에서는 상기 제1 카운팅 신호의 활성에 응답하며, 제2 모드에서는 상기 제2 카운팅 신호의 활성에 응답하는 상기 비트 확인블락을 구비하며,

상기 비트 확인블락은

상기 제1 카운팅 신호의 천이 및 상기 제2 카운팅 신호의 천이에 응답하여 활성화되는 설정 비트 확인 신호를 발생하는 페일 비트 확인부를 포함하는 것을 특징으로 하는 기준 페일 비트 확인회로.
제1 항에 있어서, 상기 설정 비트 확인 신호는

제1 모드에서는 상기 제1 카운팅 신호의 활성에 응답하며, 제2 모드에서는 상기 제2 카운팅 신호의 활성에 응답하며, 궁극적으로 기준 비트 확인 신호를 발생시키는 상기 페일 비트 확인부를 구비하는 것을 특징으로 하는 페일 비트수 확인회로.
제2 항에 있어서, 상기 패일 비트 확인부는

상기 제1 모드에서 인에이블되며, 상기 제1 카운팅 신호의 활성에 응답하는 출력신호를 발생하는 제1 논리수단;

상기 제2 모드에서 인에이블되며, 상기 제2 카운팅 신호의 활성에 응답하는 출력신호를 발생하는 제2 논리수단; 및

상기 제1 논리수단의 출력신호 및 상기 제2 논리수단의 출력신호에 대하여, 논리합 연산을 수행하는 제3 논리수단을 구비하는 것을 특징으로 하는 기준 페일 비트 확인회로.
제3 항에 있어서,

상기 제1 논리 수단은 상기 제1 모드에서 활성화되는 제1 모드 선택신호와 상기 제1 카운팅 신호에 대하여 논리곱 연산을 수행하는 제1 AND 게이트이며,

상기 제2 논리 수단은 상기 제2 모드에서 활성화되는 제2 모드 선택신호와 상기 제1 카운팅 신호에 대하여 논리곱 연산을 수행하는 제2 AND 게이트인 것을 특징으로 하는 기준 페일 비트 확인회로.
제2 항에 있어서, 상기 비트 확인블락은

상기 설정 비트 확인 신호를 래치하여 상기 기준 비트 확인 신호로 발생하는 페일 확인 래치부를 더 구비하는 것을 특징으로 하는 기준 페일 비트 확인회로.
제5 항에 있어서, 상기 페일 비트 확인 래치부는

소정의 리셋 신호에 응답하여 초기화되는 것을 특징으로 하는 기준 페일 비트 확인회로.
제6 항에 있어서, 상기 페일 비트 확인 래치부는

상기 리셋신호에 응답하여 리셋되며, 상기 설정 비트 확인 신호에 응답하여 활성화되는 출력신호를 발생하는 래치수단을 구비하는 것을 특징으로 하는 기준 페일 비트 확인회로.
제7 항에 있어서, 상기 페일 비트 확인 래치부는

상기 래치수단의 출력신호를 버퍼링하여 상기 기준 비트 확인 신호를 발생하는 버퍼링 수단을 더 구비하는 것을 특징으로 하는 기준 페일 비트 확인회로.
제1 항에 있어서,

상기 페일 비트 카운터는 상기 페일 비트의 검출에 대응하여 펄스를 발생하는 페일 체크 신호에 응답하며,

상기 제1 카운팅 신호 및 상기 제2 카운팅 신호는 각자에 대응하는 수의 상기 페일 비트의 검출에 응답하여 활성화되는 것을 특징으로 하는 기준 페일 비트 확인회로.
불휘발성 반도체 메모리 장치에 있어서,

다수개의 불휘발성 메모리셀들을 포함하는 메모리 어레이;

상기 메모리 어레이에서 미소거된 상기 불휘발성 메모리셀들에 따른 페일 비트의 검출에 응답하는 페일 체크 신호를 발생하는 페일 비트 검출회로;

상기 페일 체크 신호에 의하여 상기 페일 비트의 검출을 카운팅하며, 소정의 기준 비트 확인 신호를 발생하는 기준 페일 비트 확인회로로서, 상기 기준 비트 확인 신호는 제1 모드 및 제2 모드에서 각각 제1 기준 페일수 및 제2 기준 페일수의 상기 페일 비트의 검출에 응답하여 활성화되는 상기 기준 페일 비트 확인회로; 및

상기 불휘발성 메모리셀들을 소거하기 위하여, 소정의 소거전압을 상기 메모리 어레이에 제공하는 고전압 발생회로로서, 상기 소거전압은 상기 기준 비트 확인 신호에 의하여 제어되는 상기 고전압 발생회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제10 항에 있어서, 상기 기준 페일 비트 확인회로는

상기 페일 비트의 검출을 카운팅하여 제1 카운팅 신호 및 제2 카운팅 신호를 발생하는 페일 비트 카운터로서, 상기 제1 카운팅 신호 및 상기 제2 카운팅 신호는 각각 상기 제1 기준 페일수 및 상기 제2 기준 페일수에 대응하는 수의 상기 페일 비트의 검출에 응답하여 활성화되는 상기 페일 비트 카운터; 및

상기 제1 카운팅 신호의 천이 및 상기 제2 카운팅 신호의 천이에 응답하여 활성화되는 기준 비트 확인 신호를 발생하는 비트 확인블락으로서, 상기 기준 비트 확인 신호는 제1 모드에서는 상기 제1 카운팅 신호의 활성에 응답하며, 제2 모드에서는 상기 제2 카운팅 신호의 활성에 응답하는 상기 비트 확인블락을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제10 항에 있어서, 상기 제1 기준 페일수 및 상기 제2 기준 페일수는

서로 상이한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제10 항에 있어서, 상기 불휘발성 메모리셀들은

NOR 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.