KR20090006008A - 비휘발성 메모리 디바이스 및 셀 판독 방법 - Google Patents

비휘발성 메모리 디바이스 및 셀 판독 방법 Download PDF

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KR20090006008A
KR20090006008A KR1020080066467A KR20080066467A KR20090006008A KR 20090006008 A KR20090006008 A KR 20090006008A KR 1020080066467 A KR1020080066467 A KR 1020080066467A KR 20080066467 A KR20080066467 A KR 20080066467A KR 20090006008 A KR20090006008 A KR 20090006008A
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에두아르도 마얀
가이 코헨
보아즈 에이탄
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사이푼 세미컨덕터스 리미티드
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Abstract

서로 다른 그룹의 메모리 셀의 임계 전압 분배의 변화의 함수로서 하나의 그룹의 메모리 셀을 판독하는 판독 기준 레벨을 변화시키는 단계를 포함하는 비휘발성 메모리 디바이스 및 이 디바이스의 동작 방법이 제공된다. 이 변화시키는 단계는 비휘발성 메모리 셀 어레이의 하나의 그룹의 메모리 셀과 관련된 히스토리 셀의 히스토리 판독 기준 레벨을 결정하는 단계 및 감시된 논리 상태 분배와 저장된 논리 상태 분배를 비교하는 단계를 포함한다.

Description

비휘발성 메모리 디바이스 및 셀 판독 방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR READING CELLS}
본 발명은 일반적으로 비휘발성 메모리("NVM") 셀에 관한 것이다. 구체적으로, 본 출원은 NVM 셀을 판독하는 방법들 및 이러한 방법들을 활용하는 NVM 디바이스에 관한 것이다.
단일 및 이중 전하 저장 영역 NVM 메모리 셀은 당 기술분야에 공지되어 있다. 그러한 메모리 셀의 하나가 NROM(nitride read only memory) 셀(10)이며, 도 1을 참조해 보면, 셀(10)은 도전층(18)과 채널(20) 사이에 협지된 질화물계 층(16)에 2개의 비트(12 및 14)를 저장한다. NROM 셀은 많은 특허에 개시되어 있는데, 예를 들면, 본 발명의 공동 양수인에게 양도된 미국특허 제6,649,972호에 개시되어 있으며, 그 내용은 본 명세서에 원용된다.
비트(12 및 14)는 개별적으로 액세스 가능하며, 따라서 프로그램되거나(종래부터 '0'으로 표시해 옴) 소거될 수 있거나(종래부터 '1'로 표시해 옴), 개별적으로 판독될 수 있다. 비트(12 또는 14)를 판독하는 것은, 특정한 비트를 판독할 때 보이는 것과 같이, 임계 전압 Vt가 판독 기준 전압 레벨 RD보다 높은지(프로그램되 었는지) 또는 낮은지(소거되었는지)를 결정하는 것을 포함한다.
도 2a를 참조하면, 임계 전압 Vt의 함수로서 (메모리 어레이로 형성된 NROM 셀의 많은 다양성을 통상적으로 가지는) 메모리 칩의 프로그램된 상태 및 소거된 상태의 분배가 도시되어 있다. 소거된 비트는 임계 전압이 소거 임계 전압 EV보다 낮게 감소된 비트이다. 그러므로 소거 분배(30)는 통상적으로, 소거 임계 전압 EV의 근처에서 (양호하게는 EV에서 또는 EV보다 낮은 곳에서) 그 가장 우측의 포인트를 갖는다. 마찬가지로, 프로그램된 비트는 임계 전압이 프로그램 임계 전압 PV보다 높게 증가된 비트이다. 그러므로 프로그램된 분배(32)는 통상적으로, 프로그램 임계 전압 PV의 근처에서 (양호하게는 PV에서 또는 PV보다 낮은 곳에서) 그 가장 좌측의 포인트를 갖는다.
2개의 임계 전압 EV와 PV 사이의 차이는 동작의 윈도 WO이다. 판독 기준 전압 레벨 RD는 통상적으로 윈도 WO 내에 위치하고, 예를 들어 판독 기준 셀로부터 생성될 수 있다. 판독 기준 셀은 통상적으로, 본 발명의 양수인에게 양도된 미국특허 제6,490,204호에 개시된 바와 같이, 비자연 상태(non-native state)에 있으며, 상기 문헌의 내용은 본 명세서에 원용된다. 이 경우, 판독 기준 셀의 임계 전압은 도 2a의 RD 레벨에 있을 수 있다.
그런 다음, 판독되는 비트로부터의 신호는, 비교 회로(예를 들어, 차동 감지 증폭기)에 의해 판독 기준 레벨에 의해 생성된 신호와 비교되고, 그 결과는 어레이 셀이 프로그램된 상태인지 소거된 상태인지를 판단해야 한다. 대안적으로, 기준 셀을 사용하는 대신, 판독 기준 신호는 독립적으로 생성된 전압 또는 전류 신호가 될 수 있다. 판독 기준 신호를 생성하기 위한 다른 방법들은 당 기술분야에 공지되어 있다.
감지 계획 회로는 완벽하지 않을 수 있고, 그 특성들은 서로 다른 동작 및 환경 조건에서 변할 수 있기 때문에, 마진 M0 및 M1은 통상적으로 '0' 및 '1'을 각각 정확하게 판독해야 할 필요가 있다. 프로그램된 분배 및 소거된 분배가 이들 마진들을 넘어서는 한, 신뢰성 있는 판독이 이루어질 수 있다. 그렇지만, 적절한 마진을 유지하고 메모리 셀을 판독하는 문제는 멀티-레벨-셀(multi-level-cells)("MLC")을 다룰 때 더욱 복잡하게 된다.
MLC에서, 2 이상의 프로그래밍 레벨은, 도 2b에 도시된 바와 같이, 동일한 셀에서 공존할 수 있다. 복수의 논리 상태 중 어느 상태에 셀이 있는지를 결정하기 위해 MLC 셀이 판독되는 경우, 적어도 2개의 판독 기준 셀이 판독되어야만 한다. 판독 동작 동안, MLC 셀의 임계(threshold)는 판독 기준 셀에 의해 정의된 2개 이상의 임계 전압에 의해 한계 지어진 3개 이상의 영역 중 하나에 있는지를 판단해야만 한다. 도 2b에 도시된 바와 같이, MLC 내의 소정의 상태를 정의하는 전압 임계 한계들은 통상적으로 이진수 NVM 셀의 한계들보다 상당히 작다. 도 2b를 참조하면, MLC의 4개의 서로 다른 임계 전압 영역이 도시되어 있으며, 각각의 영역은 MLC의 프로그램된 상태 또는 MLC의 소거된 상태 중 어느 하나와 관련되어 있다. MLC에서, 잠재적 임계 전압(예를 들어, 3 볼트 내지 9 볼트)의 어느 정도 고정된 범위는 몇 개의 하부 범위(subrange) 또는 영역들로 분할될 필요가 있기 때문에, MLC 내의 각각의 하부 범위 또는 영역의 크기는 통상적으로 이진수 NVM 셀의 영역보다 작으며, 이 이진수 셀은 도 2a에 도시된 바와 같이, 2개의 임계 전압 영역만을 필요로 한다.
NVM 셀의 전압 임계는 거의 고정되어 있지 않다. 임계 전압 드리프트(threshold voltage drift)는 메모리 셀의 임계 전압의 큰 변동을 일으키는 현상이다. 이러한 변동은, 셀의 전하 저장 영역으로부터의 전하 누설, 온도 변화, 및 이웃하는 NVM 셀들의 동작으로부터의 간섭으로 인해 발생할 수 있다. 여기서 참조되는 도 2c에는, 드리프트로 인한 예시적 MLC의 2개의 프로그램 상태와 관련된 임계 전압(Vt) 변화를, 10 사이클 및 1000 사이클에 있어서의 시간의 함수로서 나타내는 그래프를 도시하고 있다. 그래프에 도시된 바와 같이, 전압 드리프트는 수 개의 셀에 걸쳐 일어날 수 있고 이들 셀에 걸쳐 상관된 패턴(correlated pattern)에서 일어날 수 있다. 또한, 드리프트의 크기 및 방향은, NVM이 프로그램 사이클 및 소거 사이클을 거쳐 간 횟수 및 MLC의 프로그래밍의 레벨에 따라 다르다. 또한, 셀들의 (Vt)의 편차는 상향 방향 또는 하향 방향이 될 수 있다.
메모리 셀들의 임계 전압의 변동은, 상태의 잘못된 판독을 일으킬 수 있고 또한 메모리 어레이 내의 데이터에 손상(corruption)이 생길 수도 있다. 전압 드리프트는 MLC 셀들 내에서 필수적으로 문제가 있는데, 이 MLC 셀들에서, 각각의 프로그램된 상태와 관련된 Vt 영역들 또는 하부 범위는 통상적인 이진수 셀에 있어서의 영역 또는 하부 범위보다 상대적으로 작다.
NVM 어레이의 셀들의 임계 전압에서의 드리프트로 인한 데이터 손실 및 데이 터의 손상을 줄이기 위해서는, NVM 내의 셀들의 임계 전압 드리프트를 보상하여야 한다. 소정의 NVM 어레이의 경우, 하나의 기준 셀 또는 기준 셀 세트를 제공하는 것이 바람직할 수 있는 데, 이 기준 셀의 기준 임계 전압은, 판독될 NVM에 의해 겪게 되는 실제의 전압 드리프트와 관련된 일부의 값에 의해, 정의된 검증 임계 레벨(defined verify threshold level)로부터 상쇄된다. 본 출원의 공동 양수인에 양도되고 본 명세서에 원용되는 미국특허 제6,992,932호에는 전술한 문제에 대한 몇몇 해결책이 개시되어 있다. 그렇지만, NVM 어레이의 셀의 임계 전압의 변동을 수용할 수 있는 기준 전압 레벨 세트를 결정하고, 그 결정된 기준 전압으로 설정된 기준 셀의 보다 효과적이고 신뢰할만한 방법들이 계속 필요하다는 것을 잘 이해할 수 있다.
본 발명은 기준 전압을 결정하는 방법, 회로 및 시스템에 관한 것이다. 본 발명의 일부의 실시예는 NVM 블록 및 어레이 내의 동작(예를 들어 판독) 셀에서 사용되는 동작 기준 셀 세트를 설정하는 시스템, 방법 및 회로에 관한 것이다. 본 발명의 일부로서, 적어도 NVM 블록 셀의 서브세트 또는 어레이는, 테스트 기준 셀 또는 구조의 2 이상의 세트와 관련된 하나 이상의 기준 전압을 사용하여 판독될 수 있으며, 여기서 테스트 기준 셀 또는 구조의 각각의 세트는, 테스트 기준 셀 또는 구조의 각각의 다른 세트로부터 적어도 약간 오프셋되어 있는 기준 전압을 생성하거나 제공할 수 있다. 적어도 NVM 블록의 서브세트를 판독하는 데 사용되는 테스트 기준 셀/구조의 각각의 세트에 있어서, 판독 에러 레이트는 계산될 수 있거나 그렇지 않으면 결정될 수 있다. 상대적으로 낮은 판독 에러 레이트와 관련된 하나 또는 한 세트의 테스트 기준 셀/구조는, NVM 블록 또는 어레이에서, 서브세트의 셀의 밖에서, 다른 셀들을 동작시킬 때(예를 들어, 판독할 때) 사용되는 동작 기준 셀의 세트로서 선택될 수 있다. 다른 실시예에서는, 선택된 세트의 테스트 기준 셀들을 사용하여, 선택된 테스트 셀의 기준 전압과 실질적으로 동일한 기준 전압을 가지는 기준 셀/구조의 동작 세트를 선택하거나 설정할 수 있다.
본 발명의 일부의 실시예에 따르면, NVM 어레이 내의 한 세트의 셀의 프로그래밍 이전 또는 프로그래밍 동안에, 이 한 세트의 셀과 관련된 하나 이상의 논리 상태 또는 프로그램 상태 각각에 대해 프로그램되는 셀의 수를 카운트할 수 있으며, 논리 상태 분포는 예를 들어 체크 섬 테이블(check sum table)에 저장될 수 있다. 본 발명의 일부의 실시예의 부분으로서, 각각의 논리 또는 프로그램 상태로, 각각의 논리 또는 프로그램 상태까지, 및/또는 각각의 논리 또는 프로그램 상태 미만으로 프로그램되는 셀의 수를 카운트할 수 있거나, 및/또는 NVM 셀 세트와 동일한 어레이 또는 NVM 어레이와 동일한 칩 상의 메모리 중 어느 하나에 있는 테이블에 저장될 수 있다. 본 발명의 일부의 실시예에 따르면, 어레이 또는 전체 어레이의 한 블록 또는 섹터와 관련된 히스토리 셀들만의 논리 상태 분배를 카운트하고 저장할 수 있다.
이러한 프로그램된 셀 세트의 판독 시, 본 발명의 일부의 실시예에 따르면, 주어진 논리 또는 프로그램 상태에 있는 것으로 판명된 셀의 수는, 프로그래밍 동안 저장된 대응하는 값들(예를 들어, 주어진 상태로 프로그램된 셀의 수) 또는 프로그래밍 동안 저장된 값들로부터 도출된 값(예를 들어, 주어진 상태로 또는 주어진 상태보다 높게 프로그램된 셀의 수에서, 인접하는 높은 논리 상태로 또는 인접하는 높은 논리 상태보다 높게 프로그램된 셀의 수를 뺀 셀의 수) 중 어느 하나와 비교될 수 있다. 주어진 상태에서 판독된 셀의 수와, 프로그래밍 동안 판정된/카운트된/저장된 값에 기초한 예상 값 사이에 상위(discrepancy)가 있다면, 그 주어진 프로그램 상태와 관련된 판독 검증 기준 임계값(Read Verify reference threshold value)을 상향 또는 하향으로 조정하여 그 검출된 에러를 보상할 수 있다. 본 발명의 일부의 실시예에 따르면, 이웃하는 논리 상태의 판독 검증 레벨도 상향 또는 하향으로 이동시켜, 주어진 상태에서 검출된 판독 에러를 보상할 수 있다.
예를 들어, 본 발명의 일부의 실시예에 따르면, 주어진 프로그램 상태에서 발견된(예를 들어, 판독된) 셀의 수가 예상 값보다 낮으면, 그 주어진 상태와 관련된 판독 검증 기준 전압이 감소하거나, 또는 그 주어진 상태보다 높게 판독된 셀의 수가 기대된 수를 초과하는 것으로 판정되면, 그 주어진 상태보다 높고 그 주어진 상태에 이웃하는 논리 상태와 관련된 판독 검증 기준이 상승할 수 있다. 반대로, 주어진 프로그램 상태에서 발견된(예를 들어, 판독된) 셀의 수가 예상 값보다 높으면, 그 주어진 상태와 관련된 판독 검증 기준 전압이 증가하거나, 또는 그 주어진 상태보다 높게 판독된 셀의 수가 기대된 수보다 낮은 것으로 판정되면, 그 주어진 상태보다 높고 그 주어진 상태에 이웃하는 논리 상태와 관련된 판독 검증 기준이 낮아질 수 있다. 그러므로 한 세트의 셀에 대한 판독 검증 기준 전압은, 그 세트의 셀과 관련된 각각의 상태에서 발견된/판독된 셀의 수가 그 세트의 셀의 프로그래밍 동안 카운트된 값들로부터 판독된 또는 도출된 수와 실질적으로 같아질 수 있도록 선택될 수 있으며, 이 카운트된 값들은 체크 섬 테이블에 저장되어 있던 것일 수 있다.
본 발명의 일부의 실시예에 따르면, 체크 섬 테이블은 상기 NVM 셀 세트와 동일한 칩 상에 위치할 수 있으며, 본 발명의 추가의 실시예에 따르면, 전술한 에러 검출 및 판독 검증 기준 값 조정을 수행하도록 제어기를 구성할 수 있다. 체크 섬 테이블은 상기 NVM 셀 세트와 동일한 NVM 어레이나 또는 NVM 어레이와 동일한 칩 상에 위치하는 일부의 다른 메모리 셀에, 예를 들어, 프로그램 동안 및/또는 판독 동안 제어기에 의해 사용되는 레지스터 또는 버퍼에 저장될 수 있다. 본 발명의 다른 실시예에 따르면, 전문화된 에러 코딩 및 검출 회로가, 제어기 및 동작되는 NVM 어레이와 함께 포함될 수 있다.
전술한 단계들의 일부로서 선택되는 판독 기준 레벨들은 하나 이상의 히스토리 셀의 사용과 같이 다른 방법들과 함께 수행될 수 있다. 본 발명의 일부의 실시예에 따르면, NVM 디바이스의 제어 로직은, 후술하는 바와 같이, 하나 이상의 히스토리 셀로부터 도출되는 초기의 하나의 기준 레벨 또는 한 세트의 기준 레벨(즉, 테스트 기준 레벨/셀/구조)을 사용하여, 감지된 논리 상태 분배와 저장된 논리 레벨 분배를 비교할 수 있다.
본 발명의 요지는 본 명세서에서 특별히 지적되어 있고 분명하게 청구되어 있다. 그렇지만, 본 발명은 구성 및 동작 방법 모두와 관련해서, 그리고 이것들의 목적, 특징, 이점과 함께, 첨부된 도면을 참조하여 이하의 상세한 설명을 참조하여 읽으면 가장 용이하게 이해할 수 있을 것이다.
설명의 간략화 및 명확화를 위해, 도면에 도시된 요소들은 반드시 비례대로 도시되어 있지 않다. 예를 들어, 일부의 요소들에 대한 치수는 명확화를 위해 다른 요소들보다 확대하여 도시될 수 있다. 또한, 적절하다고 고려되는 경우에는, 도면 중의 도면 부호를 반복 사용하여, 대응하는 또는 유사한 요소들을 나타낸다.
이하의 상세한 설명에서는, 본 발명의 온전한 이해를 제공하기 위해 수치상 의 특정한 상세를 설명한다. 그렇지만, 당업자는 이러한 특정한 상세가 없어도 본 발명을 실시할 수 있다는 것을 이해할 것이다. 다른 예에서, 공지의 방법, 과정, 및 구성요소에 대해서는 본 발명의 불명확성을 피하기 위해 상세히 설명하지 않는다.
그외에 구체적으로 설명하지 않는 경우에는, 이하의 논의에서 분명한 바와 같이, 전반적인 명세서 논의에서, "프로세싱", "도출", "계산", "산출", "결정", 등과 같은 용어를 사용하는 것은, 컴퓨팅 시스템의 레지스터 및/또는 메모리 내의 전자(electronic)와 같은 물리적 양(quantity)과 같은 물리적으로 표시되는 데이터를, 컴퓨팅 시스템의 메모리, 레지스터 또는 그외 정보 저장, 송신 또는 디스플레이 디바이스 내의 물리적 양으로 유사하게 나타내어지는 다른 데이터로 조작 및/또는 변환시키는, 컴퓨터 또는 컴퓨터 시스템, 또는 유사한 컴퓨팅 디바이스 또는 논리 회로(예를 들어, 제어기)의 작동 및/또는 프로세스를 언급한다는 것을 이해해야 한다.
본 발명의 실시예는 여기에서의 동작을 실행하기 위한 장치를 포함할 수 있다. 이 장치는 원하는 목적을 위해 구체적으로 구성될 수 있거나, 컴퓨터 내에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용의 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 플로피 디스크, 광학 디스크, CD-ROM, 광자기 디스크, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 전기적으로 소거 가능하고 프로그램 가능한 리드 온리 메모리(EEPROM), 자기 또는 광학 카드와 같은 임의의 형태의 디스크, 또는 전자 기기를 포함하고 컴퓨터 시스템 버스 에 연결될 수 있는 데 적절한 임의의 형태의 매체와 같은, 컴퓨터가 판독 가능한 저장 매체에 저장될 수 있으며, 여기에 한정되지 않는다.
여기서 나타내는 프로세스 및 디스플레이는 본질적으로 임의의 특별한 컴퓨터 또는 다른 장치에 관한 것이 아니다. 다양한 범용의 시스템이 여기에서의 내용에 따른 프로그램과 함께 사용될 수 있거나, 원하는 방법을 수행하도록 보다 전문화된 장치를 구성하는 데 편리할 수 있다. 다양한 이러한 시스템을 위한 원하는 방법은 이하의 상세한 설명에서 분명하게 될 것이다. 또한, 본 발명의 실시예를 임의의 특별한 프로그래밍 언어를 참조하여 설명하지는 않는다. 다양한 프로그래밍 언어를 사용하여 여기서 서술된 바와 같은 본 발명의 내용을 실행할 수 있다는 것을 이해할 수 있을 것이다.
출원인은 셀들이 복수의 소거 및 프로그래밍 사이클을 거쳐 나갈 때의 시간의 경과에 따라 동작의 윈도가 변화될 수 있다는 것을 인식하였다. 동작의 윈도는 수축될 수 있거나 및/또는 드리프트될 수 있는 데, 이렇게 수축되거나 드리프트되는 것 모두는 판독 동작의 정확성을 떨어뜨릴 수 있다.
본 발명은 기준 전압을 결정하기 위한 방법, 회로 및 시스템이다. 본 발명의 일부의 실시예는 NVM 블록 또는 어레이 내의 셀들을 동작시킬 때(판독할 때) 사용되는 동작 기준 셀 세트를 설정하는 시스템, 방법 및 회로에 관한 것이다. 본 발명의 일부로서, 적어도 NVM 블록 또는 어레이의 셀들의 서브세트는 하나 이상의 세트의 테스트 셀 또는 구조와 관련된 하나 이상의 기준 전압을 사용하여 판독될 수 있으며, 각 세트의 테스트 기준 셀 또는 구조는 테스트 기준 셀 또는 구조의 각 각의 다른 세트로부터 적어도 약간 오프셋되어 있는 기준 전압을 생성하거나 제공할 수 있다. 적어도 NVM 블록의 서브세트를 판독하는 데 사용되는 테스트 기준 셀/구조의 각각의 세트에 있어서, 판독 에러 레이트는 계산될 수 있거나 그렇지 않으면 결정될 수 있다. 상대적으로 낮은 판독 에러 레이트와 관련된 하나 또는 한 세트의 테스트 기준 셀/구조는, NVM 블록 또는 어레이에서, 서브세트의 셀의 밖에서, 다른 셀들을 동작시킬 때(예를 들어, 판독할 때) 사용되는 동작 기준 셀의 세트로서 선택될 수 있다. 다른 실시예에서는, 선택된 세트의 테스트 기준 셀들을 사용하여, 선택된 테스트 셀의 기준 전압과 실질적으로 동일한 기준 전압을 가지는 기준 셀/구조의 동작 세트를 선택하거나 설정할 수 있다.
본 발명의 일부의 실시예에 따르면, NVM 어레이 내의 한 세트의 셀의 프로그래밍 이전 또는 프로그래밍 동안에, 이 한 세트의 셀과 관련된 하나 이상의 논리 상태 또는 프로그램 상태 각각에 대해 프로그램되는 셀의 수는 카운트될 수 있으며, 논리 상태 분포는 예를 들어 체크 섬 테이블에 저장될 수 있다. 본 발명의 일부의 실시예의 부분으로서, 각각의 논리 또는 프로그램 상태로, 각각의 논리 또는 프로그램 상태까지, 및/또는 각각의 논리 또는 프로그램 상태 미만으로 프로그램되는 셀의 수는 카운트될 수 있거나, 및/또는 NVM 셀 세트와 동일한 어레이 또는 NVM 어레이와 동일한 칩 상의 메모리 중 어느 하나에 있는 테이블에 저장될 수 있다. 본 발명의 일부의 실시예에 따르면, 어레이 또는 전체 어레이의 한 블록 또는 섹터와 관련된 히스토리 셀들만의 논리 상태 분포는 카운트되고 저장될 수 있다.
이러한 세트의 프로그램된 셀의 판독 시, 본 발명의 일부의 실시예에 따르 면, 주어진 논리 또는 프로그램 상태에 있는 것으로 판명된 셀의 수는, 프로그래밍 동안 저장된 대응하는 값들(예를 들어, 주어진 상태로 프로그램된 셀의 수) 또는 프로그래밍 동안 저장된 값들로부터 도출된 값(예를 들어, 주어진 상태로 또는 주어진 상태보다 높게 프로그램된 셀의 수에서, 인접하는 높은 논리 상태로 또는 인접하는 높은 논리 상태보다 높게 프로그램된 셀의 수를 뺀 셀의 수) 중 어느 하나와 비교될 수 있다. 주어진 상태에서 판독된 셀의 수와, 프로그래밍 동안 판정된/카운트된/저장된 값에 기초한 예상 값 사이에 상위가 있다면, 그 주어진 프로그램 상태와 관련된 판독 검증 기준 임계값을 상향 또는 하향으로 조정하여 그 검출된 에러를 보상할 수 있다. 본 발명의 일부의 실시예에 따르면, 이웃하는 논리 상태의 판독 검증 레벨도 상향 또는 하향으로 이동시켜, 주어진 상태에서 검출된 판독 에러를 보상할 수 있다.
예를 들어, 본 발명의 일부의 실시예에 따르면, 주어진 프로그램 상태에서 발견된(예를 들어, 판독된) 셀의 수가 예상 값보다 낮으면, 그 주어진 상태와 관련된 판독 검증 기준 전압이 감소하거나, 또는 그 주어진 상태보다 높게 판독된 셀의 수가 기대된 수를 초과하는 것으로 판정되면, 그 주어진 상태보다 높고 그 주어진 상태에 이웃하는 논리 상태와 관련된 판독 검증 기준이 상승할 수 있다. 반대로, 주어진 프로그램 상태에서 발견된(예를 들어, 판독된) 셀의 수가 예상 값보다 높으면, 그 주어진 상태와 관련된 판독 검증 기준 전압이 증가하거나, 또는 그 주어진 상태보다 높게 판독된 셀의 수가 기대된 수보다 낮은 것으로 판정되면, 그 주어진 상태보다 높고 그 주어진 상태에 이웃하는 논리 상태와 관련된 판독 검증 기준이 낮아질 수 있다. 그러므로 한 세트의 셀에 대한 판독 검증 기준 전압은, 그 세트의 셀과 관련된 각각의 상태에서 발견된/판독된 셀의 수가 그 세트의 셀의 프로그래밍 동안 카운트된 값들로부터 판독된 또는 도출된 수와 실질적으로 같아질 수 있도록 선택될 수 있으며, 이 카운트된 값들은 체크 섬 테이블에 저장되어 있던 것일 수 있다.
본 발명의 일부의 실시예에 따르면, 체크 섬 테이블은 상기 NVM 셀 세트와 동일한 칩 상에 위치할 수 있으며, 본 발명의 추가의 실시예에 따르면, 전술한 에러 검출 및 판독 검증 기준 값 조정을 수행하도록 제어기를 구성할 수 있다. 체크 섬 테이블은 상기 NVM 셀 세트와 동일한 NVM 어레이나 또는 NVM 어레이와 동일한 칩 상에 위치하는 일부의 다른 메모리 셀에, 예를 들어, 프로그램 동안 및/또는 판독 동안 제어기에 의해 사용되는 레지스터 또는 버퍼에 저장될 수 있다. 본 발명의 다른 실시예에 따르면, 전문화된 에러 코딩 및 검출 회로가, 제어기 및 동작되는 NVM 어레이와 함께 포함될 수 있다.
전술한 단계들의 일부로서 선택되는 판독 기준 레벨들은 하나 이상의 히스토리 셀의 사용과 같이 다른 방법들과 함께 수행될 수 있다. 본 발명의 일부의 실시예에 따르면, NVM 디바이스의 제어 로직은, 후술하는 바와 같이, 하나 이상의 히스토리 셀로부터 도출되는 초기의 하나의 기준 레벨 또는 한 세트의 기준 레벨(즉, 테스트 기준 레벨/셀/구조)을 사용하여, 감지된 논리 상태 분배와 저장된 논리 레벨 분배를 비교할 수 있다.
도 3을 참조하면, 예시적 메모리 셀의 동작 개시 후 어떤 포인트에서, 소거 분배 및 프로그램된 분배(40 및 42)가 도시되어 있다.
각각의 비트를 소거 전압 EV보다 낮은 임계 전압으로 소거할 수 있지만, 소거 분배(40)는 소거 전압 EV보다 약간 높게 시프트되도록 나타날 수 있다. 출원인은, 이것은 하나의 셀의 2 비트가 서로에 대해 약간의 영향을 주는 사실에 기인할 수 있다는 것을 깨달았다. 2 비트가 소거되면, 각각의 비트의 임계 전압은 (소거 분배(40) 내의 작은 분배(44)에 의해 표시된 바와 같은) 소거 전압 EV보다 낮아질 수 있다. 그렇지만, 2 비트 중 하나의 비트가 다른 비트가 소거되는 동안 프로그램되면, 소거된 비트의 임계 전압은 그 다른 비트의 프로그램된 상태로 인해, 더 높게 나타날 수 있다. 이것은 소거 분배(40) 내의 제2의 작은 분배(46)에 의해 표시되며, 이 비트들 중 일부는 소거 전압 EV보다 높게 되도록 나타나는 임계 전압을 가질 수 있다. 이것을 통상적으로 "제2 비트 효과(second bit effect)"라 칭한다. 추가로, 전하 재분배(charge redistribution) 및 트래핑 층으로의 의도하지 않은 전하 주입(unintentional charge injection)으로 인해, 소거된 비트가 소거 전압 EV 보다 높게 시프트되도록 나타날 수 있다.
출원인은 또한, 반복된 프로그램 및 소거 사이클 후, 프로그램된 분배(42)가 프로그래밍 전압 PV보다 낮게 시프트될 수 있다는 것도 깨달았다. 이것은 소거/프로그램 사이클 후의 셀들의 보존 속성(retention property)에 기인할 수 있다. 프로그램된 분배(42)의 이러한 하향 시프트는 시간 및 온도에 의존하며, 시프트 레이트 역시, 셀이 그 과거에 경험했던 프로그램/소거 사이클의 수에 따라 다르다.
이러한 시프팅 분배의 결과는 동작의 윈도를 동작의 다른 윈도 Wm으로 수축 되도록 할 수 있다. 출원인은 이 다른 윈도 Wm이 원래의 윈도 W0와 정렬되거나 정렬되지 않을 수 있다는 것을 깨달았다. 도 3은 그 중심이 원래의 윈도 W0의 중심으로부터 시프트된 예시적 윈도 Wm을 도시한다. 출원인은 이러한 변화들 중 하나 또는 양쪽 모두는 판독 동작의 질(quality)에 영향을 미칠 수 있다는 것을 깨달았다. 이것은 도 4에 도시되어 있으며, 도 4를 참조한다.
도 4는 도 3과 유사하지만, 판독 기준 레벨 RD 및 그 관련된 디자인 마진 M1이 부가되어 있다. 종래 기술에서는, 판독 기준 레벨 RD가 그 기대된 프로그램 및 소거 마진 손실에 따라 위치하여야 한다. 통상적으로, 프로그램 마진 손실이 더 크고, 그래서 도 4에서, 판독 기준 레벨 RD는 소거 검증 레벨 EV에 더 가까이 할당되어, 보존 손실(retention loss)이 발생한 후에 프로그램 상태 비트의 정확한 판독을 보장한다. 판독 기준 레벨 RD와 소거 검증 레벨 EV 사이의 거리는 소거 상태 비트의 정확한 판독을 확실하게 하도록 제공된 총 소거 마진이다. 이러한 총 소거 마진을 벗어나서, 마진 M1은 회로 결함(circuit deficiency)을 보상하고 소거된 비트의 정확한 판독을 확실하게 하기 위해 필요할 수 있다. (통상적으로 소거 동작 후) EV 레벨보다 낮은 상기 소거된 비트의 원래의 위치는 M1 마진보다 큰 마진을 제공하고, 그래서 '1' 비트의 신뢰할만한 판독을 제공한다. 불행히도, 도 4에 도시된 바와 같이, 소거 분배(40)는 소거 임계 전압 EV보다 높게 드리프트될 수 있기 때문에, 마진 M1은 더 이상 유지되지 않을 수 있다. 실선(solid marking)들로 표시된, 소거 분배(46) 내에 일부의 비트가 있을 수 있으며, 이것은 임계 전압이 마진 M1보다 낮기 때문에 잘못 판독될 수 있다(즉, 프로그램된 것으로 판독될 수 있 다).
도 5a, 도 5b, 도 5c를 참조하면, 동작의 윈도 내에서 변화의 함수로서 움직일 수 있는, 이동하는 판독 기준 레벨 MRL을 사용해서, 본 발명에 따라 구성 및 동작하는, 메모리 셀의 판독 방법이 도시되어 있다.
본 발명의 양호한 실시예에 따라, 소거 및 프로그램 동작 후 짧은 시간 내에(도 5a), 이동하는 판독 레벨 MRL은 소거 분배(50A) 및 프로그램된 분배(52A) 사이의 판독 레벨 RD1에 위치할 수 있고, 여기서 소거 분배(52A)는 이제 소거 임계 전압 EV(제2 비트의 영향으로 인하여)보다 약간 높고, 프로그램된 분배(52A)는 이제 전체적으로 또는 거의 전체적으로 프로그래밍 임계 전압 PV보다 높다. 적절한 마진 M1 및 M0는 회로 결함 및 감지 계획 결함을 극복하고 비트 상태의 정확한 검출을 확실하게 하기 위해 판독 레벨 RD1로부터 정의될 수 있다. 도 5a에서, 소거 분배 및 프로그램 분배는 각각 마진 M1 및 M0를 넘어서고 있다. 그러므로 이 포인트에서, 판독 레벨 RD1은 1들과 0들 모두를 성공적으로 그리고 신뢰성 있게 판독할 수 있다.
셀이 이미 복수의 프로그래밍 사이클 및 소거 사이클을 통과하였다면, 시간 주기 후, 분배는 시프트될 수 있다. 도 5b에서, 이제 52B로 표시된 프로그램 분배는, 더 낮게 움직였고, 그래서 그것의 상당한 부분이 프로그램 임계 전압 PV보다 낮다. 그렇지만, 여기서 50B로 표시된 소거 분배도 통상적으로 낮게 이동하였다. 동작 윈도 WB가 도 5a의 동작 윈도(WA로 표시됨)에 근접하거나 동작 윈도와 동일한 폭이어도, 그 중심이 변화하였다. 그 결과, 마진 M0을 갖는 판독 기준 레벨 RD1은 프로그램 분배(52B) 내의 모든 비트를 '0'으로서 더 이상 정확하게 판독하지 못한다.
본 발명의 바람직한 실시예에 따르면, 도 5b의 상황에 있어서, 이동하는 판독 레벨 MRL은 제2 판독 레벨 RD2로 이동할 수 있다. 이 상황에서, 판독 레벨 RD2를 참조하여 비트를 판독할 때, 마진 M0 및 M1은 시프트된 RD2 판독 레벨과 관련해서 유지되며, 그러므로 양측의 분배(50B 및 52B)에서의 모든 비트는 소거된('1') 및 프로그램된('0') 것으로 정확하게 판독될 수 있다.
도 5c는 분배들이 더 시프트되어, 동작 윈도 WC가 더 수축 및/또는 시프트된 것을 나타내는 제3의 경우를 도시하고 있다. 본 발명의 바람직한 실시예에 따르면, 이동하는 판독 레벨 MRL은 (마진 M0 및 M1과 함께) 제3 판독 레벨 RD3로 이동하여, 변경된 동작 윈도를 수용하고, 분배(50C 및 52C) 내의 모든 비트의 신뢰성 있는 판독을 확실하게 한다.
판독 레벨 RD1 및 RD2는 도 5c의 분배를 성공적으로 판독하지 못한다는 것을 이해할 수 있을 것이다. 판독 레벨 RD1 및 RD2 모두는 0들 중 적어도 일부를 잘못 판독할 것이다(왜냐하면 프로그램 분배(52C)의 좌측에서 판독 레벨까지의 거리는 필요한 마진 M0보다 작기 때문이다). 마찬가지로, 제3 판독 레벨 RD3는 도 5a 및 도 5b의 분배에 유용하게 사용된 1들 중 일부를 잘못 판독할 것인데, 왜냐하면 분배 50A 및 50B의 우측은 판독 레벨 RD3로부터 필요한 마진 M1을 유지하지 않기 때 문이다.
임의의 주어진 시간에서 활용하기 위해 어느 판독 레벨을 선택하는 것은 임의의 적절한 방식으로 수행될 수 있으며 모든 그러한 방법은 본 발명에 포함된다. 도 6a를 참조하면 하나의 예가 도시되어 있다. 이 예에서, 도면 부호 60으로 표시된 메모리 어레이는 판독될 메모리 셀(62) 및 히스토리 셀(64)을 포함할 수 있다. 적어도 하나의 히스토리 셀(64)은 메모리 셀(62)의 서브세트와 관련될 수 있으며, 실질적으로 동일한 이벤트들을, 바람직하게 실질적으로 동시에, 메모리 셀(62)의 그 대응하는 서브세트와 동일한 조건으로 통과할 수 있다.
도 6b를 참조하면 특정한 예가 도시되어 있다. 이 예에서, 히스토리 셀(64A)은 메모리 셀의 행 A와 관련될 수 있고, 셀(62)과 동시에 프로그램될 수 있고 소거될 수 있으며, 항상 그 공지의 미리 결정된 상태로 다시 되돌아간다. 이 미리 결정된 상태는, 예를 들어, 셀의 양측의 비트들(즉, 양측의 저장 영역)이 프로그램된 상태에 있거나, 다른 경우에, 비트들 중 단지 하나의 비트만이 그 다른 비트가 소거된 상태를 유지하는 동안 프로그램된 상태에 있도록 될 수 있다.
도 6c를 참조하면, 다른 예가 도시되어 있다. 이 예에서, 히스토리 셀(64)의 세트 H'는 어레이(60) 내의 메모리 셀(62)의 섹션 G'와 관련될 수 있다. 히스토리 셀(64)의 세트 H'는, 메모리 어레이 내의 셀들이 이 셀들과 관련 있는 섹션 G'의 메모리 셀(62)과 실질적으로 동일한 이벤트를 실질적으로 동일한 조건으로 통과하는 한, 메모리 어레이 내의 어느 곳에도 있을 수 있다. 히스토리 셀(64)은 항상 미리 결정된 상태로 되돌아간다. 히스토리 셀(64)의 일부는 프로그램된 상태의 양측 비트(즉, 양측의 저장 영역)를 가질 수 있는 반면, 다른 히스토리 셀은 프로그램된 상태의 비트들 중 하나만 가질 수 있다.
도 6d에서, 히스토리 셀(64)의 세트 H는 어레이(60)의 섹션에 가까운 행의 셀들일 수 있다. 통상적으로, 각각의 이러한 행은 512 - 1K 셀을 가질 수 있는 반면, 섹션 G에는 256 - 512 행이 있을 수 있다.
히스토리 셀(64)은, 관련된 메모리 셀(62)의 서브세트를 판독하는 데 사용하기 위해, 가장 적절한 기준 판독 레벨을 결정하는 데 사용될 수 있다. 히스토리 셀(64)('0' 정보판독, 왜냐하면 히스토리 셀(64)은 통상적으로 프로그램된 상태에 있기 때문)의 정확한 정보판독(readout)을 해낼 수 있는 기준 판독 레벨, 또는 더 적절하게, 가장 높은 기준 판독 레벨은, 메모리 셀(62)의 그 관련 서브세트를 판독하기 위해 추가된 마진과 함께 또는 추가된 마진 없이 사용될 수 있다.
히스토리 셀(64)을 정확하게 판독하는 데 사용되는 기준 판독 레벨은 "히스토리 판독 기준 레벨"이라 알려져 있다. 메모리 셀의 관련 서브세트는 히스토리 판독 기준 레벨과 동일할 수 있거나 또는 추가된 마진을 가질 수 있는 "메모리 판독 기준 레벨"로 판독될 수 있다.
도 7을 참조하면, 2개의 프로그램 분배(61 및 63) 및 소거 분배(65)가 도시되어 있다. 프로그램 분배(61)는 도 6d에 도시된 히스토리 셀(64)에 대한 프로그램 분배일 수 있으며, 프로그램 분배(63)는 히스토리 셀(64)이 관련될 수 있는 어레이(60) 내의 어레이 셀(62)의 그룹 G에 대한 프로그램 분배일 수 있다. 더 작은 수의 히스토리 셀(64)이 더 큰 수의 어레이 셀(62)을 나타낼 수 있기 때문에, 도 7 에는 분배(61)가 분배(63)보다 더 작게 도시되어 있다. 따라서, 프로그램 분배(61)의 에지 EPH는 프로그램 분배(63)의 에지 EPG보다 더 높은 전압에 위치할 수 있다.
도 7은 히스토리 판독 기준 레벨을 정의하기 위한 2개의 히스토리 판독 레벨 RD1' 및 RD2'와, 3개의 관련 메모리 판독 레벨 RD1, RD2, RD3을 도시하며, 여기서 RD1'>RD2' 및 RD1>RD2>RD3이다.
히스토리 프로그램 분배(61)는 히스토리 판독 레벨 RD1'으로 먼저 검증받는다. 도 7에 도시된 바와 같이, 판독 레벨 RD1'이 사용될 때 히스토리 셀(64)의 일부가 소거된 것으로 판독되면, 히스토리 판독 레벨 RD2'는 히스토리 셀(64)을 판독하는 데 사용될 수 있다. 이 예에서, 히스토리 판독 레벨 RD2'는 히스토리 셀(64)을 판독할 때 성공적일 수 있으며, 이에 따라, 메모리 셀(62)의 그 관련 서브세트 G도 그 관련 메모리 판독 기준 레벨 RD2를 사용하여 판독한다. 도 7의 실시예에서, 이 예에서 RD2'인 가장 낮은 판독 기준 레벨은 판독 레벨 RD2(모든 히스토리 셀이 히스토리 판독 레벨 RD2'로 프로그램된 것으로 판독될 때)와 관련될 수 있거나, 판독 레벨 RD3(일부의 히스토리 셀이 RD2'로 소거된 것으로 판독될 때)과 관련될 수 있다.
도 7은 각각의 히스토리 판독 레벨 RDi'과 그 관련 메모리 판독 레벨 RDi 사이의 마진 MHRDi를 도시하고 있다. 도 7의 예에서, 마진 MHRDi는 분배(61 및 63)에서 서로 다른 수의 비트들과 관련된 예측된 차이(projected difference) EPH-EPG로서 정의될 수 있다. 마진 MHRDi는 임의의 다른 적절한 방식으로 정의될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 일반화시키기 위해, 프로그램된 히스토리 셀(64)의 세트 H의 일부가 히스토리 판독 셀 RD(j)'을 사용해서는 손상확하게 판독되지만(즉, 소거된 것으로 판독되지만), 히스토리 판독 레벨 RD(j+1)'을 사용해서는 정확하게 판독되는 경우에, 그 관련 서브세트 G는 메모리 셀(62)의 RD(j+1) 메모리 판독 기준 레벨을 사용하여 양호하게 판독될 수 있다. 이를 위해, 메모리 판독 기준 레벨과 동일한 수의 히스토리 판독 기준 레벨이 있을 수 있다.
대안적으로 그리고 도 7과 관련해서 전술한 바와 같이, 메모리 판독 기준 레벨보다 작은 하나의 히스토리 판독 기준 레벨이 있을 수 있다. 이 예에서, 가장 낮은 레벨 RD(j)'는 2개의 레벨을 제공할 수 있다. 이 가장 낮은 레벨 RD(j)'의 정확한 판독은 RD(j) 레벨과 관련될 수 있는 반면, 손상확한 판독은 RD(j+1) 레벨과 관련될 수 있다.
메모리 셀(62)의 각각의 서브세트 G를 판독하는 데 사용되는 가장 적절한 기준 판독 레벨은 여러 가지 방법 중 어느 하나의 방법으로 결정될 수 있는 데, 그러한 방법 중 네 가지를 이하에 설명한다.
A) 히스토리 셀(64)의 전부 또는 일부에 대하여 판독 기준 레벨 RD(j)를 가지는 기존의 판독 기준 셀의 전부 또는 일부를 판독하는 것.
B) 히스토리 셀(64)의 전부 또는 일부에 대하여 판독 기준 레벨 RD(j)에 약 간의 마진 MH를 더한 레벨에 위치하는 특정한 기준 셀을 판독하는 것, 여기서 MH는 예측된 차이 EPH-EPG이거나 임의의 다른 적절한 마진일 수 있다. 대안적으로, 판독 레벨 RD(j)마다 별도의 마진 MH(j)이 있을 수 있다.
C) 히스토리 셀(64)의 전부 또는 일부에 대하여 판독 기준 레벨 RD(j)를 가지는 기존의 판독 기준 셀의 전부 또는 일부를 판독하되, 일부의 마진을 도출하기 위해, 판독 기준 셀의 워드 라인과는 다른 레벨에서 히스토리 셀(64)의 워드 라인을 활성화하는 것.
D) 히스토리 셀(64)의 전부 또는 일부에 대하여 판독 기준 레벨 RD(j)를 가지는 기존의 판독 기준 셀의 전부 또는 일부를 판독하되, 예를 들어, 히스토리 또는 판독 기준 셀 중 적어도 하나의 신호에서 전류 신호 또는 전압 신호를 가감함으로써, 각각의 이러한 판독 동작에서 일부의 마진 MH(j)를 도출하는 것.
히스토리 셀(64)에 대하여 서로 다른 히스토리 판독 기준 레벨들을 판독하고, 메모리 셀(62)의 관련 서브세트 G를 판독하기 위해 최적의 메모리 판독 기준 레벨을 결정하는 데 충분한 시간이 허용되는 응용에서, 이러한 동작들은 (메모리 셀(62)의 관련 서브세트 G를 판독하기 전에) "온 더 플라이(on the fly)"로 수행될 수 있다. 대안적으로, 히스토리 셀(64)은 미리 결정된 시간에서 판독될 수 있으며, 정보판독을 분석하고 적절한 히스토리 판독 기준 레벨을 선택함으로써, 그 결과들은 나중에 메모리 셀(62)의 판독이 필요해질 때 사용하기 위해 저장될 수 있다. 이러한 미리 결정된 시간은, 오랫동안의 동작(예를 들어, 프로그램 또는 소거) 전후에 또는 아이들 타임(idle time)에, 디바이스의 시동(power-up) 시에 있을 수 있다. 히스토리 셀 (64)은 직렬로, 병렬로 그리고 직렬/병렬 혼합 형태로 판독될 수 있다.
히스토리 셀(64)은 어레이 메모리 셀(62)과 동일한 타입의 멀티 비트 NROM 셀로 이루어질 수 있다. 히스토리 셀은 셀 모드 당 하나의 비트로, 셀 모드 당 이중의 비트로, 또는 멀티레벨 모드에서 동작될 수 있다. 히스토리 셀(64)의 프로그램된 상태는 그 셀 내의 단지 하나의 비트 또는 양측의 비트를 프로그래밍함으로써 달성될 수 있다. 히스토리 셀(64)은 그 관련 메모리 셀(62)을 소거하는 것에 가까운 시간에, 또는 그 관련 메모리 셀(62)과 함께 소거될 수 있거나, 또는 그 관련 메모리 셀(62)을 소거하는 동안 소거될 수 있다. 히스토리 셀의 프로그래밍은, 히스토리 셀과 그 관련 메모리 셀(62)을 소거한 후, 또는 그 관련 메모리 셀(62) 내의 비트들의 서브세트를 프로그래밍하는 것에 가까운 시간에, 짧게 실행될 수 있다.
출원인은 본 발명에 서술된 이동하는 판독 레벨 방법의 효율성이, 판독 레벨과, 프로그램 임계 전압 및 소거 임계 전압 사이의 축소된 마진으로 인한 셀의 손상확한 판독이 발생하지 않을 수 있도록, 메모리 판독 기준 레벨의 적절한 배치에 따라 다를 수 있다는 것을 깨달았다. 전술한 바와 같이, 메모리 판독 기준 레벨은 히스토리 셀(64)의 함수인 히스토리 판독 기준 레벨에 기초하여 위치할 수 있다.
출원인은 히스토리 셀(64)의 하나의 그룹이 메모리 셀(62)의 그 관련 그룹을 충실하게 나타내기 위해서는 도 8에 도시된 통계적 현상으로 인해 그 능력에 제한을 받을 수 있다는 것을 깨달았다. 도 8은 서브그룹이 그 일부를 이루는 그룹 G 또는 G'와 같은 큰 그룹을 충실하게 나타내는, 히스토리 셀(64)의 그룹 H와 같은 서브그룹의 능력이 본질적으로 불완전하다는 것을 나타내고 있다. 도 8에서, 프로그램 임계 분배(66, 67, 68, 69)는 NROM 어레이에 있어서 메모리 셀의 다양한 크기의 서브그룹들에 대해 도시되어 있다. 곡선(66)은 800 메모리 셀의 한 그룹에 대한 프로그램 임계 분배를 나타내며, 곡선(67, 68 및 69)에 의해 나타내어지는 그룹들 내의 셀의 수는 각각 7천, 6만 및 3백만 메모리 셀이다.
어레이(60) 내의 메모리 셀(62)의 그룹 G에 대한 프로그램 임계 분배와 같은 정상 분배를 지배하는 통계 법칙에 따르면, 메모리 셀의 서브그룹이 클수록 프로그램 임계값의 범위는 넓다. 이것이 도 8에 도시되어 있으며, 셀의 가장 큰 그룹(곡선 69)은 1.3V의 범위로 확장하고, 셀의 가장 작은 그룹(곡선 66)은 0.9V의 범위로 확장한다. 곡선(67 및 68)에 의해 나타내어지는 중간 크기의 서브그룹은, 도 8에 도시된 바와 같이, 각각 1V 및 1.1V의 범위로 확장한다.
그러므로 출원인은 본 발명의 바람직한 실시예에서, 서브세트 H의 히스토리 셀(64)의 수가, 셀들이 나타내어지도록 의도된 어레이 그룹 G 내의 셀의 수에 접근할수록, 샘플링은 더욱 많이 표시되고, 이로부터 결정되는 판독 레벨은 더욱 효과적이게 된다는 것을 깨달았다.
도 9를 참조하면, 히스토리 셀(64)의 그룹 H에 기초하여 위치가 결정되는 이동하는 판독 레벨의 효율성을 향상시키도록 정해질 수 있는 NROM 어레이의 셀 서브그룹에서의 전압 분배에 대한 추가의 통계 특성이 도시되어 있다. 도 9는 동일한 히스토리를 가지는 동일한 어레이로부터의 프로그램된 NROM 셀의 2개의 서브그룹에 대한 2개의 임계 전압 분배(70 및 72)를 도시한다. 분배(70)는 삼각형으로 표시되어 있고, 분배(72)는 도트로 표시되어 있다. 도 9에서 알 수 있는 바와 같이, 이 분배들은 매우 높은 중첩도를 보이고 있지만, 도트 분배(72)는 에지에서, 즉 도트 분포의 일반적인 패턴을 벗어나 있는 오류의 데이터 포인트에서, 일부의 "노이즈"를 보이고 있다. 5.45V의 임계 전압을 가지는, 도트 분포(72)의 노이즈 좌측 에지에는, 하나의 비트를 나타내는 포인트 DE가 있다. 그렇지만, 좌측 에지에 노이즈가 없는 삼각형 분배(70)에서는, TE로 표시되어 있는 좌측 상의 가장 작은 포인트는 5.65V에 있고, 3 비트를 나타낸다.
도 9에서는, 오류가 있는 데이터 포인트의 통계적 이벤트에서, 히스토리 판독 레벨을 설정하기 위해 히스토리 셀의 하나의 그룹의 가장 낮은 임계 전압값 Vtp를 사용하는 것은, 동일한 어레이의 2개의 서브그룹의 프로그램 분배 상의 유사한 에지 포인트들 사이의 200 mV 상위에 의해 증명된 바와 같이, 상당한 불확실성을 유도할 수 있다는 것을 보여주고 있다. 그러므로 출원인은 통계적 노이즈가 발생할 수 있는 분배들의 에지를 넘는 포인트에서 히스토리 판독 기준 레벨을 결정하는 것이 바람직할 수 있다는 것을 깨달았다.
도트 분배(72)의 노이즈 에지를 넘는 예시적 포인트 DR이 도 9에 표시되어 있다. 5.65V에 위치한 DR은 10 비트를 나타낸다. 그것은 도트 분배(72) 내의 제1의 포인트이며, 프로그램 임계 전압이 이 포인트에 설정된 경우에 소거된 것으로 8 이상의 프로그램된 셀이 손상확하게 감지될 수 있다. 삼각형 분배(70) 내의 유사한 포인트 TR은 24 비트를 나타내고 5.7V에 위치한다. 논-에지(non-edge) 포인트 들 DR 및 TR의 임계 전압값들 사이의 50 mV 상위와, 논-에지 포인트가, 어레이 그룹 G와 관련된 히스토리 그룹 H와 같은, 하나의 큰 그룹에 속하는 더 많은 수의 서브그룹에 더 많은 의미 있는 기준 포인트를 제공할 수 있는 에지 포인트 DE 및 TR의 임계 전압값들 사이의 200 mV 상위와의 비교에 의해 보여질 수 있다.
그러므로 본 발명의 바람직한 실시예에 따르면, 히스토리 판독 기준 레벨 및 메모리 판독 기준 레벨은 이하와 같이 히스토리 셀(64)의 임계 전압 분배에 기초하여 결정될 수 있다:
a) 히스토리 판독 기준 레벨은 분배에서 X번째의 가장 낮은 임계 전압인 프로그램 임계 전압으로 설정될 수 있으며, 여기서 X는 1과 N 사이일 수 있으며, 여기서 N은 분배 내에서의 셀의 수(단일 비트 셀들인 경우) 또는 비트(멀티-비트 셀들인 경우)이다. X의 역할은 분배들의 노이지 에지를 회피함으로써 통계적 불확실성을 줄이는 것이다.
b) 어레이 내의 셀들의 그 관련 그룹을 감지하기 위한 메모리 판독 기준 레벨은 메모리 판독 기준 레벨에 더해지는 추가의 마진을 갖는 히스토리 판독 기준 레벨에 기초한 값으로 설정될 수 있다.
출원인은 본 발명의 바람직한 실시예에 따라, 히스토리 그룹 H와 어레이 그룹 G가 나타내는 이 두 그룹 사이의 매치를 최대화하기 위해, 히스토리 셀(64)의 히스토리 그룹 H 및 메모리 셀(62)의 그 관련 어레이 그룹 G가 프로그램될 수 있는 방법, 및 이러한 히스토리 셀(64) 및 어레이 셀(62)이 소거될 수 있는 방법도 수행될 수 있다는 것을 또한 깨달았다.
본 발명의 바람직한 추가의 실시예에 따르면, 히스토리 그룹 H는 소거에 이어 발생하는 의도적인 대기 기간(intentional wait period) 후 프로그램될 수 있으며, 그래서 히스토리 그룹 H의 소거 및 프로그래밍 사이의 시간 경과를 그 관련 어레이 그룹 G의 소거 및 프로그래밍 사이의 시간 경과와 일치시켜, 히스토리 그룹 H를 어레이 셀 G의 더 좋은 대표적인 샘플이 될 수 있도록 한다.
본 발명의 다른 추가의 실시예에 따르면, 발명의 명칭이 "A method of Erasing Non-Volatile Memory Cells"(관리번호 No.P-9014-US)이고 본 출원과 동일한 날짜에 출원되었으며 본 출원에 원용되는, 출원인의 공동 계류중인 출원에 서술된 바와 같이, 어레이 그룹 G의 소거 동작들은 서브그룹들로 분할될 수 있다. 출원인은 작은 그룹들 내의 소거되는 메모리 셀들이, 이러한 작은 그룹들의 메모리 셀들의 규칙성 및 그 관련 히스토리 셀과의 동작상의 매치를, 셀들의 과소거(over-erasure)를 방지함으로써 향상시킬 수 있다는 것을 깨달았다. 작은 그룹들 내의 소거되는 셀들은 많은 메모리 셀들의 노출을 방지함으로써 셀들의 과소거를 방지할 수 있으며, 이러한 많은 메모리 셀들 중 대부분은, 단지 수 개의 변하지 않는 셀들을 소거하는 데 필요한 반복적인 소거 동작에 대해, 수 회의 소거 동작 후 성공적으로 소거될 수 있다. 어레이의 행은 통상적으로 극히 미미한 소거 펄스로 소거될 수 있기 때문에, 본 실시예는 어레이(60)의 행들로부터 작은 그룹들을 형성함으로써 실행될 수 있다.
어레이 그룹 G를 프로그래밍할 수 있는 방법을 이용하면, 이동하는 판독 레벨 방법의 효율성 역시 향상될 수 있다. 도 10a 및 도 10b를 참조하면, 본 발명의 바람직한 실시예에 따른 어레이 그룹 G를 프로그래밍하는 방법이 본 발명의 이동하는 판독 레벨 방법을 지지할 수 있는 방법이 도시되어 있다.
도 10a는 사이클 후의 소거 분배(80A) 및 프로그래밍 분배(82A)를 도시하고 있는 반면, 도 10b는 사이클 후의 리텐션 베이크(retention bake) 후의 소거 분배(80B) 및 프로그램 분배(82B)를 도시하고 있다.
도 10a에는, 프로그램 분배(82A)는 프로그램 검증 레벨 PV0보다 완전하게 위에 위치하며, 이 프로그램 검증 레벨 PV0는 프로그램 분배(82A)의 그 가장 좌측의 에지에 위치하는 것이 도시되어 있다. 한편 소거 분배(80A)는 소거 검증 레벨 EV를 지나서까지 연장한다. 출원인은, 이러한 중첩은 이중 비트 셀에서 하나의 비트가 프로그램되고 하나의 비트가 소거될 때 2개의 비트 사이에 상당한 전기적 누화(cross talk)가 있는 "제2 비트 효과"에 기인할 수 있다는 것을 깨달았다. 그 이웃하는 프로그램된 비트의 영향으로 인해, 이러한 누화는 소거된 비트의 임계 전압을 분명하게 증가시킨다. 프로그램된 비트의 소거된 비트 이웃들에서의 누적된 임계 전압 증가로 인해, 소거 검증 레벨 EV에 걸쳐, 소거된 분배(80A)의 중첩이 일어난다.
도 10a에서, 제2 비트 효과를 수용하고 모든 소거된 비트의 정확한 판독을 제공하기 위해, 이동하는 판독 레벨 RDO는 분배(80A)의 에지(86)와 판독 레벨 RDO 사이의 마진을 설정하도록 우측으로 이동하였다.
도 10b는 "사이클 후의 보존(retention after cycling)" 동작 후의 프로그램 분배 및 소거 분배(82A 및 82B)의 상대적 위치를 각각 도시하고 있다. 사이클 후 의 보존 동작은 많은 수의 프로그램 사이클 및 소거 사이클이 실행된 후의 오랜 주기 동안 정확한 데이터를 저장하기 위해 칩의 성능을 에뮬레이트하도록 실행될 수 있다. 프로그래밍 상태와 소거된 상태 사이의 비트를 많은 회수(예를 들어, 100,000 사이클)로 사이클링 하는 것과, 미리 정해진 시간 주기 동안 칩을 베이킹하는 것을 포함한다. 도 10b에는, 프로그램 분배(82B) 및 소거 분배(80B) 모두를 시프트 다운시킨 후, 프로그램 분배(82B)의 더 많은 극단의 시프트로 인해 소거 분배(80B)의 가장 우측의 에지와 프로그램 분배(82B)의 가장 좌측의 에지 사이의 감지 윈도가 극심하게 감소하는 것을 도시하고 있다.
본 발명의 바람직한 실시예에 따르면, 더 넓은 감지 윈도가 위치할 수 있도록 함으로써, 이동하는 판독 레벨의 효율성을 향상시키기 위해, (수행된 소거 동작이 없는) 추가의 프로그래밍이 실행될 수 있는 프로그램 검증 레벨 PV1이 낮아져서, 제2 비트 효과를 감소시키고 베이(bay)에 있는 감지 윈도상의 소거 분배(80B)의 가장 우측의 에지의 침입(encroachment)이 계속 이루어질 수 있다. 이것은 가장 좌측의 에지(84B)가 가장 우측의 에지(84A)보다 작아지도록 소거 분배와 EV 레벨의 중첩이 감소할 수 있다는 것을 의미할 수 있다. 그러므로 이동하는 판독 레벨 RD1은 분배들(80B 및 82B) 사이에 여전히 위치할 수 있어 셀들의 기능이 계속 허용될 수 있다.
본 발명의 바람직한 실시예에 따르면, 낮은 프로그램 검증 레벨 PV1을 활용하는 어레이 또는 어레이의 섹션 상에서 소거 동작이 수행된 후, 프로그램 검증 레벨은 그 초기의 레벨 PV0로 복귀할 수 있다. 이것은 소거 후, 셀들이 그 자연스런 상태(natural state)에 더 가까운 상태로 복귀할 수 있기 때문에 될 수 있다.
게다가, 히스토리 판독 기준 레벨 및 메모리 판독 기준 레벨 역시 소거 동작 후에 그것들의 원래의 레벨로 복귀할 수 있다.
본 발명의 소정의 특징들에 대해 도시하고 설명하였지만, 당업자는 많은 변형, 대체, 변화, 및 등가물을 수행할 수 있다. 그러므로 첨부된 청구의 범위는 본 발명의 진정한 정신에 부합할 때 이러한 모든 변형 및 변화를 망라하도록 의도된 것임을 이해할 수 있을 것이다.
도 1은 종래 기술의 NROM 셀에 대한 개략도이다.
도 2a는 임계 전압 Vt의 함수로서 NROM 셀의 메모리 칩의 프로그램된 상태 및 소거된 상태의 분배를 나타내는 개략도이다.
도 2b는 멀티 레벨 셀(MLC)의 상이한 프로그램 상태의 한계와 각각 관련된 서로 다른 임계 전압들을 도시하는 그래프이다.
도 2c는 Vt 드리프트로 인한 예시적 멀티 레벨 셀(MLC)의 각각의 프로그램 상태와 관련된 임계 전압(Vt)의 측정된 변화를, 10 사이클 및 1000 사이클에 있어서의 시간의 함수로서 나타내는 그래프이다.
도 3은 예시적 메모리 어레이의 동작 개시 후의 어떤 포인트에서 소거 분배 및 프로그램된 분배에 대한 개략도이다.
도 4는 도 3에 도시된 소거 분배 시프트의 결과(outcome)로서 발생하는 지정된 마진의 감소에 대한 개략도이다.
도 5a, 도 5b, 도 5c는 동작의 윈도 내에서 변화의 함수로서 움직일 수 있는 이동하는 판독 기준 레벨을 사용해서, 본 발명에 따라 구성 및 동작하는, 메모리 셀의 판독 방법에 대한 개략도이다.
도 6a, 도 6b, 도 6c, 도 6d는 도 5a, 도 5b, 도 5c의 방법을 실행하는 데 유용한, 히스토리 셀 및 메모리 셀의 대안의 위치를 나타내는 개략도이다.
도 7은 도 6a, 도 6b, 도 6c, 도 6d의 히스토리 셀 및 메모리 셀에 대한 히 스토리 판독 기준 레벨 및 메모리 판독 기준 레벨을 결정하는 방법에 대한 개략도이다.
도 8은 NROM 어레이 내의 메모리 셀에 있어서 다양한 크기의 서브그룹의 프로그램 임계 분배에 대한 개략도이다.
도 9는 본 발명에 따라 판독 기준 레벨을 결정하는 대안의 방법을 설명하는 데 유용한, 평활 프로그램 임계 분배와 통계적으로 들쭉날쭉한 에지와의 비교를 나타내는 비교도이다.
도 10a 및 도 10b는 본 발명에 따라 프로그램 검증 레벨을 감소시키는 방법을 나타내는 프로그램 임계 분배 및 소거 임계 분배에 대한 개략도이다.

Claims (16)

  1. 비휘발성 메모리(NVM) 셀 세트에 대하여 정해진 논리 상태와 관련된 판독 기준 레벨을 선택하는 방법에 있어서,
    상기 NVM 셀 세트와 관련된 히스토리 셀로부터 초기 판독 기준 레벨을 도출하는 단계; 및
    상기 초기 판독 기준 레벨을 사용하여 감지된 상기 NVM 셀 세트의 논리 상태 분배와, 상기 NVM 셀 세트의 저장된 논리 상태 분배를 비교하는 단계
    를 포함하는 판독 기준 레벨 선택 방법.
  2. 제1항에 있어서,
    상기 초기 판독 기준 레벨을 도출하는 단계는, 상기 히스토리 셀에 대한 기준 레벨을 결정하는 단계를 포함하는, 판독 기준 레벨 선택 방법.
  3. 제2항에 있어서,
    NVM 셀 세트에 대한 정해진 논리 상태와 관련된 상기 초기 판독 기준 레벨은, 상기 초기 판독 기준 레벨이 도출되는 상기 히스토리 셀의 기준 레벨과 동등하지 않은 레벨에 있는, 판독 기준 레벨 선택 방법.
  4. 제3항에 있어서,
    NVM 셀 세트에 대한 정해진 논리 상태와 관련된 상기 초기 판독 기준 레벨과 상기 초기 판독 기준 레벨이 도출되는 상기 히스토리 셀에 대한 기준 레벨 사이의 차이는, 유지되는 미리 결정된 마진에 기초하는, 판독 기준 레벨 선택 방법.
  5. 제2항에 있어서,
    NVM 셀 세트에 대한 정해진 논리 상태와 관련된 상기 초기 판독 기준 레벨은, 상기 초기 판독 기준 레벨이 도출되는 히스토리 셀의 판독 기준 레벨과 실질적으로 동등한 레벨에 있는, 판독 기준 레벨 선택 방법.
  6. 제1항에 있어서,
    상기 논리 상태 분배의 비교 결과에 기초하여 상기 초기 판독 기준 레벨을 조정하는 단계를 더 포함하는, 판독 기준 레벨 선택 방법.
  7. 제2항에 있어서,
    상기 초기 판독 기준 레벨은, 정해진 논리 상태에서 감지된 상기 NVM 셀의 수가 저장된 값보다 높으면 상향으로 조정되는, 판독 기준 레벨 선택 방법.
  8. 제2항에 있어서,
    상기 초기 판독 기준 레벨은, 정해진 논리 상태에서 감지된 상기 셀의 수가 저장된 값보다 낮으면 하향으로 조정되는, 판독 기준 레벨 선택 방법.
  9. 비휘발성 메모리(NVM) 디바이스에 있어서,
    비휘발성 메모리(NVM) 셀 세트를 포함하는 NVM 어레이;
    상기 NVM 셀 세트와 관련된 히스토리 셀로부터 초기 판독 기준 레벨을 도출하고, 상기 초기 판독 기준 레벨을 사용하여 감지된 상기 NVM 셀 세트의 논리 상태 분배와, 상기 NVM 셀 세트의 저장된 논리 상태 분배를 비교하도록 구성된 제어 로직
    을 포함하는 비휘발성 메모리 디바이스.
  10. 제9항에 있어서,
    상기 제어 로직은 상기 히스토리 셀에 대한 기준 레벨을 결정함으로써 초기 판독 기준 레벨을 도출하도록 구성된, 비휘발성 메모리 디바이스.
  11. 제10항에 있어서,
    NVM 셀 세트에 대한 정해진 논리 상태와 관련된 상기 초기 판독 기준 레벨은, 상기 초기 판독 기준 레벨이 도출되는 상기 히스토리 셀의 기준 레벨과 동등하지 않은 레벨에 있는, 비휘발성 메모리 디바이스.
  12. 제11항에 있어서,
    NVM 셀 세트에 대한 정해진 논리 상태와 관련된 상기 초기 판독 기준 레벨 과, 상기 초기 판독 기준 레벨이 도출되는 상기 히스토리 셀에 대한 기준 레벨 사이의 차이는, 유지되는 미리 결정된 마진에 기초하는, 비휘발성 메모리 디바이스.
  13. 제10항에 있어서,
    NVM 셀 세트에 대한 정해진 논리 상태와 관련된 상기 초기 판독 기준 레벨은 상기 초기 판독 기준 레벨이 도출되는 히스토리 셀의 판독 기준 레벨과 실질적으로 동등한 레벨에 있는, 비휘발성 메모리 디바이스.
  14. 제9항에 있어서,
    상기 제어 로직은, 상기 논리 상태 분배의 비교 결과에 기초하여 상기 초기 판독 기준 레벨을 조정하도록 추가로 구성된, 비휘발성 메모리 디바이스.
  15. 제10항에 있어서,
    상기 초기 판독 기준 레벨은, 정해진 논리 상태에서 감지된 상기 NVM 셀의 수가 저장된 값보다 높으면 상향으로 조정되는, 비휘발성 메모리 디바이스.
  16. 제10항에 있어서,
    상기 초기 판독 기준 레벨은, 정해진 논리 상태에서 감지된 상기 셀의 수가 저장된 값보다 낮으면 하향으로 조정되는, 비휘발성 메모리 디바이스.
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