JP2564067B2 - センス回路を有する読み出し出力回路 - Google Patents
センス回路を有する読み出し出力回路Info
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- 238000010586 diagram Methods 0.000 description 4
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
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- G11C7/14—Dummy cell management; Sense reference voltage generators
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Description
【０００１】
【産業上の利用分野】本発明は、メモリのセンス回路に
関するもので、特に電気的にプログラム可能な読みだし
専用メモリに使用される。
関するもので、特に電気的にプログラム可能な読みだし
専用メモリに使用される。
【０００２】
【従来の技術】以下、図７を参照して従来のセンス回路
を有する読み出し出力回路について説明する。
を有する読み出し出力回路について説明する。
【０００３】読み出し出力回路は、本体ＲＯＭ２２０，
負荷回路２０２ａ，ダミートランジスタ２１１，ダミー
セル２１０、負荷回路２０２ｂから構成される。尚、ダ
ミーセル２１０は本体ＲＯＭ２２０を構成する各セルと
同一の構造を有する。
負荷回路２０２ａ，ダミートランジスタ２１１，ダミー
セル２１０、負荷回路２０２ｂから構成される。尚、ダ
ミーセル２１０は本体ＲＯＭ２２０を構成する各セルと
同一の構造を有する。
【０００４】本体ＲＯＭ２２０は、カラムデコード線２
０７ａ，２０７ｂに接続されたカラムセレクタ２０６
ａ，２０６ｂ、ワード線２０４ａ乃至２０４ｃ及びビッ
ト線２０３ａ、２０３ｂ、記憶セル２０５ａ乃至２０５
ｆを有する。
０７ａ，２０７ｂに接続されたカラムセレクタ２０６
ａ，２０６ｂ、ワード線２０４ａ乃至２０４ｃ及びビッ
ト線２０３ａ、２０３ｂ、記憶セル２０５ａ乃至２０５
ｆを有する。
【０００５】センスアンプ２０１の第１の入力端は入力
線２０９ａを介して電源電圧Ｖｃｃが印加された負荷回
路２０２ａ及びカラムセレクタ２０６ａ、２０６ｂの電
流路の一端に接続されている。また、センスアンプ２０
１の第２の入力端は入力線２０９ｂを介して電源電圧Ｖ
ｃｃが印加された負荷回路２０２ｂ及びダミートランジ
スタ２１１の電流路の一端に接続されている。
線２０９ａを介して電源電圧Ｖｃｃが印加された負荷回
路２０２ａ及びカラムセレクタ２０６ａ、２０６ｂの電
流路の一端に接続されている。また、センスアンプ２０
１の第２の入力端は入力線２０９ｂを介して電源電圧Ｖ
ｃｃが印加された負荷回路２０２ｂ及びダミートランジ
スタ２１１の電流路の一端に接続されている。
【０００６】ダミートランジスタ２１１の電流路の他端
にはダミーセル２１０の電流路の一端が接続されてお
り、ダミーセル２１０の電流路の他端は接地されてい
る。ダミーセル２１０とダミートランジスタ２１１のゲ
ート電極には電源電圧Ｖｃｃが供給されている。尚、負
荷回路２０２ａは、入力線２０９ａの電位を確定させる
為のプルアップ用負荷である。
にはダミーセル２１０の電流路の一端が接続されてお
り、ダミーセル２１０の電流路の他端は接地されてい
る。ダミーセル２１０とダミートランジスタ２１１のゲ
ート電極には電源電圧Ｖｃｃが供給されている。尚、負
荷回路２０２ａは、入力線２０９ａの電位を確定させる
為のプルアップ用負荷である。
【０００７】負荷回路２０２ｂとダミーセル２１０とダ
ミートランジスタ２１１は、入力線２０９ｂに基準電圧
を供給する為のものである。通常、この基準電圧は、電
圧Ｖ１と電圧Ｖ２との間の中間の電圧Ｖ３：Ｖ３＝（Ｖ
１＋Ｖ２）／２に設定される。尚、電圧Ｖ１は、選択さ
れた記憶セルが選択時にのみオン状態になるオンセルだ
った場合の入力線２０９ａの電圧であり、電圧Ｖ２は、
選択された記憶セルがオフセルだった場合の入力線２０
９ａの電圧である。
ミートランジスタ２１１は、入力線２０９ｂに基準電圧
を供給する為のものである。通常、この基準電圧は、電
圧Ｖ１と電圧Ｖ２との間の中間の電圧Ｖ３：Ｖ３＝（Ｖ
１＋Ｖ２）／２に設定される。尚、電圧Ｖ１は、選択さ
れた記憶セルが選択時にのみオン状態になるオンセルだ
った場合の入力線２０９ａの電圧であり、電圧Ｖ２は、
選択された記憶セルがオフセルだった場合の入力線２０
９ａの電圧である。
【０００８】次に、図７に示される読み出し出力回路の
動作について説明する。外部から与えられたローアドレ
ス信号に従って、ワード線２０４ａ乃至２０４ｃのどれ
か１本が選択され、選択されたワード線に接続された記
憶セルの内容がビット線２０３ａ及び２０３ｂに出力さ
れる。
動作について説明する。外部から与えられたローアドレ
ス信号に従って、ワード線２０４ａ乃至２０４ｃのどれ
か１本が選択され、選択されたワード線に接続された記
憶セルの内容がビット線２０３ａ及び２０３ｂに出力さ
れる。
【０００９】また、カラムアドレス信号に従って、カラ
ムデコード線２０７ａ，２０７ｂのどれか一本が選択さ
れ、選択されたカラムデコード線に接続されたカラムセ
レクタが導通し、ビット線に出力された記憶セルの記憶
内容がセンスアンプ２０１の第１の入力端に供給され
る。尚、選択されたセルが常に非導通のオフセルである
場合には、負荷回路２０２ａによって入力線２０９ａの
電位が確定される。センスアンプ２０１は入力線２０９
ａと２０９ｂとの電位差を増幅し、選択された記憶セル
の記憶内容を出力する。
ムデコード線２０７ａ，２０７ｂのどれか一本が選択さ
れ、選択されたカラムデコード線に接続されたカラムセ
レクタが導通し、ビット線に出力された記憶セルの記憶
内容がセンスアンプ２０１の第１の入力端に供給され
る。尚、選択されたセルが常に非導通のオフセルである
場合には、負荷回路２０２ａによって入力線２０９ａの
電位が確定される。センスアンプ２０１は入力線２０９
ａと２０９ｂとの電位差を増幅し、選択された記憶セル
の記憶内容を出力する。
【００１０】
【発明が解決しようとする課題】従来、読み出し出力回
路は次の２通りの方法によって、記憶セルに記憶された
データの読み出し速度の高速化を図っていた。第１の方
法はセンスアンプの感度を高くする方法である。
路は次の２通りの方法によって、記憶セルに記憶された
データの読み出し速度の高速化を図っていた。第１の方
法はセンスアンプの感度を高くする方法である。
【００１１】第２の方法は記憶セルにおける許容電流
「セル電流」を増加して、ビット線に蓄積された電荷の
放電速度を速める方法である。センスアンプの感度が十
分高い場合は、第２の方法によって読み出し出力回路の
動作速度を速くすることが出来る。
「セル電流」を増加して、ビット線に蓄積された電荷の
放電速度を速める方法である。センスアンプの感度が十
分高い場合は、第２の方法によって読み出し出力回路の
動作速度を速くすることが出来る。
【００１２】しかし、セル電流を増加すると、記憶セル
の消費電力が増加するだけでなく、記憶セルのパターン
面積も増大する為、メモリのチップサイズを拡大するこ
とになる。よって、記憶セルに流れるセル電流を増加さ
せて読み出し出力回路の動作速度を速める方法には限界
があった。本発明は、上記実情に鑑みてなされたもの
で、記憶セルに保持されたデータの読み出し速度の高速
化が図れる読み出し出力回路を提供することを目的とす
る。
の消費電力が増加するだけでなく、記憶セルのパターン
面積も増大する為、メモリのチップサイズを拡大するこ
とになる。よって、記憶セルに流れるセル電流を増加さ
せて読み出し出力回路の動作速度を速める方法には限界
があった。本発明は、上記実情に鑑みてなされたもの
で、記憶セルに保持されたデータの読み出し速度の高速
化が図れる読み出し出力回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段と作用】上記課題を解決す
るため、本発明の読み出し回路は、メモリセルと、前記
メモリセルと同じ構造を有するダミーセルと、電流路の
一端に電源電圧が供給され、電流路の他端が前記ダミー
セルの出力端子に接続される第１のスイッチ手段と、電
流路の一端が前記メモリセルの出力端子に接続され、電
流路の他端が接地されている第２のスイッチ手段と、前
記電源電圧の２分の１より低い前記ダミーセルの出力信
号が供給される第１の入力端と前記メモリセルの出力信
号が供給される第２の入力端を持つセンスアンプと、前
記センスアンプが動作する前に前記第１及び第２のスイ
ッチ手段をオンして導通状態とし、その後、センス動作
の為に前記第１及び第２のスイッチ手段をオフするスイ
ッチ制御手段とを備える。
るため、本発明の読み出し回路は、メモリセルと、前記
メモリセルと同じ構造を有するダミーセルと、電流路の
一端に電源電圧が供給され、電流路の他端が前記ダミー
セルの出力端子に接続される第１のスイッチ手段と、電
流路の一端が前記メモリセルの出力端子に接続され、電
流路の他端が接地されている第２のスイッチ手段と、前
記電源電圧の２分の１より低い前記ダミーセルの出力信
号が供給される第１の入力端と前記メモリセルの出力信
号が供給される第２の入力端を持つセンスアンプと、前
記センスアンプが動作する前に前記第１及び第２のスイ
ッチ手段をオンして導通状態とし、その後、センス動作
の為に前記第１及び第２のスイッチ手段をオフするスイ
ッチ制御手段とを備える。
【００１４】上記のような構成・動作とすることによ
り、アドレス信号により指定されたメモリセルがオンセ
ルの場合にセンスアンプの出力を変化させないことが可
能であり、メモリセルからデータの読出し速度がセル電
流に依存せず、メモリセルに流れる電流を増大させるこ
となく、メモリセルからのデータ読み出しの速度の高速
化が図れる。
り、アドレス信号により指定されたメモリセルがオンセ
ルの場合にセンスアンプの出力を変化させないことが可
能であり、メモリセルからデータの読出し速度がセル電
流に依存せず、メモリセルに流れる電流を増大させるこ
となく、メモリセルからのデータ読み出しの速度の高速
化が図れる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例に係る
センス回路を有する読み出し出力回路について説明す
る。図１は、本発明の実施例に係る読み出し出力回路の
回路図である。まず、図１に示す読み出し出力回路の構
成について説明する。
センス回路を有する読み出し出力回路について説明す
る。図１は、本発明の実施例に係る読み出し出力回路の
回路図である。まず、図１に示す読み出し出力回路の構
成について説明する。
【００１６】この読み出し出力回路は、センスアンプ１
０１、本体ＲＯＭ１２０、本体ＲＯＭ１２０に接続され
た負荷回路１０２ａ、ダミートランジスタ１１１、ダミ
ーセル１１０、ダミートランジスタ１１１に接続された
負荷回路１０２ｂ、入力側スイッチ１１２、基準側スイ
ッチ１１３、ビット線スイッチ１１４ａ，１１４ｂを有
する。ダミーセル１１０は、本体ＲＯＭ１２０を構成す
る各セルと同一の構造を有する。尚、入力側スイッチ１
１２、基準側スイッチ１１３、ビット線スイッチ１１４
ａ，１１４ｂは、ＭＯＳＦＥＴから構成される。
０１、本体ＲＯＭ１２０、本体ＲＯＭ１２０に接続され
た負荷回路１０２ａ、ダミートランジスタ１１１、ダミ
ーセル１１０、ダミートランジスタ１１１に接続された
負荷回路１０２ｂ、入力側スイッチ１１２、基準側スイ
ッチ１１３、ビット線スイッチ１１４ａ，１１４ｂを有
する。ダミーセル１１０は、本体ＲＯＭ１２０を構成す
る各セルと同一の構造を有する。尚、入力側スイッチ１
１２、基準側スイッチ１１３、ビット線スイッチ１１４
ａ，１１４ｂは、ＭＯＳＦＥＴから構成される。
【００１７】センスアンプ１０１の第１の入力端は入力
線１０９ｂを介して負荷回路１０２ｂ，基準側スイッチ
１１３の電流路の他端及びダミートランジスタ１１１の
電流路の一端に接続されている。
線１０９ｂを介して負荷回路１０２ｂ，基準側スイッチ
１１３の電流路の他端及びダミートランジスタ１１１の
電流路の一端に接続されている。
【００１８】また、センスアンプ１０１の第２の入力端
は入力線１０９ａを介して負荷回路１０２ａの一端，入
力側スイッチ１１２の電流路の一端及びカラムセレクタ
１０６ａ、１０６ｂの電流路の一端に接続されている。
センスアンプ１０１の出力端は図示せぬ出力バッファ等
に接続されている。負荷回路１０２ａ及び１０２ｂの他
端には電源電圧Ｖｃｃが供給されている。
は入力線１０９ａを介して負荷回路１０２ａの一端，入
力側スイッチ１１２の電流路の一端及びカラムセレクタ
１０６ａ、１０６ｂの電流路の一端に接続されている。
センスアンプ１０１の出力端は図示せぬ出力バッファ等
に接続されている。負荷回路１０２ａ及び１０２ｂの他
端には電源電圧Ｖｃｃが供給されている。
【００１９】ダミートランジスタ１１１の電流路の他端
はダミーセル１１０の電流路の一端に接続されており、
ダミーセル１１０の電流路の他端は接地されており、ダ
ミートランジスタ１１１のゲート電極とダミーセル１１
０の制御電極には電源電圧Ｖｃｃが供給されている。
はダミーセル１１０の電流路の一端に接続されており、
ダミーセル１１０の電流路の他端は接地されており、ダ
ミートランジスタ１１１のゲート電極とダミーセル１１
０の制御電極には電源電圧Ｖｃｃが供給されている。
【００２０】基準側スイッチ１１３の電流路の一端には
電源電圧Ｖｃｃが供給されており、その制御電極にはク
ロック信号φ１￣（クロック信号φ１が反転した信号を
クロック信号φ１￣と定義する）が供給されている。入
力側スイッチ１１２の電流路の他端は接地され、その制
御電極にはクロック信号φ１が供給されている。
電源電圧Ｖｃｃが供給されており、その制御電極にはク
ロック信号φ１￣（クロック信号φ１が反転した信号を
クロック信号φ１￣と定義する）が供給されている。入
力側スイッチ１１２の電流路の他端は接地され、その制
御電極にはクロック信号φ１が供給されている。
【００２１】本体ＲＯＭ１２０は、カラムデコード線１
０７ａ、１０７ｂに接続されたカラムセレクタ１０６
ａ、１０６ｂ、ワード線１０４ａ乃至１０４ｃ及びビッ
ト線１０３ａ、１０３ｂに接続された記憶セル１０５ａ
乃至１０５ｆを有する。
０７ａ、１０７ｂに接続されたカラムセレクタ１０６
ａ、１０６ｂ、ワード線１０４ａ乃至１０４ｃ及びビッ
ト線１０３ａ、１０３ｂに接続された記憶セル１０５ａ
乃至１０５ｆを有する。
【００２２】カラムセレクタ１０６ａの電流路の一端は
入力線１０９ａに接続され、電流路の他端はビット線１
０３ａに接続され、そのゲート電極はカラムデコード線
１０７ａに接続されている。
入力線１０９ａに接続され、電流路の他端はビット線１
０３ａに接続され、そのゲート電極はカラムデコード線
１０７ａに接続されている。
【００２３】カラムセレクタ１０６ｂの電流路の一端は
差動入力線１０９ａに接続され、その電流路の他端はビ
ット線１０３ｂに接続され、そのゲート電極はカラムデ
コード線１０７ｂに接続されている。
差動入力線１０９ａに接続され、その電流路の他端はビ
ット線１０３ｂに接続され、そのゲート電極はカラムデ
コード線１０７ｂに接続されている。
【００２４】ビット線とワード線の交差位置に記憶セル
１０５ａ乃至１０５ｆが配置され、それらの電流路の一
端は対応するビット線１０３ａ、１０３ｂに接続され、
各他端は接地され、制御電極は対応するワード線１０４
ａ、１０４ｂ、１０４ｃに接続されている。
１０５ａ乃至１０５ｆが配置され、それらの電流路の一
端は対応するビット線１０３ａ、１０３ｂに接続され、
各他端は接地され、制御電極は対応するワード線１０４
ａ、１０４ｂ、１０４ｃに接続されている。
【００２５】ビット線スイッチ１１４ａ、１１４ｂの電
流路の一端はビット線１０３ａ、１０３ｂにそれぞれ接
続され、電流路の他端は接地され、各制御電極にはクロ
ック信号φ１が供給されている。次に、図１に示す記憶
セル１０５ａの記憶内容を読み出す動作について図２及
び図３を参照して説明する。
流路の一端はビット線１０３ａ、１０３ｂにそれぞれ接
続され、電流路の他端は接地され、各制御電極にはクロ
ック信号φ１が供給されている。次に、図１に示す記憶
セル１０５ａの記憶内容を読み出す動作について図２及
び図３を参照して説明する。
【００２６】図２は、記憶セル１０５ａがオフセル（フ
ローティングゲートに電子が注入されているセル）の場
合の読み出し動作を示すタイミングチャートである。図
３は、記憶セル１０５ａがオンセル（電子が注入されて
いないセル）の場合の読み出し動作を示すタイミングチ
ャートである。図２及び図３のＶｒｅｆは基準電圧、Ｖ
ｉｎは入力電圧、Ｖｏｕｔは出力電圧、Ｗａはローアド
レスデコード信号、φ１はクロック信号を示している。
図２を参照して記憶セル１０５ａがオフセルの場合の読
み出し動作について説明する。まず、読み出しを行う前
に、図２に示すようにアドレス信号を本体ＲＯＭ１２０
に供給すると共にクロック信号φ１をハイレベルに立ち
上げる。
ローティングゲートに電子が注入されているセル）の場
合の読み出し動作を示すタイミングチャートである。図
３は、記憶セル１０５ａがオンセル（電子が注入されて
いないセル）の場合の読み出し動作を示すタイミングチ
ャートである。図２及び図３のＶｒｅｆは基準電圧、Ｖ
ｉｎは入力電圧、Ｖｏｕｔは出力電圧、Ｗａはローアド
レスデコード信号、φ１はクロック信号を示している。
図２を参照して記憶セル１０５ａがオフセルの場合の読
み出し動作について説明する。まず、読み出しを行う前
に、図２に示すようにアドレス信号を本体ＲＯＭ１２０
に供給すると共にクロック信号φ１をハイレベルに立ち
上げる。
【００２７】クロック信号φ１がハイレベルに設定され
ると、入力側スイッチ１１２とビット線スイッチ１１４
ａ、１１４ｂの制御電極にハイレベルの信号が供給さ
れ、基準側スイッチ１１３の制御電極にロウレベルの信
号が供給され、入力側スイッチ１１２、基準側スイッチ
１１３、ビット線スイッチ１１４ａ、１１４ｂは全てオ
ンする。
ると、入力側スイッチ１１２とビット線スイッチ１１４
ａ、１１４ｂの制御電極にハイレベルの信号が供給さ
れ、基準側スイッチ１１３の制御電極にロウレベルの信
号が供給され、入力側スイッチ１１２、基準側スイッチ
１１３、ビット線スイッチ１１４ａ、１１４ｂは全てオ
ンする。
【００２８】クロック信号φ１がハイレベルである期間
Ｔ１の間にカラムセレクタ１０６ａが導通し、ローアド
レスデコード信号Ｗａがロウレベルからハイレベルに変
化するが、スイッチ群１１２、１１３、１１４ａ及び１
１４ｂが導通している為、入力電圧Ｖｉｎ＝０、基準電
圧Ｖｒｅｆ＝Ｖｃｃ、出力電圧Ｖｏｕｔ＝０であり、セ
ンス動作は行われない。
Ｔ１の間にカラムセレクタ１０６ａが導通し、ローアド
レスデコード信号Ｗａがロウレベルからハイレベルに変
化するが、スイッチ群１１２、１１３、１１４ａ及び１
１４ｂが導通している為、入力電圧Ｖｉｎ＝０、基準電
圧Ｖｒｅｆ＝Ｖｃｃ、出力電圧Ｖｏｕｔ＝０であり、セ
ンス動作は行われない。
【００２９】次に、時間Ｔ１が経過し、クロック信号φ
１がロウレベルになると、基準側スイッチ１１３の制御
電極にはハイレベルの信号が供給され、入力側スイッチ
１１２、１１４ａ、１１４ｂの制御電極にロウレベルの
信号が供給され、入力側スイッチ１１２、基準側スイッ
チ１１３、ビット線スイッチ１１４ａ、１１４ｂ全てオ
フする。この結果、基準電圧Ｖｒｅｆが負荷回路１０２
ｂ，ダミーセル１１０及びダミートランジスタ１１１に
よって定められる一定電圧Ｖ３まで変化する。
１がロウレベルになると、基準側スイッチ１１３の制御
電極にはハイレベルの信号が供給され、入力側スイッチ
１１２、１１４ａ、１１４ｂの制御電極にロウレベルの
信号が供給され、入力側スイッチ１１２、基準側スイッ
チ１１３、ビット線スイッチ１１４ａ、１１４ｂ全てオ
フする。この結果、基準電圧Ｖｒｅｆが負荷回路１０２
ｂ，ダミーセル１１０及びダミートランジスタ１１１に
よって定められる一定電圧Ｖ３まで変化する。
【００３０】記憶セル１０５ａはオフセルの為、ワード
線１０４ａに供給されるローアドレスデコード信号Ｗａ
が変化しても、記憶セル１０５ａはオフのままである。
従って、ビット線１０３ａが負荷回路１０２ａによって
充電され、入力電圧Ｖｉｎは負荷回路１０２ａによって
定まる一定電圧Ｖ２まで変化する。
線１０４ａに供給されるローアドレスデコード信号Ｗａ
が変化しても、記憶セル１０５ａはオフのままである。
従って、ビット線１０３ａが負荷回路１０２ａによって
充電され、入力電圧Ｖｉｎは負荷回路１０２ａによって
定まる一定電圧Ｖ２まで変化する。
【００３１】即ち、選択されたセルがオフセルの為、図
２に示すように本体ＲＯＭ１２０の出力とダミーセル１
１０の出力の大小関係がＴ３（Ｖｒｅｆと入力電圧Ｖｉ
ｎの交点）を境に逆転する（Ｖｉｎ＜Ｖｒｅｆの状態か
らＶｉｎ＞Ｖｒｅｆの状態へと変化する）。本体ＲＯＭ
１２０の出力とダミーセル１１０の出力の差はセンスア
ンプ１０１によって増幅され、センスアンプ１０１の出
力Ｖｏｕｔは図２に示すようにロウレベルからハイレベ
ル（０からＶｃｃ）に変化し、センス動作が行われる。
次に、図面３を参照して、記憶セル１０５ａがオンセル
の場合について説明する。
２に示すように本体ＲＯＭ１２０の出力とダミーセル１
１０の出力の大小関係がＴ３（Ｖｒｅｆと入力電圧Ｖｉ
ｎの交点）を境に逆転する（Ｖｉｎ＜Ｖｒｅｆの状態か
らＶｉｎ＞Ｖｒｅｆの状態へと変化する）。本体ＲＯＭ
１２０の出力とダミーセル１１０の出力の差はセンスア
ンプ１０１によって増幅され、センスアンプ１０１の出
力Ｖｏｕｔは図２に示すようにロウレベルからハイレベ
ル（０からＶｃｃ）に変化し、センス動作が行われる。
次に、図面３を参照して、記憶セル１０５ａがオンセル
の場合について説明する。
【００３２】まず、クロック信号φ１をハイレベルに立
ち上げると、前述のように入力側スイッチ１１２、基準
側スイッチ１１３、ビット線スイッチ１１４ａ、１１４
ｂは全てオンし、基準電圧Ｖｒｅｆは電源電圧Ｖｃｃ
に、入力電圧Ｖｉｎは接地電位に、出力Ｖｏｕｔは接地
電位になる。
ち上げると、前述のように入力側スイッチ１１２、基準
側スイッチ１１３、ビット線スイッチ１１４ａ、１１４
ｂは全てオンし、基準電圧Ｖｒｅｆは電源電圧Ｖｃｃ
に、入力電圧Ｖｉｎは接地電位に、出力Ｖｏｕｔは接地
電位になる。
【００３３】次に、クロック信号φ１がロウレベルにな
ると、入力側スイッチ１１２、基準側スイッチ１１３、
ビット線スイッチ１１４ａ、１１４ｂは全てオフする。
この場合は記憶セル１０５ａがオンセルなので、記憶セ
ル１０５ａを電流が流れ、入力電圧ＶｉｎはＶ１（尚、
Ｖ１＜Ｖ２，Ｖ３＝（Ｖ１＋Ｖ２）／２と設定）に変化
する。また、基準電圧ＶｒｅｆはＶ３に変化する。
ると、入力側スイッチ１１２、基準側スイッチ１１３、
ビット線スイッチ１１４ａ、１１４ｂは全てオフする。
この場合は記憶セル１０５ａがオンセルなので、記憶セ
ル１０５ａを電流が流れ、入力電圧ＶｉｎはＶ１（尚、
Ｖ１＜Ｖ２，Ｖ３＝（Ｖ１＋Ｖ２）／２と設定）に変化
する。また、基準電圧ＶｒｅｆはＶ３に変化する。
【００３４】しかし、図３に示すように、入力電圧Ｖｉ
ｎと基準電圧Ｖｒｅｆの大小関係は一貫して変化しない
ので、出力電圧Ｖｏｕｔは変化せず、Ｖｏｕｔ＝０の状
態を維持する。
ｎと基準電圧Ｖｒｅｆの大小関係は一貫して変化しない
ので、出力電圧Ｖｏｕｔは変化せず、Ｖｏｕｔ＝０の状
態を維持する。
【００３５】このように、図１に示す読み出し出力回路
の動作はビット線１０３ａ及び１０３ｂの容量、負荷回
路１０２ａの内部インピーダンスよって決定され、記憶
セルに流れるセル電流に左右されない。
の動作はビット線１０３ａ及び１０３ｂの容量、負荷回
路１０２ａの内部インピーダンスよって決定され、記憶
セルに流れるセル電流に左右されない。
【００３６】また、基準電圧発生用のダミーセル１１０
に流れるセル電流は、基準電圧Ｖｒｅｆが電源電圧Ｖｃ
ｃから一定電圧Ｖ３に変化する時間を左右するが、ダミ
ーセル１１０に接続される回路の容量はビット線の容量
と比較して十分小さく出来る。よって、読み出し出力回
路の動作速度へのセル電流の影響はごくわずかである。
次に、本発明の第２の実施例について説明する。
に流れるセル電流は、基準電圧Ｖｒｅｆが電源電圧Ｖｃ
ｃから一定電圧Ｖ３に変化する時間を左右するが、ダミ
ーセル１１０に接続される回路の容量はビット線の容量
と比較して十分小さく出来る。よって、読み出し出力回
路の動作速度へのセル電流の影響はごくわずかである。
次に、本発明の第２の実施例について説明する。
【００３７】図４に示す読み出し出力回路は、図１に示
す読み出し出力回路の変形例であり、図１に示す読み出
し出力回路にアンド回路５０１ａ、５０１ｂ、５０１ｃ
を追加したものである。
す読み出し出力回路の変形例であり、図１に示す読み出
し出力回路にアンド回路５０１ａ、５０１ｂ、５０１ｃ
を追加したものである。
【００３８】各アンド回路５０１ａ、５０１ｂ、５０１
ｃの出力端は対応する各ワード線１０４ａ、１０４ｂ、
１０４ｃに接続されており、それらの第１の入力端には
対応する各ローアドレスデコード線５０２ａ、５０２
ｂ、５０２ｃが接続されており、それらの第２の入力端
にはクロック信号φ２￣（ローアドレスデコード信号Ｗ
ａを遅延させる為の遅延用クロック信号）が供給されて
いる。尚、図４の読み出し出力回路の他の回路構成につ
いては、図１の読み出し出力回路と同様であるので、同
一部分には同一符号を付し説明を省略する。次に、図５
及び図６を参照して記憶セル１０５ａの記憶内容を読み
出す動作について説明する。
ｃの出力端は対応する各ワード線１０４ａ、１０４ｂ、
１０４ｃに接続されており、それらの第１の入力端には
対応する各ローアドレスデコード線５０２ａ、５０２
ｂ、５０２ｃが接続されており、それらの第２の入力端
にはクロック信号φ２￣（ローアドレスデコード信号Ｗ
ａを遅延させる為の遅延用クロック信号）が供給されて
いる。尚、図４の読み出し出力回路の他の回路構成につ
いては、図１の読み出し出力回路と同様であるので、同
一部分には同一符号を付し説明を省略する。次に、図５
及び図６を参照して記憶セル１０５ａの記憶内容を読み
出す動作について説明する。
【００３９】図５は、記憶セル１０５ａがオフセルの場
合の読み出し動作を示すタイミングチャートである。図
６は、記憶セル１０５ａがオンセルの場合の読み出し動
作を示すタイミングチャートである。
合の読み出し動作を示すタイミングチャートである。図
６は、記憶セル１０５ａがオンセルの場合の読み出し動
作を示すタイミングチャートである。
【００４０】図５及び図６のＶｒｅｆは基準電圧、Ｖｉ
ｎは入力電圧、Ｖｏｕｔは出力電圧、Ｗａはローアドレ
スデコード信号、φ１、φ２はクロック信号、Ｗａ´は
遅延されたローアドレスデコード信号を示している。初
めに、図５を参照して記憶セル１０５ａがオフセルの場
合の読出し動作について説明する。
ｎは入力電圧、Ｖｏｕｔは出力電圧、Ｗａはローアドレ
スデコード信号、φ１、φ２はクロック信号、Ｗａ´は
遅延されたローアドレスデコード信号を示している。初
めに、図５を参照して記憶セル１０５ａがオフセルの場
合の読出し動作について説明する。
【００４１】まず、読出しを行う前に図５に示すように
クロック信号φ１，φ２を共にハイレベルに立ちあげ、
入力側スイッチ１１２、基準側スイッチ１１３、ビット
線スイッチ１１４ａ、１１４ｂは共にオンする。この結
果、基準電圧Ｖｒｅｆは電源電圧Ｖｃｃとなり、入力電
圧Ｖｉｎは接地電位になる。また、カラムセレクタ１０
６ａがオンすることによりビット線１０３ａが選択され
る。
クロック信号φ１，φ２を共にハイレベルに立ちあげ、
入力側スイッチ１１２、基準側スイッチ１１３、ビット
線スイッチ１１４ａ、１１４ｂは共にオンする。この結
果、基準電圧Ｖｒｅｆは電源電圧Ｖｃｃとなり、入力電
圧Ｖｉｎは接地電位になる。また、カラムセレクタ１０
６ａがオンすることによりビット線１０３ａが選択され
る。
【００４２】しかし、クロック信号φ２￣はロウレベル
であり、アンドゲート５０１ａの出力するローアドレス
デコード信号Ｗａ´は、ロウレベルであり、メモリセル
の選択は行われない。
であり、アンドゲート５０１ａの出力するローアドレス
デコード信号Ｗａ´は、ロウレベルであり、メモリセル
の選択は行われない。
【００４３】期間Ｔ１経過後、クロック信号φ１がロウ
レベルに立ち下げられる。すると、入力側スイッチ１１
２、基準側スイッチ１１３、ビット線スイッチ１１４
ａ、１１４ｂは共にオフする。この結果、基準電圧Ｖｒ
ｅｆが一定電圧Ｖ３に向けて変化し始める。また、入力
電圧Ｖｉｎも上昇し始める。
レベルに立ち下げられる。すると、入力側スイッチ１１
２、基準側スイッチ１１３、ビット線スイッチ１１４
ａ、１１４ｂは共にオフする。この結果、基準電圧Ｖｒ
ｅｆが一定電圧Ｖ３に向けて変化し始める。また、入力
電圧Ｖｉｎも上昇し始める。
【００４４】次に、クロック信号φ２がロウレベルとな
ると、クロック信号φ２￣がハイレベルとなり、アンド
ゲート５０１ａが開き、記憶セル１０５ａの制御電極に
はローアドレスデコード信号Ｗａ´が供給され、ワード
線１０４ａが選択される。また、ワード線１０４ａ及び
ビット線１０３ａが選択されることにより記憶セル１０
５ａが選択される。しかし、記憶セル１０５ａはオフセ
ルなので、記憶セル１０５ａはオフ状態を維持する。こ
の為、入力電圧Ｖｉｎは、Ｖ２まで変化する。
ると、クロック信号φ２￣がハイレベルとなり、アンド
ゲート５０１ａが開き、記憶セル１０５ａの制御電極に
はローアドレスデコード信号Ｗａ´が供給され、ワード
線１０４ａが選択される。また、ワード線１０４ａ及び
ビット線１０３ａが選択されることにより記憶セル１０
５ａが選択される。しかし、記憶セル１０５ａはオフセ
ルなので、記憶セル１０５ａはオフ状態を維持する。こ
の為、入力電圧Ｖｉｎは、Ｖ２まで変化する。
【００４５】この結果、入力電圧Ｖｉｎと基準電圧Ｖｒ
ｅｆの大小関係が所定時間経過後に逆転する（時間Ｔ３
を境にＶｉｎ＜Ｖｒｅｆの状態からＶｉｎ＞Ｖｒｅｆの
状態へと変化する）。本体ＲＯＭ１２０の出力とダミー
セル１１０の出力の差はセンスアンプ１０１によって増
幅され、センスアンプ１０１の出力Ｖｏｕｔはロウレベ
ルからハイレベル（０からＶｃｃ）に変化する。
ｅｆの大小関係が所定時間経過後に逆転する（時間Ｔ３
を境にＶｉｎ＜Ｖｒｅｆの状態からＶｉｎ＞Ｖｒｅｆの
状態へと変化する）。本体ＲＯＭ１２０の出力とダミー
セル１１０の出力の差はセンスアンプ１０１によって増
幅され、センスアンプ１０１の出力Ｖｏｕｔはロウレベ
ルからハイレベル（０からＶｃｃ）に変化する。
【００４６】尚、図５の場合の記憶セル１０５ａはオフ
セルであるが、これがＥＰＲＯＭのセルであった場合、
書き込み量の不足や経時変化により、記憶セルのしきい
値電圧が、書き込み量が十分な書き込み直後のセルより
も低下することがある。
セルであるが、これがＥＰＲＯＭのセルであった場合、
書き込み量の不足や経時変化により、記憶セルのしきい
値電圧が、書き込み量が十分な書き込み直後のセルより
も低下することがある。
【００４７】このような不完全なオフセルは、コントロ
ールゲート電極の電位、即ちワード線１０４ａの電位が
ハイレベルであった場合の遮断特性が十分でなく、若
干、漏れ電流が増加する。この漏れ電流は、センス動作
時に負荷がビット線を充電する速度を遅くする。
ールゲート電極の電位、即ちワード線１０４ａの電位が
ハイレベルであった場合の遮断特性が十分でなく、若
干、漏れ電流が増加する。この漏れ電流は、センス動作
時に負荷がビット線を充電する速度を遅くする。
【００４８】しかし、本実施例ではクロック信号φ２と
アンドゲートによりローアドレスデコード信号Ｗａ´を
メモリセルに与えることによってＴ２までの期間、記憶
セルを完全にオフさせ、負荷回路１０２ａがビット線１
０３ａを充電する速度の低下を防いでいる。この為、記
憶セルからデータを高速に読み出すことが可能となって
いる。次に、図６を参照して記憶セル１０５ａがオンセ
ルの場合の読み出し動作について説明する。
アンドゲートによりローアドレスデコード信号Ｗａ´を
メモリセルに与えることによってＴ２までの期間、記憶
セルを完全にオフさせ、負荷回路１０２ａがビット線１
０３ａを充電する速度の低下を防いでいる。この為、記
憶セルからデータを高速に読み出すことが可能となって
いる。次に、図６を参照して記憶セル１０５ａがオンセ
ルの場合の読み出し動作について説明する。
【００４９】まず、前述のようにクロック信号φ１、ク
ロック信号φ２を共にハイレベルに立ち上げ、入力側ス
イッチ１１２、基準側スイッチ１１３、ビット線スイッ
チ１１４ａ、１１４ｂを共にオンし、基準電圧Ｖｒｅｆ
を電源電圧Ｖｃｃに、入力電圧Ｖｉｎを接地電位に設定
する。このとき、アンドゲート５０１ａは閉じており、
ローアドレスデコード信号Ｗａ´はロウレベルである。
カラムセレクタ１０６ａはオンする。
ロック信号φ２を共にハイレベルに立ち上げ、入力側ス
イッチ１１２、基準側スイッチ１１３、ビット線スイッ
チ１１４ａ、１１４ｂを共にオンし、基準電圧Ｖｒｅｆ
を電源電圧Ｖｃｃに、入力電圧Ｖｉｎを接地電位に設定
する。このとき、アンドゲート５０１ａは閉じており、
ローアドレスデコード信号Ｗａ´はロウレベルである。
カラムセレクタ１０６ａはオンする。
【００５０】次に、クロック信号φ１をロウレベルに
し、入力側スイッチ１１２、基準側スイッチ１１３、ビ
ット線スイッチ１１４ａ、１１４ｂを共にオンする。こ
の結果、基準電圧Ｖｒｅｆが一定電圧Ｖ３に向けて変化
し始める。また、クロック信号φ２がハイレベルなの
で、記憶セル１０５ａはオフ状態であり、入力電圧Ｖｉ
ｎもＶ２に向けて上昇し始める。
し、入力側スイッチ１１２、基準側スイッチ１１３、ビ
ット線スイッチ１１４ａ、１１４ｂを共にオンする。こ
の結果、基準電圧Ｖｒｅｆが一定電圧Ｖ３に向けて変化
し始める。また、クロック信号φ２がハイレベルなの
で、記憶セル１０５ａはオフ状態であり、入力電圧Ｖｉ
ｎもＶ２に向けて上昇し始める。
【００５１】次に、クロック信号φ２がロウレベルとな
ると、クロック信号φ２￣がハイレベルとなり、アンド
ゲート５０１ａが開き、記憶セル１０５ａの制御電極に
はローアドレスデコード信号Ｗａ´が供給され、ワード
線１０４ａが選択される。また、カラムセレクタ１０６
ａがオンしているので、記憶セル１０５ａが選択され
る。記憶セル１０５ａがオンセルなので、入力電圧Ｖｉ
ｎはＶ１に近づくように変化する。
ると、クロック信号φ２￣がハイレベルとなり、アンド
ゲート５０１ａが開き、記憶セル１０５ａの制御電極に
はローアドレスデコード信号Ｗａ´が供給され、ワード
線１０４ａが選択される。また、カラムセレクタ１０６
ａがオンしているので、記憶セル１０５ａが選択され
る。記憶セル１０５ａがオンセルなので、入力電圧Ｖｉ
ｎはＶ１に近づくように変化する。
【００５２】センスアンプ１０１は入力電圧Ｖｉｎと基
準電圧Ｖｒｅｆを比較する。この場合は、一貫してＶｉ
ｎ＜Ｖｒｅｆなので、センスアンプ１０１の出力Ｖｏｕ
ｔは変化せず、Ｖｏｕｔ＝０の状態を維持する。
準電圧Ｖｒｅｆを比較する。この場合は、一貫してＶｉ
ｎ＜Ｖｒｅｆなので、センスアンプ１０１の出力Ｖｏｕ
ｔは変化せず、Ｖｏｕｔ＝０の状態を維持する。
【００５３】尚、クロック信号φ２の立ち下がりをクロ
ック信号φ１の立ち下がりより遅らせる結果、図６に示
すように入力電圧Ｖｉｎの曲線にうねりが生じる可能性
があるが、入力電圧Ｖｉｎは基準電圧Ｖｒｅｆを越えず
（Ｖｉｎ＜Ｖｒｅｆ）、よって入力電圧Ｖｉｎと基準電
圧Ｖｒｅｆの大小関係は変化しない。また、仮に入力電
圧Ｖｉｎが基準電圧Ｖｒｅｆを越える場合も、越える期
間がわずかであり、センスアンプ１０１はその入力信号
の電位の変化を検知しない。
ック信号φ１の立ち下がりより遅らせる結果、図６に示
すように入力電圧Ｖｉｎの曲線にうねりが生じる可能性
があるが、入力電圧Ｖｉｎは基準電圧Ｖｒｅｆを越えず
（Ｖｉｎ＜Ｖｒｅｆ）、よって入力電圧Ｖｉｎと基準電
圧Ｖｒｅｆの大小関係は変化しない。また、仮に入力電
圧Ｖｉｎが基準電圧Ｖｒｅｆを越える場合も、越える期
間がわずかであり、センスアンプ１０１はその入力信号
の電位の変化を検知しない。
【００５４】尚、本発明は上記実施例に限定されず種々
の変更が可能である。例えば、図１に示す実施例では入
力側スイッチ１１２、基準側スイッチ１１３、ビット線
スイッチ１１４ａ，１１４ｂとしてＭＯＳＦＥＴを使用
したが、他のスイッチ回路でも良い。
の変更が可能である。例えば、図１に示す実施例では入
力側スイッチ１１２、基準側スイッチ１１３、ビット線
スイッチ１１４ａ，１１４ｂとしてＭＯＳＦＥＴを使用
したが、他のスイッチ回路でも良い。
【００５５】
【発明の効果】上記構成により、記憶セルからデータの
読み出しの速度がセル電流に依存しない為、記憶セルに
流れる電流を増大させることなく、記憶セルからのデー
タ読み出し速度の高速化が図れる。
読み出しの速度がセル電流に依存しない為、記憶セルに
流れる電流を増大させることなく、記憶セルからのデー
タ読み出し速度の高速化が図れる。
【図１】本発明の一実施例に係るセンスアンプを用いた
読み出し出力回路を示す回路図である。
読み出し出力回路を示す回路図である。
【図２】図１の読み出し出力回路の動作を示すタイミン
グチャートである。
グチャートである。
【図３】図１の読み出し出力回路の動作を示すタイミン
グチャートである。
グチャートである。
【図４】本発明の他の実施例に係る読み出し出力回路を
示す回路図である。
示す回路図である。
【図５】図４の読み出し出力回路の動作を示すタイミン
グチャートである。
グチャートである。
【図６】図４の読み出し出力回路の動作を示すタイミン
グチャートである。
グチャートである。
【図７】従来のセンスアンプを用いた読み出し出力回路
を示す回路図である。
を示す回路図である。
１０１…センスアンプ、１０２ａ、１０２ｂ…負荷回
路、１０３ａ、１０３ｂ…ビット線、１０４ａ、１０４
ｂ、１０４ｃ…ワード線、１０５ａ〜１０５ｆ…記憶セ
ル、１０６ａ、１０６ｂ…カラムセレクタ、１０７ａ、
１０７ｂ…カラムデコード線、１０９ａ、１０９ｂ…差
動入力線、１１０…ダミーセル、１１１…ダミートラン
ジスタ、１１２…入力側スイッチ、１１３…基準側スイ
ッチ、１１４ａ、１１４ｂ…ビット線スイッチ、１２０
…本体ＲＯＭ、５０２ａ、５０２ｂ、５０２ｃ…ローア
ドレスデコード線。
路、１０３ａ、１０３ｂ…ビット線、１０４ａ、１０４
ｂ、１０４ｃ…ワード線、１０５ａ〜１０５ｆ…記憶セ
ル、１０６ａ、１０６ｂ…カラムセレクタ、１０７ａ、
１０７ｂ…カラムデコード線、１０９ａ、１０９ｂ…差
動入力線、１１０…ダミーセル、１１１…ダミートラン
ジスタ、１１２…入力側スイッチ、１１３…基準側スイ
ッチ、１１４ａ、１１４ｂ…ビット線スイッチ、１２０
…本体ＲＯＭ、５０２ａ、５０２ｂ、５０２ｃ…ローア
ドレスデコード線。
フロントページの続き (56)参考文献 特開 平３−139916（ＪＰ，Ａ) 特開 昭60−69898（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 メモリセルと、 前記メモリセルに接続されたメモリセルを選択するワー
ド線と、 前記メモリセルの出力端に接続されたビット線と、 前記メモリセルと同じ構造を有し、電源電圧の２分の１
より低い基準電圧を発生するダミーセルと、 電流路の一端に電源電圧が供給され、電流路の他端が前
記ダミーセルの出力端子に接続される第１のスイッチ手
段と、 電流路の一端が前記ビット線に接続され、電流路の他端
が接地されている第２のスイッチ手段と、 前記ダミーセルから出力される基準電圧が供給される第
１の入力端と前記メモリセルの出力信号が供給される第
２の入力端を持つセンスアンプと、 前記センスアンプが動作する前に前記第１及び第２のス
イッチ手段を導通状態とし、その後、センス動作の為に
前記第１及び第２のスイッチ手段をオフするスイッチ制
御手段とを備えることを特徴とするセンス回路を有する
読み出し出力回路。 - 【請求項２】 電流路の一端が前記ビット線に接続さ
れ、他端が接地された第３のスイッチ手段を具備し、前
記第３のスイッチ手段は前記第１及び第２のスイッチ手
段がオンする時にオンし、また前記第１及び第２のスイ
ッチ手段がオフする時にオフすることを特徴とする請求
項１記載のセンス回路を有する読み出し出力回路。 - 【請求項３】 前記ワード線に接続され、前記スイッチ
制御手段によって前記第１、第２のスイッチ手段がオフ
されてから一定期間、前記ワード線を接地電位に保持
し、前記メモリセルの内容が前記セルから前記ビット線
に出力されることを回避するゲート回路を具備すること
を特徴とする請求項２記載のセンス回路を有する読み出
し出力回路。 - 【請求項４】 前記メモリセルは、ＥＰＲＯＭであるこ
とを特徴とする請求項１、２、３記載のセンス回路を有
する読み出し出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP211492A JP2564067B2 (ja) | 1992-01-09 | 1992-01-09 | センス回路を有する読み出し出力回路 |
| US07/998,907 US5381374A (en) | 1992-01-09 | 1992-12-30 | Memory cell data output circuit having improved access time |
| KR1019930000097A KR960013023B1 (ko) | 1992-01-09 | 1993-01-07 | 감지회로를 갖춘 독출출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP211492A JP2564067B2 (ja) | 1992-01-09 | 1992-01-09 | センス回路を有する読み出し出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189982A JPH05189982A (ja) | 1993-07-30 |
| JP2564067B2 true JP2564067B2 (ja) | 1996-12-18 |
Family
ID=11520328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP211492A Expired - Fee Related JP2564067B2 (ja) | 1992-01-09 | 1992-01-09 | センス回路を有する読み出し出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5381374A (ja) |
| JP (1) | JP2564067B2 (ja) |
| KR (1) | KR960013023B1 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608679A (en) * | 1994-06-02 | 1997-03-04 | Intel Corporation | Fast internal reference cell trimming for flash EEPROM memory |
| ATE218003T1 (de) * | 1995-02-10 | 2002-06-15 | Micron Technology Inc | Schneller leseverstärker für einen flash-speicher |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| JPH08221996A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体記憶装置 |
| EP0757355B1 (en) * | 1995-07-31 | 2000-04-19 | STMicroelectronics S.r.l. | Mixed parallel-dichotomic serial sensing method for sensing multiple-levels non-volatile memory cells, and sensing circuit actuating such method |
| JPH09213078A (ja) * | 1996-02-01 | 1997-08-15 | Hitachi Ltd | 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置 |
| US5729493A (en) * | 1996-08-23 | 1998-03-17 | Motorola Inc. | Memory suitable for operation at low power supply voltages and sense amplifier therefor |
| JP3039458B2 (ja) * | 1997-07-07 | 2000-05-08 | 日本電気株式会社 | 不揮発性半導体メモリ |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US5841720A (en) * | 1997-08-26 | 1998-11-24 | International Business Machines Corporation | Folded dummy world line |
| DE69905699T2 (de) * | 1999-06-21 | 2003-10-16 | St Microelectronics Srl | Lesevorgang für nichtflüchtige Speicher mit einem mit der Lesespannung variablen Abtaststrom, und Anordnung zur Verwirkligung dieses Vorgangs |
| US6388924B1 (en) | 1999-08-02 | 2002-05-14 | Seiko Epson Corporation | Semiconductor integrated device and electronic apparatus mounted with the device |
| KR100308195B1 (ko) * | 1999-09-30 | 2001-11-02 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 회로 |
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| US6535434B2 (en) * | 2001-04-05 | 2003-03-18 | Saifun Semiconductors Ltd. | Architecture and scheme for a non-strobed read sequence |
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| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
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