JP3100420B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3100420B2 JP3100420B2 JP12747891A JP12747891A JP3100420B2 JP 3100420 B2 JP3100420 B2 JP 3100420B2 JP 12747891 A JP12747891 A JP 12747891A JP 12747891 A JP12747891 A JP 12747891A JP 3100420 B2 JP3100420 B2 JP 3100420B2
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Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲート型ＭＯＳＦ
ＥＴをメモリセルとして用いるＥＰＲＯＭ（Ｅｒａｓａ
ｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）や、マスクＲＯＭ等の様に、メモリ
セル電位を基準電位と比較して読出しデータを出力する
様にした半導体記憶装置、特に該メモリセルから読出し
たデータを判定する為の基準電位の発生技術に関するも
のである。
ＥＴをメモリセルとして用いるＥＰＲＯＭ（Ｅｒａｓａ
ｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）や、マスクＲＯＭ等の様に、メモリ
セル電位を基準電位と比較して読出しデータを出力する
様にした半導体記憶装置、特に該メモリセルから読出し
たデータを判定する為の基準電位の発生技術に関するも
のである。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として
は、例えば特開昭６４−１７２９７号公報に記載される
ものがあった。以下、その構成を図を用いて説明する。
は、例えば特開昭６４−１７２９７号公報に記載される
ものがあった。以下、その構成を図を用いて説明する。
【０００３】図２は、従来の半導体記憶装置の一構成例
を示す回路図である。
を示す回路図である。
【０００４】この半導体記憶装置は、例えば浮遊ゲート
型ＭＯＳＦＥＴをメモリセルとして用いるＥＰＲＯＭを
示すもので、データ格納用のメモリセルアレイ１０を有
している。
型ＭＯＳＦＥＴをメモリセルとして用いるＥＰＲＯＭを
示すもので、データ格納用のメモリセルアレイ１０を有
している。
【０００５】メモリセルアレイ１０は、複数本のワード
線ＷＬｌ〜ＷＬｍと、それに直交する複数本のビット線
ＢＬｌ〜ＢＬｎ及び１本のダミービット線ＤＢＬとを有
し、そのワード線ＷＬｌ〜ＷＬｍ及びビット線ＢＬｌ〜
ＢＬｎには、浮遊ゲート型ＭＯＳＦＥＴからなるメモリ
セル１１ｌｌ〜１１ｌｎ，…，１１ｍｌ〜１１ｍｎが接
続されている。ワード線ＷＬｌ〜ＷＬｍ及びダミービッ
ト線ＤＢＬには、メモリセルと同一構造のダミーセル１
２ｌ〜１２ｍが接続されている。各メモリセル１１ｌｌ
〜１１ｌｎ，…，１１ｍｌ〜１１ｍｎは、そのゲートが
ワード線ＷＬｌ〜ＷＬｍに接続され、ソースが接地さ
れ、さらにドレインがビット線ＢＬｌ〜ＢＬｎに接続さ
れている。ダミーセル１２ｌ〜１２ｍは、そのゲートが
ワード線ＷＬｌ〜ＷＬｍに接続され、ソースが接地さ
れ、さらにドレインがダミービット線ＤＢＬに接続され
ている。
線ＷＬｌ〜ＷＬｍと、それに直交する複数本のビット線
ＢＬｌ〜ＢＬｎ及び１本のダミービット線ＤＢＬとを有
し、そのワード線ＷＬｌ〜ＷＬｍ及びビット線ＢＬｌ〜
ＢＬｎには、浮遊ゲート型ＭＯＳＦＥＴからなるメモリ
セル１１ｌｌ〜１１ｌｎ，…，１１ｍｌ〜１１ｍｎが接
続されている。ワード線ＷＬｌ〜ＷＬｍ及びダミービッ
ト線ＤＢＬには、メモリセルと同一構造のダミーセル１
２ｌ〜１２ｍが接続されている。各メモリセル１１ｌｌ
〜１１ｌｎ，…，１１ｍｌ〜１１ｍｎは、そのゲートが
ワード線ＷＬｌ〜ＷＬｍに接続され、ソースが接地さ
れ、さらにドレインがビット線ＢＬｌ〜ＢＬｎに接続さ
れている。ダミーセル１２ｌ〜１２ｍは、そのゲートが
ワード線ＷＬｌ〜ＷＬｍに接続され、ソースが接地さ
れ、さらにドレインがダミービット線ＤＢＬに接続され
ている。
【０００６】ワード線ＷＬｌ〜ＷＬｍには、それを活性
化して選択する行デコーダ２０の出力側が接続されてい
る。この行デコーダ２０に対応してビット線選択用の列
デコーダ２１が設けられ、該列デコーダ出力によってビ
ット線選択用のＭＯＳＦＥＴ２２ｌ〜２２ｎがオン，オ
フ動作するようになっている。ＭＯＳＦＥＴ２２ｌ〜２
２ｎのソースは、ビット線ＢＬｌ〜ＢＬｎに接続されて
いる。また、ダミービット線ＤＢＬは、ＭＯＳＦＥＴ２
２ｌ〜２２ｎと同一サイズのＭＯＳＦＥＴ２３のソース
に接続され、そのゲートが電源電位に接続されている。
化して選択する行デコーダ２０の出力側が接続されてい
る。この行デコーダ２０に対応してビット線選択用の列
デコーダ２１が設けられ、該列デコーダ出力によってビ
ット線選択用のＭＯＳＦＥＴ２２ｌ〜２２ｎがオン，オ
フ動作するようになっている。ＭＯＳＦＥＴ２２ｌ〜２
２ｎのソースは、ビット線ＢＬｌ〜ＢＬｎに接続されて
いる。また、ダミービット線ＤＢＬは、ＭＯＳＦＥＴ２
２ｌ〜２２ｎと同一サイズのＭＯＳＦＥＴ２３のソース
に接続され、そのゲートが電源電位に接続されている。
【０００７】ＭＯＳＦＥＴ２２ｌ〜２２ｎのドレイン
は、データバス２４を介して第１の負荷回路３０に接続
されている。ＭＯＳＦＥＴ２３のドレインも、第２の負
荷回路５０に接続されている。
は、データバス２４を介して第１の負荷回路３０に接続
されている。ＭＯＳＦＥＴ２３のドレインも、第２の負
荷回路５０に接続されている。
【０００８】第１の負荷回路３０は、相補的なチップイ
ネーブル信号ＣＥａ，ＣＥｂにより活性化され、ビット
線ＢＬｌ〜ＢＬｎに対して所定電流を供給し、選択され
たメモリセル１１ｉｊ（ｉ＝ｌ〜ｍ，ｊ＝ｌ〜ｎ）から
の読出しデータに基づき読出し電位Ｖｉｎを生成する回
路であり、ＭＯＳＦＥＴ３１〜４２より構成されてい
る。第２の負荷回路５０は、ダミービット線ＤＢＬに対
して所定電流を供給し、ダミーセル１２ｌ〜１２ｍのデ
ータに基づき基準電位Ｖｒｅｆを生成する回路であり、
ＭＯＳＦＥＴ５１〜６２より構成されている。
ネーブル信号ＣＥａ，ＣＥｂにより活性化され、ビット
線ＢＬｌ〜ＢＬｎに対して所定電流を供給し、選択され
たメモリセル１１ｉｊ（ｉ＝ｌ〜ｍ，ｊ＝ｌ〜ｎ）から
の読出しデータに基づき読出し電位Ｖｉｎを生成する回
路であり、ＭＯＳＦＥＴ３１〜４２より構成されてい
る。第２の負荷回路５０は、ダミービット線ＤＢＬに対
して所定電流を供給し、ダミーセル１２ｌ〜１２ｍのデ
ータに基づき基準電位Ｖｒｅｆを生成する回路であり、
ＭＯＳＦＥＴ５１〜６２より構成されている。
【０００９】第１及び第２の負荷回路３０，５０の出力
側には、データ検出回路７０が接続されている。データ
検出回路７０は、読出し電位Ｖｉｎと基準電位Ｖｒｅｆ
とを比較し、選択されたメモリセル１１ｉｊの記憶デー
タを検出する回路であり、センスアンプ等で構成されて
いる。このデータ検出回路７０の出力側には、図示しな
いが、出力バッファ等が接続されている。
側には、データ検出回路７０が接続されている。データ
検出回路７０は、読出し電位Ｖｉｎと基準電位Ｖｒｅｆ
とを比較し、選択されたメモリセル１１ｉｊの記憶デー
タを検出する回路であり、センスアンプ等で構成されて
いる。このデータ検出回路７０の出力側には、図示しな
いが、出力バッファ等が接続されている。
【００１０】このＥＰＲＯＭのメモリセル１１ｌｌ〜１
１ｍｎでは、浮遊ゲートに電子が注入されているか否か
によってデータを記憶する。つまり、浮遊ゲートに電子
が注入されたものはゲートに“１”レベルの信号が供給
されてもオフのままであり、電子を注入しないものはオ
ン状態となる。これに対し、ダミーセル１２ｌ〜１２ｍ
は、全て電子を注入しないことにより、どのワード線Ｗ
Ｌｌ〜ＷＬｍを選択しても常にオン状態となる。
１ｍｎでは、浮遊ゲートに電子が注入されているか否か
によってデータを記憶する。つまり、浮遊ゲートに電子
が注入されたものはゲートに“１”レベルの信号が供給
されてもオフのままであり、電子を注入しないものはオ
ン状態となる。これに対し、ダミーセル１２ｌ〜１２ｍ
は、全て電子を注入しないことにより、どのワード線Ｗ
Ｌｌ〜ＷＬｍを選択しても常にオン状態となる。
【００１１】さらに、第２の負荷回路５０における負荷
用ＭＯＳＦＥＴ５５の電流供給能力は、第１の負荷回路
３０における負荷用ＭＯＳＦＥＴ３５の電流供給能力よ
り大きく設定されている。この電流供給能力の差によ
り、ダミービット線ＤＢＬの充電電位を基準電位Ｖ
ｒｅｆとし、選択されたメモリセル１１ｉｊがオン，オ
フ状態での選択されたビット線ＢＬｌ〜ＢＬｎの充電電
位ＶｉｎをそれぞれＶｉｎｏ，Ｖｉｎｌとした時、Ｖ
ｒｅｆ−Ｖｉｎｏ間、Ｖｒｅｆ−Ｖｉｎｌ間に電位差が
つくようにし、この電位差をデータ検出回路７０で検出
し、図示しない出力バッファ等に読出しデータを出力し
ている。
用ＭＯＳＦＥＴ５５の電流供給能力は、第１の負荷回路
３０における負荷用ＭＯＳＦＥＴ３５の電流供給能力よ
り大きく設定されている。この電流供給能力の差によ
り、ダミービット線ＤＢＬの充電電位を基準電位Ｖ
ｒｅｆとし、選択されたメモリセル１１ｉｊがオン，オ
フ状態での選択されたビット線ＢＬｌ〜ＢＬｎの充電電
位ＶｉｎをそれぞれＶｉｎｏ，Ｖｉｎｌとした時、Ｖ
ｒｅｆ−Ｖｉｎｏ間、Ｖｒｅｆ−Ｖｉｎｌ間に電位差が
つくようにし、この電位差をデータ検出回路７０で検出
し、図示しない出力バッファ等に読出しデータを出力し
ている。
【００１２】図３は、図２の動作を示すタイムチャート
であり、この図を参照しつつ図２の動作を説明する。
であり、この図を参照しつつ図２の動作を説明する。
【００１３】図３に示すように、チップイネーブル信号
ＣＥａが“０”区間に於いて、全てのワード線ＷＬｌ〜
ＷＬｍが“０”レベルとされ、さらに列デコーダ２１の
出力の内の１本のみが“１”レベルとされ、ビット線Ｂ
Ｌｌ〜ＢＬｎの内の選択された１本ＢＬｊ（ｉ＝ｌ〜
ｎ）が予め“０”レベルに放電（ディスチャージ）され
ている。ダミービット線ＤＢＬも、同様に“０”レベル
にディスチャージされている。
ＣＥａが“０”区間に於いて、全てのワード線ＷＬｌ〜
ＷＬｍが“０”レベルとされ、さらに列デコーダ２１の
出力の内の１本のみが“１”レベルとされ、ビット線Ｂ
Ｌｌ〜ＢＬｎの内の選択された１本ＢＬｊ（ｉ＝ｌ〜
ｎ）が予め“０”レベルに放電（ディスチャージ）され
ている。ダミービット線ＤＢＬも、同様に“０”レベル
にディスチャージされている。
【００１４】チップイネーブル信号ＣＥａが“１”にな
ると、ワード線ＷＬｌ〜ＷＬｍの内の１本のＷＬｉ（ｉ
＝ｌ〜ｍ）のみが“１”レベルとなり、残り（ｍ−ｌ）
本のワード線が“０”レベルのままとなっている。ダミ
ーセル１２ｌ〜１２ｍは全て電子が注入されていない。
そのため、ワード線ＷＬｌ〜ＷＬｍのどの１本が選択さ
れても、オン状態となり、チップイネーブル信号ＣＥａ
が“１”レベルになると同時に起動する第２の負荷回路
５０により、ダミービット線ＤＢＬが基準電位Ｖｒｅｆ
に充電される。
ると、ワード線ＷＬｌ〜ＷＬｍの内の１本のＷＬｉ（ｉ
＝ｌ〜ｍ）のみが“１”レベルとなり、残り（ｍ−ｌ）
本のワード線が“０”レベルのままとなっている。ダミ
ーセル１２ｌ〜１２ｍは全て電子が注入されていない。
そのため、ワード線ＷＬｌ〜ＷＬｍのどの１本が選択さ
れても、オン状態となり、チップイネーブル信号ＣＥａ
が“１”レベルになると同時に起動する第２の負荷回路
５０により、ダミービット線ＤＢＬが基準電位Ｖｒｅｆ
に充電される。
【００１５】これに対し、ワード線ＷＬｌ〜ＷＬｍによ
り選択されたメモリセル１１ｉｊに於いて、それに電子
が注入されている時にはオフ状態のままになっているこ
とから、ビット線ＢＬｊが基準電位Ｖｒｅｆより高いレ
ベルの電位Ｖｉｎｌに充電される。選択されたメモリセ
ル１１ｉｊに電子が注入されていない時には、それがオ
ン状態となり、基準電位Ｖｒｅｆより低レベルの電位Ｖ
ｉｎｏに充電される。基準電位Ｖｒｅｆと電位Ｖｉｎｏ
の電位差は、前述したように負荷用ＭＯＳＦＥＴ５５と
３５の電流供給能力によって決定される。
り選択されたメモリセル１１ｉｊに於いて、それに電子
が注入されている時にはオフ状態のままになっているこ
とから、ビット線ＢＬｊが基準電位Ｖｒｅｆより高いレ
ベルの電位Ｖｉｎｌに充電される。選択されたメモリセ
ル１１ｉｊに電子が注入されていない時には、それがオ
ン状態となり、基準電位Ｖｒｅｆより低レベルの電位Ｖ
ｉｎｏに充電される。基準電位Ｖｒｅｆと電位Ｖｉｎｏ
の電位差は、前述したように負荷用ＭＯＳＦＥＴ５５と
３５の電流供給能力によって決定される。
【００１６】このように、ワード線ＷＬｌ〜ＷＬｍによ
って選択されたメモリセル１１ｉｊがオン状態であって
も、オフ状態であっても、基準電位Ｖｒｅｆとの間に電
位差が発生し、その電位差がデータ検出回路７０によ
り、“１”レベル、“０”レベルの判定が行われ、デー
タの読出しが可能となる。
って選択されたメモリセル１１ｉｊがオン状態であって
も、オフ状態であっても、基準電位Ｖｒｅｆとの間に電
位差が発生し、その電位差がデータ検出回路７０によ
り、“１”レベル、“０”レベルの判定が行われ、デー
タの読出しが可能となる。
【００１７】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体記憶装置では、次のような課題があった。
成の半導体記憶装置では、次のような課題があった。
【００１８】従来の半導体記憶装置では、ダミー側の第
２の負荷回路５０における負荷用ＭＯＳＦＥＴ５５の電
流供給能力を大きくしている為、選択されたワード線Ｗ
Ｌｉが充分立上がらない領域では、ダミービット線ＤＢ
Ｌがワード線ＷＬｉに比べて速く充電されることとな
り、その充電の途中に於いて基準電位Ｖｒｅｆの方が電
位Ｖｉｎｌに比べて高くなる。そのため、この期間に於
いて、データ検出回路７０は検出すべきデータを検出で
きなくなり、読出し速度が遅くなるという問題があっ
た。
２の負荷回路５０における負荷用ＭＯＳＦＥＴ５５の電
流供給能力を大きくしている為、選択されたワード線Ｗ
Ｌｉが充分立上がらない領域では、ダミービット線ＤＢ
Ｌがワード線ＷＬｉに比べて速く充電されることとな
り、その充電の途中に於いて基準電位Ｖｒｅｆの方が電
位Ｖｉｎｌに比べて高くなる。そのため、この期間に於
いて、データ検出回路７０は検出すべきデータを検出で
きなくなり、読出し速度が遅くなるという問題があっ
た。
【００１９】読出し速度を速くするためには、例えば第
２の負荷回路５０を動作させる期間を、ワード線ＷＬｉ
が充分立上がるまで待つことが考えられるが、その待ち
時間の分だけ読出し速度が遅くなり、前記の問題を解決
できない。そこで、前記文献の技術では、ダミービット
線ＤＢＬ及びダミーセル１２ｌ〜１２ｍの数を増加させ
る等して、ダミービット線ＤＢＬの負荷容量をビット線
ＢＬｌ〜ＢＬｎの負荷容量よりも大きく設定する手段を
施し、データ読出し速度の高速化を図っている。しか
し、これによりトランジスタ素子数が増え、装置形成面
積の増大や回路規模の増大を招くという問題があった。
２の負荷回路５０を動作させる期間を、ワード線ＷＬｉ
が充分立上がるまで待つことが考えられるが、その待ち
時間の分だけ読出し速度が遅くなり、前記の問題を解決
できない。そこで、前記文献の技術では、ダミービット
線ＤＢＬ及びダミーセル１２ｌ〜１２ｍの数を増加させ
る等して、ダミービット線ＤＢＬの負荷容量をビット線
ＢＬｌ〜ＢＬｎの負荷容量よりも大きく設定する手段を
施し、データ読出し速度の高速化を図っている。しか
し、これによりトランジスタ素子数が増え、装置形成面
積の増大や回路規模の増大を招くという問題があった。
【００２０】本発明は、前記従来技術が持っていた課題
として、装置形成面積の増大や回路規模の増大を招くこ
となく、読出し速度を高速化することが困難な点につい
て解決した半導体記憶装置を提供するものである。
として、装置形成面積の増大や回路規模の増大を招くこ
となく、読出し速度を高速化することが困難な点につい
て解決した半導体記憶装置を提供するものである。
【００２１】
【課題を解決するための手段】本発明は前記課題を解決
する為に、ワード線及びビット線に接続されたメモリセ
ルと、前記ワード線及びダミービット線に接続されたダ
ミーセルと、前記ビット線に対して所定電流を供給し、
選択された前記メモリセルからの読出しデータに基づき
読出し電位を生成する第１の負荷回路と、前記第１の負
荷回路よりも大きな電流供給能力を有し、前記ダミービ
ット線に対し所定電流を供給して前記ダミーセルのデー
タに基づき基準電位を生成する第２の負荷回路と、前記
読出し電位と前記基準電位とを比較して前記メモリセル
の記憶データを検出するデータ検出回路とを、備えた半
導体記憶装置に於いて、次のような手段を高じている。
する為に、ワード線及びビット線に接続されたメモリセ
ルと、前記ワード線及びダミービット線に接続されたダ
ミーセルと、前記ビット線に対して所定電流を供給し、
選択された前記メモリセルからの読出しデータに基づき
読出し電位を生成する第１の負荷回路と、前記第１の負
荷回路よりも大きな電流供給能力を有し、前記ダミービ
ット線に対し所定電流を供給して前記ダミーセルのデー
タに基づき基準電位を生成する第２の負荷回路と、前記
読出し電位と前記基準電位とを比較して前記メモリセル
の記憶データを検出するデータ検出回路とを、備えた半
導体記憶装置に於いて、次のような手段を高じている。
【００２２】即ち、本発明では前記ダミーセルに並列接
続された充電速度可変用ダミーセルと、前記ダミービッ
ト線の電位に基づき前記充電速度可変用ダミーセルをオ
ン，オフ制御するコントロール回路とを、設けている。
続された充電速度可変用ダミーセルと、前記ダミービッ
ト線の電位に基づき前記充電速度可変用ダミーセルをオ
ン，オフ制御するコントロール回路とを、設けている。
【００２３】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、例えば第２の負荷回路によるダミービ
ット線の充電初期に於いて、コントロール回路によって
充電速度可変用ダミーセルがオン状態となり、該ダミー
ビット線の充電速度をビット線の充電速度よりも低下さ
せるように働く。その為、充電初期に於いてビット線の
充電速度がダミービット線の充電速度よりも速くなり、
メモリセルの“１”，“０”にかかわらず、半導体記憶
装置が動作状態となった初期の段階で、データ検出回路
により、メモリセルの読出しデータの“１”，“０”の
検出が可能となり、読出し速度の高速化が図れる。従っ
て前記課題を解決できるのである。
を構成したので、例えば第２の負荷回路によるダミービ
ット線の充電初期に於いて、コントロール回路によって
充電速度可変用ダミーセルがオン状態となり、該ダミー
ビット線の充電速度をビット線の充電速度よりも低下さ
せるように働く。その為、充電初期に於いてビット線の
充電速度がダミービット線の充電速度よりも速くなり、
メモリセルの“１”，“０”にかかわらず、半導体記憶
装置が動作状態となった初期の段階で、データ検出回路
により、メモリセルの読出しデータの“１”，“０”の
検出が可能となり、読出し速度の高速化が図れる。従っ
て前記課題を解決できるのである。
【００２４】
【実施例】図１は、本発明の一実施例を示す半導体記憶
装置の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。
装置の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。
【００２５】この半導体記憶装置は、従来の図２と同様
に、浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用い
るＥＰＲＯＭを示すもので、ダミービット線ＤＢＬの充
電速度を変化させる為に、ダミーセル１２ｌ〜１２ｍと
並列に充電速度可変用ダミーセル８１を設け、該ダミー
セル８１のドレインをダミービット線ＤＢＬに接続し、
そのソースを接地している。ダミーセル８１のゲート
は、それをオン，オフ制御するコントロール回路、例え
ばインバータ８０の出力側に接続され、該インバータ８
０の入力側がダミービット線ＤＢＬに接続されている。
に、浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用い
るＥＰＲＯＭを示すもので、ダミービット線ＤＢＬの充
電速度を変化させる為に、ダミーセル１２ｌ〜１２ｍと
並列に充電速度可変用ダミーセル８１を設け、該ダミー
セル８１のドレインをダミービット線ＤＢＬに接続し、
そのソースを接地している。ダミーセル８１のゲート
は、それをオン，オフ制御するコントロール回路、例え
ばインバータ８０の出力側に接続され、該インバータ８
０の入力側がダミービット線ＤＢＬに接続されている。
【００２６】ダミーセル８１は、ダミーセル１２ｌ〜１
２ｍと同一極性の浮遊ゲート型ＭＯＳＦＥＴで構成さ
れ、そのチャネル幅Ｗ８１が、負荷用ＭＯＳＦＥＴ３
５，５５のチャネル幅の比によって決定される。例え
ば、負荷用ＭＯＳＦＥＴ３５のチャネル幅Ｗ３５と負荷
用ＭＯＳＦＥＴ５５のチャネル幅Ｗ５５の比が１：２で
ある場合、ダミーセル８１のチャネル幅Ｗ８１はダミー
セル１２ｌ〜１２ｍの一つのＭＯＳＦＥＴのチャネル幅
と等しく、チャネル幅Ｗ３５とＷ５５の比が１：３であ
る場合は、チャネル幅Ｗ８１はダミーセル１２ｌ〜１２
ｍの一つのＭＯＳＦＥＴのチャネル幅の２倍とするのが
良い。
２ｍと同一極性の浮遊ゲート型ＭＯＳＦＥＴで構成さ
れ、そのチャネル幅Ｗ８１が、負荷用ＭＯＳＦＥＴ３
５，５５のチャネル幅の比によって決定される。例え
ば、負荷用ＭＯＳＦＥＴ３５のチャネル幅Ｗ３５と負荷
用ＭＯＳＦＥＴ５５のチャネル幅Ｗ５５の比が１：２で
ある場合、ダミーセル８１のチャネル幅Ｗ８１はダミー
セル１２ｌ〜１２ｍの一つのＭＯＳＦＥＴのチャネル幅
と等しく、チャネル幅Ｗ３５とＷ５５の比が１：３であ
る場合は、チャネル幅Ｗ８１はダミーセル１２ｌ〜１２
ｍの一つのＭＯＳＦＥＴのチャネル幅の２倍とするのが
良い。
【００２７】なお、インバータ８０は、ダミーセル１２
ｌ〜１２ｍの一つがオンし始めた時、出力が“０”レベ
ルとなり、ダミーセル８１をオフするように入力スレッ
ショルド電圧が設定されている。
ｌ〜１２ｍの一つがオンし始めた時、出力が“０”レベ
ルとなり、ダミーセル８１をオフするように入力スレッ
ショルド電圧が設定されている。
【００２８】図４は、図１の動作を示すタイムチャート
であり、この図を参照しつつ図１の動作を説明する。
であり、この図を参照しつつ図１の動作を説明する。
【００２９】先ず、チップイネーブル信号ＣＥａが
“１”レベルになると、このＥＰＲＯＭが動作状態とな
り、第１及び第２の負荷回路３０，５０が動作を始め
る。ワード線ＷＬｌ〜ＷＬｍが全て“０”レベルで、全
てのメモリセル１１ｌｌ〜１１ｍｎ及びダミーセル１２
ｌ〜１２ｍがオフしている時、ダミービット線ＤＢＬは
ダミーセル８１がオンしているため、第２の負荷回路５
０によって緩やかに充電される。これに対し、ビット線
ＢＬｌ〜ＢＬｎは、第１の負荷回路３０によってダミー
ビット線ＤＢＬよりも速く充電される。
“１”レベルになると、このＥＰＲＯＭが動作状態とな
り、第１及び第２の負荷回路３０，５０が動作を始め
る。ワード線ＷＬｌ〜ＷＬｍが全て“０”レベルで、全
てのメモリセル１１ｌｌ〜１１ｍｎ及びダミーセル１２
ｌ〜１２ｍがオフしている時、ダミービット線ＤＢＬは
ダミーセル８１がオンしているため、第２の負荷回路５
０によって緩やかに充電される。これに対し、ビット線
ＢＬｌ〜ＢＬｎは、第１の負荷回路３０によってダミー
ビット線ＤＢＬよりも速く充電される。
【００３０】外部から供給されるアドレスが行デコーダ
２０によりデコードされ、そのデコード結果によって選
択されたワード線ＷＬｉ（ｉ＝ｌ〜ｍ）が“１”レベル
に上昇し始めても、選択されたメモリセル１１ｉｊ（ｉ
＝ｌ〜ｍ，ｊ＝ｌ〜ｎ）がオフの時は、第１の負荷回路
３０によってビット線ＢＬｌ〜ＢＬｎがそのまま充電さ
れ続ける。これに対し、ダミービット線ＤＢＬは、第２
の負荷回路５０によってある程度充電された所でインバ
ータ８０の出力が“０”レベルとなり、ダミーセル８１
がオフ状態となる。ところが、ダミーセル１２ｌ〜１２
ｍがオンするため、一定の電位Ｖｉｎｏ，Ｖｉｎｌで上
昇を停止する。この場合、従来の第３図に示すような基
準電位ＶｒｅｆとＶｉｎｌの電位逆転現象が発生せず、
データ検出回路７０によって“１”レベル又は“０”レ
ベルが決定され、その決定結果が読出しデータとして図
示しない出力バッファ等を介して外部へ出力される。
２０によりデコードされ、そのデコード結果によって選
択されたワード線ＷＬｉ（ｉ＝ｌ〜ｍ）が“１”レベル
に上昇し始めても、選択されたメモリセル１１ｉｊ（ｉ
＝ｌ〜ｍ，ｊ＝ｌ〜ｎ）がオフの時は、第１の負荷回路
３０によってビット線ＢＬｌ〜ＢＬｎがそのまま充電さ
れ続ける。これに対し、ダミービット線ＤＢＬは、第２
の負荷回路５０によってある程度充電された所でインバ
ータ８０の出力が“０”レベルとなり、ダミーセル８１
がオフ状態となる。ところが、ダミーセル１２ｌ〜１２
ｍがオンするため、一定の電位Ｖｉｎｏ，Ｖｉｎｌで上
昇を停止する。この場合、従来の第３図に示すような基
準電位ＶｒｅｆとＶｉｎｌの電位逆転現象が発生せず、
データ検出回路７０によって“１”レベル又は“０”レ
ベルが決定され、その決定結果が読出しデータとして図
示しない出力バッファ等を介して外部へ出力される。
【００３１】一方、選択されたメモリセル１１ｉｊがオ
ンの場合、選択されたワード線ＷＬｉが“１”レベルに
なるにつれて、ビット線ＢＬｌ〜ＢＬｎの電位がダミー
ビット線ＤＢＬの電位と同様に緩やかに上昇する。とこ
ろが、ダミービット線ＤＢＬが上昇していくと、インバ
ータ８０の出力が“０”レベルとなり、ダミーセル８１
がオフとなった時点で、負荷用ＭＯＳＦＥＴ５５が負荷
用ＭＯＳＦＥＴ３５よりも電流供給能力が大きい為、ダ
ミービット線ＤＢＬの充電速度がビット線ＢＬｌ〜ＢＬ
ｎの充電速度よりも速くなる。その為、基準電位Ｖ
ｒｅｆと読出し電位Ｖｉｎｏに電位差が生じ、データ検
出回路７０での“１”，“０”の判定が容易になる。
ンの場合、選択されたワード線ＷＬｉが“１”レベルに
なるにつれて、ビット線ＢＬｌ〜ＢＬｎの電位がダミー
ビット線ＤＢＬの電位と同様に緩やかに上昇する。とこ
ろが、ダミービット線ＤＢＬが上昇していくと、インバ
ータ８０の出力が“０”レベルとなり、ダミーセル８１
がオフとなった時点で、負荷用ＭＯＳＦＥＴ５５が負荷
用ＭＯＳＦＥＴ３５よりも電流供給能力が大きい為、ダ
ミービット線ＤＢＬの充電速度がビット線ＢＬｌ〜ＢＬ
ｎの充電速度よりも速くなる。その為、基準電位Ｖ
ｒｅｆと読出し電位Ｖｉｎｏに電位差が生じ、データ検
出回路７０での“１”，“０”の判定が容易になる。
【００３２】以上の様に、本実施例では、次のような利
点を有している。
点を有している。
【００３３】ダミーセル１２ｌ〜１２ｍと並列に充電速
度可変用ダミーセル８１を接続し、これをインバータ８
０でコントロールするようにしたので、メモリセル１１
ｌｌ〜１１ｍｎの“１”，“０”にかかわらず、ビット
線ＢＬｌ〜ＢＬｎとダミービット線ＤＢＬとの電位差
を、ＥＰＲＯＭが動作状態となった初期の段階で検出可
能となり、メモリセル１１ｌｌ〜１１ｍｎの高速読出し
が行える。しかも、従来回路に比べて、追加する素子数
が少ないことから、集積化される半導体記憶装置の回路
規模及びチップサイズを増大させることなく、読出し速
度の高速化が図れる。
度可変用ダミーセル８１を接続し、これをインバータ８
０でコントロールするようにしたので、メモリセル１１
ｌｌ〜１１ｍｎの“１”，“０”にかかわらず、ビット
線ＢＬｌ〜ＢＬｎとダミービット線ＤＢＬとの電位差
を、ＥＰＲＯＭが動作状態となった初期の段階で検出可
能となり、メモリセル１１ｌｌ〜１１ｍｎの高速読出し
が行える。しかも、従来回路に比べて、追加する素子数
が少ないことから、集積化される半導体記憶装置の回路
規模及びチップサイズを増大させることなく、読出し速
度の高速化が図れる。
【００３４】なお、本発明は図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
【００３５】（ｉ）図１では、充電速度可変用ダミーセ
ル８１を１個設けているが、これを複数個設けても良
い。さらに、充電速度可変用ダミーセル８１をコントロ
ールするインバータ８０は、ダミービット線ＤＢＬの電
位を検出してその検出結果に基づき該ダミーセル８１を
オン，オフ制御する他のコントロール回路で構成しても
良い。
ル８１を１個設けているが、これを複数個設けても良
い。さらに、充電速度可変用ダミーセル８１をコントロ
ールするインバータ８０は、ダミービット線ＤＢＬの電
位を検出してその検出結果に基づき該ダミーセル８１を
オン，オフ制御する他のコントロール回路で構成しても
良い。
【００３６】（ｉｉ）図１のメモリセルアレイ１０、第
１，第２の負荷回路３０，５０等は、他の回路構成に変
形しても良い。さらに、上記実施例では浮遊ゲート型Ｅ
ＰＲＯＭを例にとって説明したが、これに限定されな
い。例えば、マスクＲＯＭ等といった、基準電位Ｖ
ｒｅｆを用いる全ての半導体記憶装置に上記実施例を適
用できる。
１，第２の負荷回路３０，５０等は、他の回路構成に変
形しても良い。さらに、上記実施例では浮遊ゲート型Ｅ
ＰＲＯＭを例にとって説明したが、これに限定されな
い。例えば、マスクＲＯＭ等といった、基準電位Ｖ
ｒｅｆを用いる全ての半導体記憶装置に上記実施例を適
用できる。
【００３７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ダミーセルと並列に充電速度可変用ダミーセルを
接続し、これをコントロール回路によってオン，オフ制
御するようにしたので、例えば第２の負荷回路の充電速
度を、充電初期に於いて低下させることができる。
れば、ダミーセルと並列に充電速度可変用ダミーセルを
接続し、これをコントロール回路によってオン，オフ制
御するようにしたので、例えば第２の負荷回路の充電速
度を、充電初期に於いて低下させることができる。
【００３８】そのため、ビット線とダミービット線の電
位差を、メモリセルの“１”，“０”にかかわらず、本
半導体記憶装置が動作状態となった初期の段階で、検出
可能となり、メモリセルの高速読出しが行える。しか
も、従来回路に比べて追加する素子数が少ない為、半導
体記憶装置を集積化した時の回路規模の増大と、チップ
サイズの増大を抑制しつつ、データ読出し速度の高速化
が期待できる。従って、基準電位を用いる全ての半導体
記憶装置に適用可能である。
位差を、メモリセルの“１”，“０”にかかわらず、本
半導体記憶装置が動作状態となった初期の段階で、検出
可能となり、メモリセルの高速読出しが行える。しか
も、従来回路に比べて追加する素子数が少ない為、半導
体記憶装置を集積化した時の回路規模の増大と、チップ
サイズの増大を抑制しつつ、データ読出し速度の高速化
が期待できる。従って、基準電位を用いる全ての半導体
記憶装置に適用可能である。
【図１】本発明の実施例を示す半導体記憶装置の回路図
である。
である。
【図２】従来の半導体記憶装置の回路図である。
【図３】図２の動作を示すタイムチャートである。
【図４】図１の動作を示すタイムチャートである。
１０ メモリセルアレイ １１ｌｌ〜１１ｍｎ メモリセル １２ｌ〜１２ｍ ダミーセル ２０ 行デコーダ ２１ 列デコーダ ２２ｌ〜２２ｎ，２３ ＭＯＳＦＥＴ ３０ 第１の負荷回路 ５０ 第２の負荷回路 ７０ データ検出回路
Claims (1)
- 【請求項１】 ワード線及びビット線に接続されたメモ
リセルと、前記ワード線及びダミービット線に接続され
たダミーセルと、前記ビット線に対して所定電流を供給
し、選択された前記メモリセルからの読出しデータに基
づき読出し電位を生成する第１の負荷回路と、前記第１
の負荷回路よりも大きな電流供給能力を有し、前記ダミ
ービット線に対し所定電流を供給して前記ダミーセルの
データに基づき基準電位を生成する第２の負荷回路と、
前記読出し電位と前記基準電位とを比較して前記メモリ
セルの記憶データを検出するデータ検出回路とを、備え
た半導体記憶装置に於いて、前記ダミーセルに並列接続
された充電速度可変用ダミーセルと、前記ダミービット
線の電位に基づき前記充電速度可変用ダミーセルをオ
ン，オフ制御するコントロール回路とを、設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12747891A JP3100420B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12747891A JP3100420B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04353699A JPH04353699A (ja) | 1992-12-08 |
| JP3100420B2 true JP3100420B2 (ja) | 2000-10-16 |
Family
ID=14960935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12747891A Expired - Fee Related JP3100420B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100420B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3789241B2 (ja) | 1998-12-01 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | バイアス回路及び半導体記憶装置 |
-
1991
- 1991-05-30 JP JP12747891A patent/JP3100420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04353699A (ja) | 1992-12-08 |
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Legal Events
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|---|---|---|---|
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