JP3285364B2 - Ｅｐｒｏｍメモリアレー用切換グラウンドリード - Google Patents
Ｅｐｒｏｍメモリアレー用切換グラウンドリードInfo
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- JP3285364B2 JP3285364B2 JP51661998A JP51661998A JP3285364B2 JP 3285364 B2 JP3285364 B2 JP 3285364B2 JP 51661998 A JP51661998 A JP 51661998A JP 51661998 A JP51661998 A JP 51661998A JP 3285364 B2 JP3285364 B2 JP 3285364B2
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Description
【発明の詳細な説明】 関連出願の相互参照 本発明は、同日に出願されて本出願人に譲渡された同
時継続出願である「EPROMメモリアレー用電圧基準発生
装置」（合衆国特許出願第08/723、924号）「高電圧レ
ベルシフトCMOSバッファ」（合衆国特許出願第08/723、
925号）、および「EPROMメモリアレー用過充電／放電電
圧調節装置」（合衆国特許出願第08/723、926号）に関
連するもので、上記特許の開示は参考として本明細書に
含まれるものとする。
時継続出願である「EPROMメモリアレー用電圧基準発生
装置」（合衆国特許出願第08/723、924号）「高電圧レ
ベルシフトCMOSバッファ」（合衆国特許出願第08/723、
925号）、および「EPROMメモリアレー用過充電／放電電
圧調節装置」（合衆国特許出願第08/723、926号）に関
連するもので、上記特許の開示は参考として本明細書に
含まれるものとする。
発明の背景 本発明は、一般に、読み出し専用メモリデバイスおよ
びメモリアレー、並びにそのようなデバイスおよびアレ
ーからデータを読み取るための改良された技術およびデ
バイスに関するもので、さらに特定するならば、消去可
能でプログラム得可能な読み出し専用メモリ（EPROM）
デバイスからデータを読み取るための改良された構造お
よび方法を対象とする。
びメモリアレー、並びにそのようなデバイスおよびアレ
ーからデータを読み取るための改良された技術およびデ
バイスに関するもので、さらに特定するならば、消去可
能でプログラム得可能な読み出し専用メモリ（EPROM）
デバイスからデータを読み取るための改良された構造お
よび方法を対象とする。
本発明による高電圧レベルシフトCMOSバッファの１つ
の用途は、消去可能でプログラミング可能な読み出し専
用メモリ（EPROM）デバイスである。EPROMデバイスは、
半導体処理技術を用いて製造される。処理技術の進歩に
伴ってライン幅が減少していることから、製品の新しい
バージョンを完全に設計して製造するのではなくて、新
しい技術を用いて既存の製品を「縮小」または小さいサ
イズに縮尺するのが望ましい。そのためには、製品の設
計およびアーキテクチャを検討して分析する必要があ
り、その寸法を縮尺するための方法が動作に悪影響を及
ぼす可能性がある。本発明は、新規な処理技術に従っ
て、EPROM製品をコスト効率に優れた適切な方法を用い
て縮小するというタスクから発生したものである。
の用途は、消去可能でプログラミング可能な読み出し専
用メモリ（EPROM）デバイスである。EPROMデバイスは、
半導体処理技術を用いて製造される。処理技術の進歩に
伴ってライン幅が減少していることから、製品の新しい
バージョンを完全に設計して製造するのではなくて、新
しい技術を用いて既存の製品を「縮小」または小さいサ
イズに縮尺するのが望ましい。そのためには、製品の設
計およびアーキテクチャを検討して分析する必要があ
り、その寸法を縮尺するための方法が動作に悪影響を及
ぼす可能性がある。本発明は、新規な処理技術に従っ
て、EPROM製品をコスト効率に優れた適切な方法を用い
て縮小するというタスクから発生したものである。
マイクロコントローラに埋め込まれたEPROMプログラ
ムメモリについてそのような作業を行う際、例えば、縮
尺プロセスによって制限が課され、これら制限はデバイ
スの必要条件と組み合わされてこの作業を非常に困難な
ものにする。そのようなデバイスについて縮尺プロセス
を実施する際に直面する問題には、広い電圧範囲、低い
プログラム読み出しマージン、高速、および低電流があ
る。特に、縮尺されたEPROMの読み出しマージンは典型
的にはデバイスの動作電圧範囲よりも低い。
ムメモリについてそのような作業を行う際、例えば、縮
尺プロセスによって制限が課され、これら制限はデバイ
スの必要条件と組み合わされてこの作業を非常に困難な
ものにする。そのようなデバイスについて縮尺プロセス
を実施する際に直面する問題には、広い電圧範囲、低い
プログラム読み出しマージン、高速、および低電流があ
る。特に、縮尺されたEPROMの読み出しマージンは典型
的にはデバイスの動作電圧範囲よりも低い。
マイクロコントローラに埋め込まれたEPROMの従来の
使用方法においては、マイクロコントローラの電源電圧
を用いてEPROMメモリ要素を制御し、この要素に記憶さ
れたデータの読み取りを可能にする。データを読み取る
ためには、メモリ要素のプログラム閾値電圧を測定する
ことが必要である。メモリ要素は、EPROMセルの閾値電
圧が低ければ消去されていると言われ、閾値電圧が高け
ればプログラムされていると言われる。セルは、セルを
構成するトランジスタの制御ゲートに電圧を印加するこ
とによって読み取られる。印加された電圧が閾値よりも
高い場合には、セル内を電流が流れる。セルのプログラ
ミングマージンは、制御ゲートに印加される最高電圧と
プログラムされたセルのプログラム閾値電圧との間の差
である。セルの高い閾値電圧よりも低い制御ゲート電圧
を印加することによって読み取られた場合、プログラム
されたEPROMセルは電流を通さない。
使用方法においては、マイクロコントローラの電源電圧
を用いてEPROMメモリ要素を制御し、この要素に記憶さ
れたデータの読み取りを可能にする。データを読み取る
ためには、メモリ要素のプログラム閾値電圧を測定する
ことが必要である。メモリ要素は、EPROMセルの閾値電
圧が低ければ消去されていると言われ、閾値電圧が高け
ればプログラムされていると言われる。セルは、セルを
構成するトランジスタの制御ゲートに電圧を印加するこ
とによって読み取られる。印加された電圧が閾値よりも
高い場合には、セル内を電流が流れる。セルのプログラ
ミングマージンは、制御ゲートに印加される最高電圧と
プログラムされたセルのプログラム閾値電圧との間の差
である。セルの高い閾値電圧よりも低い制御ゲート電圧
を印加することによって読み取られた場合、プログラム
されたEPROMセルは電流を通さない。
ほとんどの使用方法において、メモリアレーの読み取
りに用いられる制御ゲート電圧はシステムの電源電圧で
ある。メモリセルのプログラム閾値が電源電圧の最大値
よりも低い場合、プログラムされたセルは従来の方法を
用いて検出することはできない。
りに用いられる制御ゲート電圧はシステムの電源電圧で
ある。メモリセルのプログラム閾値が電源電圧の最大値
よりも低い場合、プログラムされたセルは従来の方法を
用いて検出することはできない。
デバイスを小さいサイズに縮尺することは、さらに、
EPROMを動作させるために用いられる電圧範囲を狭める
効果を有する。EPROMメモリセルが縮小されると、プロ
グラム閾値電圧は低下して有効プログラミングマージン
が低下する。さらに、寸法の小さいEPROMセルは典型的
により低い読取電流を要求する。これらのことは全て、
縮尺されたEPROMセルを標準的な技術によって読み取る
ことを困難にするものである。
EPROMを動作させるために用いられる電圧範囲を狭める
効果を有する。EPROMメモリセルが縮小されると、プロ
グラム閾値電圧は低下して有効プログラミングマージン
が低下する。さらに、寸法の小さいEPROMセルは典型的
により低い読取電流を要求する。これらのことは全て、
縮尺されたEPROMセルを標準的な技術によって読み取る
ことを困難にするものである。
読み取りマージン電圧を電源電圧よりも小さい値に低
下させるには、行電圧（つまりEPROMメモリ要素のゲー
トを制御する電圧）を低い値に調節することが必要であ
る。制御ゲート電圧がプログラム閾値電圧よりも低いレ
ベルまで下げられないならば、EPROMメモリセルの内容
を読み取ることはできない。読み取り電圧の調節には通
常、かなりの量の電流消費が必要とされ、これは特に駆
動されている電気ノードが高速動作を必要とするか、あ
るいは大きなキャパシタンスを負荷されている場合に言
えることである。
下させるには、行電圧（つまりEPROMメモリ要素のゲー
トを制御する電圧）を低い値に調節することが必要であ
る。制御ゲート電圧がプログラム閾値電圧よりも低いレ
ベルまで下げられないならば、EPROMメモリセルの内容
を読み取ることはできない。読み取り電圧の調節には通
常、かなりの量の電流消費が必要とされ、これは特に駆
動されている電気ノードが高速動作を必要とするか、あ
るいは大きなキャパシタンスを負荷されている場合に言
えることである。
行電圧を調節するための典型的な解決方法は、電源電
圧に比例する電流を引き出すことによって行電圧をクラ
ンプし、EPROM要素に印加される最終的な電圧を制限す
るというものである。従来のEPROM読み取りアーキテク
チャでは、行ドライブ回路もまた高速であることを要求
され、かなりの量の容量性負荷を有する。このことによ
って、低電流消費および高速動作という制限を与えられ
た場合には、最終的な電圧を調節することは非常に困難
になる。
圧に比例する電流を引き出すことによって行電圧をクラ
ンプし、EPROM要素に印加される最終的な電圧を制限す
るというものである。従来のEPROM読み取りアーキテク
チャでは、行ドライブ回路もまた高速であることを要求
され、かなりの量の容量性負荷を有する。このことによ
って、低電流消費および高速動作という制限を与えられ
た場合には、最終的な電圧を調節することは非常に困難
になる。
従来技術では、EPROMアーキテクチャはEPROMアレーの
センスアンプおよびＸ−デコーダに直接印加される高い
電源電圧を使用していた。アレー内の行に変換するＸ−
デコーダまたはアレー内の列に変換するセンスアンプの
いずれかが駆動され、それによって両方のデバイスが高
電圧になる。行と列の交点にはトランジスタが存在し、
このトランジスタを含むメモリセルに電流が流れてこの
セルをプログラムする。EPROMデバイスが縮小されるに
つれて、その部分に加えることの可能な最大電圧は、以
前のような寸法を有するデバイスに用いられる電圧に比
べて低くなる。しかしながら、デバイスはプログラミン
グのために一定の大きさの電圧を必要とし、この電圧
は、技術と共に縮小することのないプログラム電圧の必
要条件によって決定される。
センスアンプおよびＸ−デコーダに直接印加される高い
電源電圧を使用していた。アレー内の行に変換するＸ−
デコーダまたはアレー内の列に変換するセンスアンプの
いずれかが駆動され、それによって両方のデバイスが高
電圧になる。行と列の交点にはトランジスタが存在し、
このトランジスタを含むメモリセルに電流が流れてこの
セルをプログラムする。EPROMデバイスが縮小されるに
つれて、その部分に加えることの可能な最大電圧は、以
前のような寸法を有するデバイスに用いられる電圧に比
べて低くなる。しかしながら、デバイスはプログラミン
グのために一定の大きさの電圧を必要とし、この電圧
は、技術と共に縮小することのないプログラム電圧の必
要条件によって決定される。
行にVDDが印加されると、新しい技術では、多くの場
合製品のプログラム閾値を越えてしまう。新しい技術
は、過剰電流というペナルティ無しに縮小前の仕様と同
じ速度でアレーを読み取るための試みを行うものであ
る。従来技術で提案された解決方法では、アレーのＸ−
デコーダが速度パスの一部として使用される。このデバ
イスをオンにすると、デコーダ内を伝播するためにいく
らかの時間が経過する。その後選択された列がオンにさ
れ、センスアンプを介して読み取られる。この方法によ
る読み取りアクセスのための遅延時間は、データをセル
から出力するためにＸ−デコーダ、ワード、列を介して
センスアンプへと進むことによって生じる。この操作に
より、アレーの読み取りにおけるかなりの時間遅延が余
儀なくされ、デバイスの速度が抑制される。
合製品のプログラム閾値を越えてしまう。新しい技術
は、過剰電流というペナルティ無しに縮小前の仕様と同
じ速度でアレーを読み取るための試みを行うものであ
る。従来技術で提案された解決方法では、アレーのＸ−
デコーダが速度パスの一部として使用される。このデバ
イスをオンにすると、デコーダ内を伝播するためにいく
らかの時間が経過する。その後選択された列がオンにさ
れ、センスアンプを介して読み取られる。この方法によ
る読み取りアクセスのための遅延時間は、データをセル
から出力するためにＸ−デコーダ、ワード、列を介して
センスアンプへと進むことによって生じる。この操作に
より、アレーの読み取りにおけるかなりの時間遅延が余
儀なくされ、デバイスの速度が抑制される。
従来のEPROMアーキテクチャでは、EPROMはセンスアン
プを初期化することによって即読み取り可能な状態とな
る。その後、行がオンにされ、それによって可能化電圧
がメモリ要素へ伝播する。その後メモリセルがオンにさ
れ、ビットが読み取られる。この方法は、行デコーダ
（Ｘ−デコーダ）を非常に高速で駆動させることを含
む。メモリ要素を縮尺して適当なプログラミングマージ
ンを達成するために必要な電圧調節装置を追加した場
合、低い消費電力でメモリ要素を読み出すために必要な
時間は非常に長い。
プを初期化することによって即読み取り可能な状態とな
る。その後、行がオンにされ、それによって可能化電圧
がメモリ要素へ伝播する。その後メモリセルがオンにさ
れ、ビットが読み取られる。この方法は、行デコーダ
（Ｘ−デコーダ）を非常に高速で駆動させることを含
む。メモリ要素を縮尺して適当なプログラミングマージ
ンを達成するために必要な電圧調節装置を追加した場
合、低い消費電力でメモリ要素を読み出すために必要な
時間は非常に長い。
本発明の主な目的は、過度の電流消費というペナルテ
ィを負うことなく高速でアレーの読み取りを行うための
改良を行うことにある。
ィを負うことなく高速でアレーの読み取りを行うための
改良を行うことにある。
発明の概要 本発明では、過剰な電流消費というペナルティを負う
ことなく縮小前のデザインのEPROMに匹敵する速度でア
レーの読み取りを可能にする改良された方法が用いられ
る。特に、選択されたメモリ要素またはセル（それ自
体、通常はフローティング状態にあるソース−ドレイン
パスを有するトランジスタである）を読み取るまたは開
放する時、メモリアレー全体の接地側または接地平面
は、スイッチ（例えばトランジスタ）を介してオンまた
はオフされる（読取回路に接続または接続解除され
る）。Ｘ−デコーダはまず最初にグラウンド接続以外の
全てのものと同時にオンにされる。セルを読み取ろうと
する場合、スイッチを介してアレーを単純に接地し、セ
ルデータはセンスアンプによって検出される相対的に低
い電流によって読み取られる。
ことなく縮小前のデザインのEPROMに匹敵する速度でア
レーの読み取りを可能にする改良された方法が用いられ
る。特に、選択されたメモリ要素またはセル（それ自
体、通常はフローティング状態にあるソース−ドレイン
パスを有するトランジスタである）を読み取るまたは開
放する時、メモリアレー全体の接地側または接地平面
は、スイッチ（例えばトランジスタ）を介してオンまた
はオフされる（読取回路に接続または接続解除され
る）。Ｘ−デコーダはまず最初にグラウンド接続以外の
全てのものと同時にオンにされる。セルを読み取ろうと
する場合、スイッチを介してアレーを単純に接地し、セ
ルデータはセンスアンプによって検出される相対的に低
い電流によって読み取られる。
Ｘ−デコーダには電圧源（つまり調節装置または基
準）から給電が行われ、Ｘ−デコーダが読み取られてい
る時は、実質的に電流消費の存在しない状態で、この電
圧源がワードの電圧を相対的に低い値にクランプする。
この電圧はプログラム閾値を越えることが無く、Ｘ−デ
コーダへの行制御電圧を制限するために用いられるもの
とほぼ同じ電圧源がさらにＹ−デコーダに印加されて、
列制御電圧を制限し、正しいポイントにおける動作を確
実にする。グラウンド以外の全てがプリチャージされ、
さらにオンにされる。電圧は全て最大値まで上昇するこ
とができる。そしてメモリセルを読み出す段階になった
ならば、グラウンドをオンにしてデータを読み出す。
準）から給電が行われ、Ｘ−デコーダが読み取られてい
る時は、実質的に電流消費の存在しない状態で、この電
圧源がワードの電圧を相対的に低い値にクランプする。
この電圧はプログラム閾値を越えることが無く、Ｘ−デ
コーダへの行制御電圧を制限するために用いられるもの
とほぼ同じ電圧源がさらにＹ−デコーダに印加されて、
列制御電圧を制限し、正しいポイントにおける動作を確
実にする。グラウンド以外の全てがプリチャージされ、
さらにオンにされる。電圧は全て最大値まで上昇するこ
とができる。そしてメモリセルを読み出す段階になった
ならば、グラウンドをオンにしてデータを読み出す。
従って本発明の目的をより特定するならば、EPROMア
レーのメモリ要素を読み取るための改良された方法であ
って、回路内の全てのものが設定された後に読み出し命
令を実行し、メモリ要素を含むトランジスタのソース−
ドレインパスへのグラウンド接続をオンにしてこのパス
に電流を流し、列回路内のセンスアンプによって検出を
行う方法にある。
レーのメモリ要素を読み取るための改良された方法であ
って、回路内の全てのものが設定された後に読み出し命
令を実行し、メモリ要素を含むトランジスタのソース−
ドレインパスへのグラウンド接続をオンにしてこのパス
に電流を流し、列回路内のセンスアンプによって検出を
行う方法にある。
図の簡単な説明 以下、現在考えられる最も好ましい本発明実施方法
を、好ましい実施例および方法について、添付した図面
を参照しながら考えることにより、本発明のさらなる目
的、対象、特性、特徴および付随する利点がより明らか
に理解されよう。
を、好ましい実施例および方法について、添付した図面
を参照しながら考えることにより、本発明のさらなる目
的、対象、特性、特徴および付随する利点がより明らか
に理解されよう。
図１は、マイクロコントローラデバイスに埋め込まれ
たEPROMアレー回路の例を示す回路図であり、ここに本
発明が利用されている。
たEPROMアレー回路の例を示す回路図であり、ここに本
発明が利用されている。
図２は、本発明による図１のEPROMアレーのメモリセ
ルにグラウンド切換リード命令を適用するための好まし
い実施例を含む回路図である。
ルにグラウンド切換リード命令を適用するための好まし
い実施例を含む回路図である。
図３は、図２のEPROM回路に用いられる調節された電
圧基準発生装置の実施例を示す。
圧基準発生装置の実施例を示す。
好ましい実施例および方法に関する詳細な説明 図１の回路図は、マイクロコントローラに埋め込まれ
たEPROMデバイスの適用可能な部分であって本発明が実
施される部分の例を示す。特に対象となる回路の部分
は、Ｘ−デコーダ13、Ｘ−デコーダ高電圧レベルシフト
相補型金属酸化物半導体（CMOS）バッファ15、電圧基準
18、行プリチャージ20、行クランプ、センスアンプ17、
グラウンド切換またはリード（読み取り）制御回路21を
含み、これらは全てEPROMデバイスに組み合わされてい
る。
たEPROMデバイスの適用可能な部分であって本発明が実
施される部分の例を示す。特に対象となる回路の部分
は、Ｘ−デコーダ13、Ｘ−デコーダ高電圧レベルシフト
相補型金属酸化物半導体（CMOS）バッファ15、電圧基準
18、行プリチャージ20、行クランプ、センスアンプ17、
グラウンド切換またはリード（読み取り）制御回路21を
含み、これらは全てEPROMデバイスに組み合わされてい
る。
EPROMアレー12は、プログラムメモリとしてマイクロ
コントローラ10に埋め込まれている。メモリアレーは通
常の行および列で構成され、このメモリアレーでは、任
意の行および列の交点におけるトランジスタの状態がそ
のアレー位置に記憶されているビットの値（「０」また
は「１」）を表す。マイクロコントローラの標準電源電
圧VDDを用いてEPROMメモリ要素を制御してメモリ要素内
に記憶されたデータを読み取る。Ｘ−デコーダ13は、本
質的にEPROMアレー12用の行ドライバー回路であって、
このアレー用の制御ゲート電圧および制御プログラミン
グ電圧を低電圧モードで発生させる。Ｘ−デコーダ高電
圧レベルシフトCMOSバッファ15は電源電圧VDDに接続さ
れて、高電圧動作モードにおいてこの電圧をEPROMメモ
リ要素をプログラムするための高電圧へと変換し、この
アレー用のセンスアンプ17と共に使用される。
コントローラ10に埋め込まれている。メモリアレーは通
常の行および列で構成され、このメモリアレーでは、任
意の行および列の交点におけるトランジスタの状態がそ
のアレー位置に記憶されているビットの値（「０」また
は「１」）を表す。マイクロコントローラの標準電源電
圧VDDを用いてEPROMメモリ要素を制御してメモリ要素内
に記憶されたデータを読み取る。Ｘ−デコーダ13は、本
質的にEPROMアレー12用の行ドライバー回路であって、
このアレー用の制御ゲート電圧および制御プログラミン
グ電圧を低電圧モードで発生させる。Ｘ−デコーダ高電
圧レベルシフトCMOSバッファ15は電源電圧VDDに接続さ
れて、高電圧動作モードにおいてこの電圧をEPROMメモ
リ要素をプログラムするための高電圧へと変換し、この
アレー用のセンスアンプ17と共に使用される。
電圧基準18は、メモリ要素の制御ゲートおよびドレイ
ンの読み取り電圧を制限するために用いられる。行プリ
チャージ回路は、典型的にEPROMと共に用いられて、デ
ータを読み取るためにアレー位置にアクセスするのに要
する時間を短縮する、あるいはDC電力の消費を軽減す
る、もしくはその両方を行うようになっている。ここで
は、行プリチャージ20は調節回路内で行われ、Ｘ−デコ
ーダ13に受け渡されて制御ゲートを駆動するようになっ
ている。センスアンプ17がメモリ要素内の電流を感知し
て、EPROM要素の閾値を決定する。
ンの読み取り電圧を制限するために用いられる。行プリ
チャージ回路は、典型的にEPROMと共に用いられて、デ
ータを読み取るためにアレー位置にアクセスするのに要
する時間を短縮する、あるいはDC電力の消費を軽減す
る、もしくはその両方を行うようになっている。ここで
は、行プリチャージ20は調節回路内で行われ、Ｘ−デコ
ーダ13に受け渡されて制御ゲートを駆動するようになっ
ている。センスアンプ17がメモリ要素内の電流を感知し
て、EPROM要素の閾値を決定する。
本発明によれば、読取制御またはグラウンド切換回路
21は、EPROMアレーのアクセス時間をさらに短縮するた
めに使用される。この回路の前提条件として、メモリ要
素の制御ゲートがハイであって、メモリ要素のドレイン
がセンスアンプに接続されており、さらにメモリ要素の
ソースがグラウンドに接続されている時のみこのメモリ
要素内を電流が流れることになる。行電圧を設定する
間、電圧が所定の適性な値に達するまでソースはグラウ
ンドから外されており、電圧が所定の値に達した時点で
ソースが接地されてメモリ要素を読み取るために電流が
流れる。
21は、EPROMアレーのアクセス時間をさらに短縮するた
めに使用される。この回路の前提条件として、メモリ要
素の制御ゲートがハイであって、メモリ要素のドレイン
がセンスアンプに接続されており、さらにメモリ要素の
ソースがグラウンドに接続されている時のみこのメモリ
要素内を電流が流れることになる。行電圧を設定する
間、電圧が所定の適性な値に達するまでソースはグラウ
ンドから外されており、電圧が所定の値に達した時点で
ソースが接地されてメモリ要素を読み取るために電流が
流れる。
図２の回路図では、アレー12のメモリ要素25はMOSト
ランジスタ27を備え、このトランジスタは制御ゲート28
とソース電極29とドレイン電極30とを有する。ドレイン
電極はセンスアンプ17に接続されており、このセンスア
ンプ17はメモリ要素25の読み取りからデータを出力す
る。最初に、グラウンド切換回路21を構成する読み取り
制御のスイッチングトランジスタ32の制御ゲート33が、
第１のクロックの間に、ゲート33が連結されているタイ
ミング制御回路35から印加された制御ゲート電圧を有す
る。制御ゲート電圧のレベルは、トランジスタ32を通常
はオフに保つように予め設定されており、それによって
トランジスタ27のソース電極29がグラウンドから切り離
される。換言するならば、トランジスタ32のソース−ド
レイン経路は通常フローティングの状態にある。
ランジスタ27を備え、このトランジスタは制御ゲート28
とソース電極29とドレイン電極30とを有する。ドレイン
電極はセンスアンプ17に接続されており、このセンスア
ンプ17はメモリ要素25の読み取りからデータを出力す
る。最初に、グラウンド切換回路21を構成する読み取り
制御のスイッチングトランジスタ32の制御ゲート33が、
第１のクロックの間に、ゲート33が連結されているタイ
ミング制御回路35から印加された制御ゲート電圧を有す
る。制御ゲート電圧のレベルは、トランジスタ32を通常
はオフに保つように予め設定されており、それによって
トランジスタ27のソース電極29がグラウンドから切り離
される。換言するならば、トランジスタ32のソース−ド
レイン経路は通常フローティングの状態にある。
この第１のクロックの間、タイミング制御35は電圧マ
ルチプレクサ（VMUX）38に信号を送り、この電圧マルチ
プレクサ38は標準電源電圧40（つまりVDD）および調節
された制御電圧41の両方から入力を受けて、バッファを
介してメモリー要素25の制御ゲート28に電圧レベルを供
給する。特に、VMUX38の出力は高電圧入力としてバッフ
ァ15に接続され、このバッファの出力は制御ゲート28に
印加される。結果的に、メモリ要素が電源電圧にほぼ等
しいレベルまで急速にプリチャージされ、このレベルは
メモリ要素のプログラム閾値よりも高くても良い。その
後タイミング制御35がVMUX38に切換信号を送り、メモリ
要素25の制御ゲートから電源電圧を除去し、この電源電
圧をそれよりも低く調節された制御電圧41で置換して、
メモリ要素の行制御電圧がEPROMのプログラム閾値電圧
よりも低い値まで放電されるようにする。
ルチプレクサ（VMUX）38に信号を送り、この電圧マルチ
プレクサ38は標準電源電圧40（つまりVDD）および調節
された制御電圧41の両方から入力を受けて、バッファを
介してメモリー要素25の制御ゲート28に電圧レベルを供
給する。特に、VMUX38の出力は高電圧入力としてバッフ
ァ15に接続され、このバッファの出力は制御ゲート28に
印加される。結果的に、メモリ要素が電源電圧にほぼ等
しいレベルまで急速にプリチャージされ、このレベルは
メモリ要素のプログラム閾値よりも高くても良い。その
後タイミング制御35がVMUX38に切換信号を送り、メモリ
要素25の制御ゲートから電源電圧を除去し、この電源電
圧をそれよりも低く調節された制御電圧41で置換して、
メモリ要素の行制御電圧がEPROMのプログラム閾値電圧
よりも低い値まで放電されるようにする。
本発明では、その後タイミング制御が、まさに次のク
ロックの間に、グラウンド切換回路21のトランジスタ32
の制御ゲート33に適当な電圧を印加することにより、こ
のトランジスタ32をオンにする。その結果、トランジス
タ27のソース電極29が今度はグラウンドに接続されて、
メモリ要素25のソース−ドレインパスに電流が流れるこ
とが可能になり、それによってゲートおよびドレイン電
極が安定化された後に、要素の読み取りが可能になる。
この目的のために、タイミング制御がセンスアンプ17を
活性化して電流を検出させ、データ読み出しを行う。
ロックの間に、グラウンド切換回路21のトランジスタ32
の制御ゲート33に適当な電圧を印加することにより、こ
のトランジスタ32をオンにする。その結果、トランジス
タ27のソース電極29が今度はグラウンドに接続されて、
メモリ要素25のソース−ドレインパスに電流が流れるこ
とが可能になり、それによってゲートおよびドレイン電
極が安定化された後に、要素の読み取りが可能になる。
この目的のために、タイミング制御がセンスアンプ17を
活性化して電流を検出させ、データ読み出しを行う。
図３は、図２の調節された制御電圧回路41の実施例を
示すもので、複数のPMOSトランジスタ51、52、53、54、
55およびNMOSトランジスタ58を含む。トランジスタ51
は、それ以外のトランジスタに比べてはるかに低い電流
容量を有するように選択され、VDDが上昇すると、トラ
ンジスタ51のドレイン電極における電圧が最終的にその
他のトランジスタを全てオンにするのに十分なレベルま
で達するようになっている。VDDの高さがそのレベルを
越えて増大しても、そのノードにおける電圧は一定であ
る。相当大きいDC電流を引き出すことができるスイッチ
ング回路を使用しないで、回路は低変動のアナログレベ
ルを発生させる。コンデンサ60および61はアナログ電圧
の安定化のために用いられる。
示すもので、複数のPMOSトランジスタ51、52、53、54、
55およびNMOSトランジスタ58を含む。トランジスタ51
は、それ以外のトランジスタに比べてはるかに低い電流
容量を有するように選択され、VDDが上昇すると、トラ
ンジスタ51のドレイン電極における電圧が最終的にその
他のトランジスタを全てオンにするのに十分なレベルま
で達するようになっている。VDDの高さがそのレベルを
越えて増大しても、そのノードにおける電圧は一定であ
る。相当大きいDC電流を引き出すことができるスイッチ
ング回路を使用しないで、回路は低変動のアナログレベ
ルを発生させる。コンデンサ60および61はアナログ電圧
の安定化のために用いられる。
このように、低電圧（非プログラミング）モードにお
ける動作中、電圧基準発生装置の出力VREFは、低電圧
（非プログラミング）モードにおける動作中、低電圧レ
ベルの電源電圧VDDに追随する。VDDがトランジスタ51を
オンにするVDDの最大値よりも低い所定の電圧レベルに
達した時点で、VREFはその電圧レベルにクランプされ
る。クランプ電圧が設定された後、行制御用のVMUX38に
印加される電圧はクランプ電圧よりもわずかに高く、列
制御用のセンスアンプ17に印加される電圧はクランプ電
圧よりもわずかに低く、これは図３の回路のトランジス
タ列への行制御出力パスと列制御出力パスとの電気的な
接続の違いによるものである。VDDがその最大電圧まで
上昇し続ける時、VMUXおよびセンスアンプに印加される
電圧はそれぞれクランプ電圧レベルよりも高い閾値およ
び低い閾値で一定のままである。
ける動作中、電圧基準発生装置の出力VREFは、低電圧
（非プログラミング）モードにおける動作中、低電圧レ
ベルの電源電圧VDDに追随する。VDDがトランジスタ51を
オンにするVDDの最大値よりも低い所定の電圧レベルに
達した時点で、VREFはその電圧レベルにクランプされ
る。クランプ電圧が設定された後、行制御用のVMUX38に
印加される電圧はクランプ電圧よりもわずかに高く、列
制御用のセンスアンプ17に印加される電圧はクランプ電
圧よりもわずかに低く、これは図３の回路のトランジス
タ列への行制御出力パスと列制御出力パスとの電気的な
接続の違いによるものである。VDDがその最大電圧まで
上昇し続ける時、VMUXおよびセンスアンプに印加される
電圧はそれぞれクランプ電圧レベルよりも高い閾値およ
び低い閾値で一定のままである。
この効果は、コンデンサを迅速にプリチャージし、続
いてそれをより低いレベルまでわずかに放電させ、その
後EPROMメモリセルを読み出すことにある。この動作中
の電圧レベルの差ΔＶは比較的小さく、従って従来技術
の低速設計（従来のDC基準が常にDC電流を引き出す）と
は反対に、ごくわずかの電流しか引き出されない。図２
の回路では、ACダイナミック電流が存在するが、EPROM
デバイスがはるかに速い速度で動作して、はるかに大量
の電流を引き出すことができ、平均電流レベルは小さ
い。列デコーダ用のセンスアンプは非常に低い電流（例
えば500ナノアンペア）でトラッキングを行う。
いてそれをより低いレベルまでわずかに放電させ、その
後EPROMメモリセルを読み出すことにある。この動作中
の電圧レベルの差ΔＶは比較的小さく、従って従来技術
の低速設計（従来のDC基準が常にDC電流を引き出す）と
は反対に、ごくわずかの電流しか引き出されない。図２
の回路では、ACダイナミック電流が存在するが、EPROM
デバイスがはるかに速い速度で動作して、はるかに大量
の電流を引き出すことができ、平均電流レベルは小さ
い。列デコーダ用のセンスアンプは非常に低い電流（例
えば500ナノアンペア）でトラッキングを行う。
EPROMアレーのＸ−デコーダは調節された基準電圧源
によって給電され、Ｘ−デコーダが読み取られている
時、ソースはワード上の電圧をプログラム閾値を越えな
い相対的に低い値にクランプし、実質的に電流の消費は
ない。同じ基準電圧源が回路のＹ−デコーダに印加さ
れ、列電圧を制限するようになっている。このように、
行および列はいずれも、デバイス実施方法によって設定
される適切なポイントでの動作を確実にするために制限
される。回路のこの部分に含まれるものは全て（グラウ
ンド以外）プリチャージされてオンにされ（つまり、グ
ラウンド切換回路はオフである）、電圧は全てそのフル
スケールまで上昇される。
によって給電され、Ｘ−デコーダが読み取られている
時、ソースはワード上の電圧をプログラム閾値を越えな
い相対的に低い値にクランプし、実質的に電流の消費は
ない。同じ基準電圧源が回路のＹ−デコーダに印加さ
れ、列電圧を制限するようになっている。このように、
行および列はいずれも、デバイス実施方法によって設定
される適切なポイントでの動作を確実にするために制限
される。回路のこの部分に含まれるものは全て（グラウ
ンド以外）プリチャージされてオンにされ（つまり、グ
ラウンド切換回路はオフである）、電圧は全てそのフル
スケールまで上昇される。
アクセスされたセルはその後高速で読み取られるが、
これは、メモリアレーの接地側および接地平面がグラウ
ンド切換回路を介してセルに接続されていることによ
る。行は１クロックでVDDとされ、次のクロックでそれ
よりも低い所定の電圧にクランプされ、さらにグラウン
ド切換回路を介してメモリセルが接続されてセルの読み
取りが可能になる。このアーキテクチャ用の実際の速度
パスはわずかに、ソース電極を接地するのに必要な時間
とセンスアンプをトリップさせるのに必要な時間とを合
わせた時間である。
これは、メモリアレーの接地側および接地平面がグラウ
ンド切換回路を介してセルに接続されていることによ
る。行は１クロックでVDDとされ、次のクロックでそれ
よりも低い所定の電圧にクランプされ、さらにグラウン
ド切換回路を介してメモリセルが接続されてセルの読み
取りが可能になる。このアーキテクチャ用の実際の速度
パスはわずかに、ソース電極を接地するのに必要な時間
とセンスアンプをトリップさせるのに必要な時間とを合
わせた時間である。
この回路設計は、センスアンプにおいて大量の電流を
引き出すことなく非常に低い閾値電圧でメモリ要素を読
み取ることを可能にする。本発明は縮尺処理技術を考え
る上で現行の製品を縮小するという設計上の研究から発
生したものであるが、本発明はそのような研究に限定さ
れるものではない。
引き出すことなく非常に低い閾値電圧でメモリ要素を読
み取ることを可能にする。本発明は縮尺処理技術を考え
る上で現行の製品を縮小するという設計上の研究から発
生したものであるが、本発明はそのような研究に限定さ
れるものではない。
以上、本発明を実施する上で現在考えられる最も好ま
しい例について説明したが、本発明が関与する分野の当
業者には、上記説明を考慮することにより、本発明の好
ましい実施例および方法に変更および改良を加えても本
発明の真の精神および範囲を逸脱するものではないこと
は理解されよう。従って、本発明は、添付した請求の範
囲および対応する法律の規則および原則によってのみ限
定されるものである。
しい例について説明したが、本発明が関与する分野の当
業者には、上記説明を考慮することにより、本発明の好
ましい実施例および方法に変更および改良を加えても本
発明の真の精神および範囲を逸脱するものではないこと
は理解されよう。従って、本発明は、添付した請求の範
囲および対応する法律の規則および原則によってのみ限
定されるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤッハ，ランデイ，エル. アメリカ合衆国 85048 アリゾナ フ ェニックス サウス トゥエンティーフ ィフス ストリート 16238 (56)参考文献 特開 平４−243096（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 ＥＰＡＴ（ＱＵＥＳＴＥＬ)
Claims (14)
- 【請求項１】メモリアレーを有する読み出し専用メモリ
であって、アレーの行ラインおよび列ラインの各交点の
メモリ要素が、メモリ要素に記憶されたデータ内容を読
み取るために使用されるプログラム閾値電圧レベルでプ
ログラム可能で、この読み出し専用メモリが： 前記メモリアレーの行ラインに選択的にアクセスするた
めのＸ−デコーダ手段と、 前記メモリアレーの列ラインに選択的にアクセスするた
めのＹ−デコーダ手段及び各列ラインに組み合わされた
センスアンプ手段と、 前記Ｘ−デコーダ手段及びＹ−デコーダ手段のそれぞれ
を選択的に活性化して選択したメモリ要素にアクセスす
る手段と、 前記メモリアレーのための接地平面と、 前記接地平面と選択したメモリ要素との間の電気的接続
を形成して選択したメモリ要素に電流が流れるように
し、それぞれの列ラインに接続された前記センスアンプ
手段により選択したメモリ要素の内容を検知し、読み出
すことを可能にするスイッチ手段と、 前記スイッチ手段が前記電気的接続を形成することを、
選択したメモリ要素に組み合わされた行ライン及び列ラ
インがプリチャージされて前記プログラム閾値電圧レベ
ルより低い所定の電圧レベルに安定した後だけに行うよ
うにするタイミング手段と を備えることを特徴とする読み出し専用メモリ。 - 【請求項２】請求項１に記載の読み出し専用メモリであ
って、前記読み出し専用メモリが、電気的に消去及びプ
ログラム可能な読み出し専用メモリ（EPROM）であるこ
とを特徴とする読み出し専用メモリ。 - 【請求項３】請求項１又は２に記載の読み出し専用メモ
リであって： 前記プログラム閾値電圧レベルより高い電源電圧の電源
と、 前記選択したメモリ要素に組み合わされた行ライン及び
列ラインを、前記タイミング手段の第１のクロック期間
内で、前記電源電圧レベルまでプリチャージし、その後
前記タイミング手段の第２のクロック期間内で、このプ
リチャージ電圧レベルを減少させて前記プログラム閾値
電圧レベルより低い相対的に低い値にクランプし、選択
したメモリ要素のデータ内容の読み出し中の電流消費を
抑制する手段と を含むことを特徴とする読み出し専用メモリ。 - 【請求項４】請求項１から３のいずれか１項に記載の読
み出し専用メモリであって、前記タイミング手段が、前
記接地平面と選択したメモリ要素との間の電気的接続が
形成されている間に前記センスアンプ手段を活性化し、
選択したメモリ要素データ内容を読み出すのに十分な時
間の後で前記スイッチ手段が接地平面を切り離すことを
可能にすることを特徴とする読み出し専用メモリ。 - 【請求項５】メモリアレーを有し、アレーの行および列
の各交点におけるメモリ要素がデータを選択的に記憶す
るためにプログラム可能で、Ｘ−デコーダが行をワード
ラインとして選択し、Ｙ−デコーダが列をビットライン
として選択し、センスアンプがそれぞれメモリアレーの
列に組み合わされている、読み出し専用メモリからデー
タの読み出しを行うための方法であって、選択したメモ
リ要素内に記憶されたデータを読み出すためアクセスす
る方法であって： データ内容を読み出すために選択したメモリ要素のアド
レスにアクセスするステップと、 選択したメモリ要素を読み出しのための所定の電圧レベ
ルまでプリチャージするステップと、 前記所定の電圧レベルが安定した後にのみ、選択したメ
モリ要素のデータ内容の読み出しを始めるステップと、 選択したメモリ要素を選択的にメモリアレーの接地平面
に接続することにより、選択したメモリ要素に電流が流
れるようにして前記センスアンプで検出するステップと を含む方法。 - 【請求項６】請求項５に記載の方法であって、前記読み
出し専用メモリが、電気的に消去及びプログラム可能な
読み出し専用メモリ（EPROM）であることを特徴とする
方法。 - 【請求項７】行および列の各交点にメモリ要素を備える
メモリアレーを有する、電気的に消去及びプログラム可
能な読み出し専用メモリ（EPROM）読み出し専用メモリ
の選択したメモリ要素から高速にデータを読み出す方法
であって： 前記EPROMの選択したメモリ要素に組み合わされた行に
バイアス電圧をかけるステップと 前記EPROMの選択したメモリ要素に組み合わされた列に
バイアス電圧をかけるステップと 選択したメモリ要素のバイアス電圧が安定した後のみ、
読み出しを行うのに十分な期間だけ、選択したメモリ要
素を流れる電流パスを選択的に形成して選択したメモリ
要素のデータ内容の読み出しを可能にするステップと を含む方法。 - 【請求項８】請求項５又は６に記載の方法であって、連
続した２クロック期間にプリチャージするステップを含
み、このステップが、第１のクロック期間に選択したメ
モリ要素に組み合わされたワードラインにメモリ要素の
プログラム電圧を超えた読み出し専用メモリの電源電圧
を最初に印加し、第２のクロック期間の印加した電圧が
安定するのに十分な期間に、印加した電圧を前記プログ
ラム電圧を超えない値まで減少させて選択したメモリ要
素に組み合わされたワードライン及びビットラインを前
記減少した電圧値にクランプすることを特徴とする方
法。 - 【請求項９】請求項８に記載の方法であって、前記第２
のクロック期間の直後の第３のクロック期間に選択した
メモリ要素の内容の読み出しを開始し、第３のクロック
期間に選択したメモリ要素を流れる電流を検知するため
に前記センスアンプを活性化するステップを含むことを
特徴とする方法。 - 【請求項１０】請求項９に記載の方法であって、第３の
クロック期間の終了したら直ちに選択したメモリ要素を
メモリアレーの接地平面から切り離し、選択したメモリ
要素に流れる電流を遮断するステップを含むことを特徴
とする方法。 - 【請求項１１】請求項７に記載の方法であって、前記電
流パスを選択的に形成するステップを、前記バイアス電
圧が安定した後の前記期間に選択したメモリ要素をメモ
リアレーの接地電位点に接続して行うことを特徴とする
方法。 - 【請求項１２】請求項11に記載の方法であって、選択し
たメモリ要素をメモリアレーの接地電位点に接続してい
る間に、選択したメモリ要素を流れる電流を検知するた
めにセンスアンプを活性化することを特徴とする方法。 - 【請求項１３】請求項７に記載の方法であって、前記電
流パスを選択的に形成するステップを、前記バイアス電
圧が安定した後の前記期間に選択したメモリ要素をメモ
リアレーの接地面に接続して行うことを特徴とする方
法。 - 【請求項１４】請求項13に記載の方法であって、選択し
たメモリ要素をメモリアレーの接地面に接続している間
に、選択したメモリ要素を流れる電流を検知するために
センスアンプを活性化することを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/723,927 | 1996-10-01 | ||
| US08/723,927 US5812456A (en) | 1996-10-01 | 1996-10-01 | Switched ground read for EPROM memory array |
| PCT/US1997/016925 WO1998014948A1 (en) | 1996-10-01 | 1997-09-25 | Switched ground read for eprom memory array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11500855A JPH11500855A (ja) | 1999-01-19 |
| JP3285364B2 true JP3285364B2 (ja) | 2002-05-27 |
Family
ID=24908286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51661998A Expired - Fee Related JP3285364B2 (ja) | 1996-10-01 | 1997-09-25 | Ｅｐｒｏｍメモリアレー用切換グラウンドリード |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5812456A (ja) |
| EP (1) | EP0864156A4 (ja) |
| JP (1) | JP3285364B2 (ja) |
| KR (1) | KR100284203B1 (ja) |
| TW (1) | TW357353B (ja) |
| WO (1) | WO1998014948A1 (ja) |
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| JP2001184881A (ja) * | 1999-12-28 | 2001-07-06 | Toshiba Corp | 不揮発性半導体メモリの読み出し回路 |
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