JP2865388B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2865388B2 JP2865388B2 JP17632090A JP17632090A JP2865388B2 JP 2865388 B2 JP2865388 B2 JP 2865388B2 JP 17632090 A JP17632090 A JP 17632090A JP 17632090 A JP17632090 A JP 17632090A JP 2865388 B2 JP2865388 B2 JP 2865388B2
- Authority
- JP
- Japan
- Prior art keywords
- bias
- circuit
- potential
- bit line
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に不揮発性メモ
リ、読み出し専用メモリなどにおける読み出し時のビッ
ト線電位のハイレベルを抑えるためのバイアス回路に関
する。
リ、読み出し専用メモリなどにおける読み出し時のビッ
ト線電位のハイレベルを抑えるためのバイアス回路に関
する。
（従来の技術） 第６図は、EPROM（紫外線消去・再書込み可能な読み
出し専用メモリ）の概略的な回路構成を示している。な
お、ここでは、説明を簡単にするために、メモリセルは
M1〜M4の４個のみが示されている。図のおいて、WL1お
よびWL2はワード線、BL1およびBL2はビット線、61およ
び62は列選択用トランジスタ、63はワード線WL1およびW
L2を選択する行デコーダ、64は列選択用トランジスタ61
および62を選択駆動する列デコーダである。そして、列
選択用トランジスタ61および62の一端側には、データ読
み出しのためのビット線電位クランプ用トランジスタ65
を介してビット線負荷回路66が接続されている。なお、
上記ビット線電位クランプ用トランジスタ65を介してセ
ンスアンプ回路68が接続されている。
出し専用メモリ）の概略的な回路構成を示している。な
お、ここでは、説明を簡単にするために、メモリセルは
M1〜M4の４個のみが示されている。図のおいて、WL1お
よびWL2はワード線、BL1およびBL2はビット線、61およ
び62は列選択用トランジスタ、63はワード線WL1およびW
L2を選択する行デコーダ、64は列選択用トランジスタ61
および62を選択駆動する列デコーダである。そして、列
選択用トランジスタ61および62の一端側には、データ読
み出しのためのビット線電位クランプ用トランジスタ65
を介してビット線負荷回路66が接続されている。なお、
上記ビット線電位クランプ用トランジスタ65を介してセ
ンスアンプ回路68が接続されている。
このようなEPROMにおいては、一般に、読み出し時の
誤書込み（ソフトライト；読み出し時にメモリセルのド
レイン付近にかかる電界によってチャネルホットエレク
トロンが発生して浮遊ゲートに注入されることによって
セルの閾値が上がってしまうという現象）を防ぐため
に、読み出し時のビット線電位VBLのハイレベルを例え
ば1.5V以下に抑えるように設定する。このための回路構
成としては、ビット線負荷回路66と列選択用トランジス
タ61および62との間にビット線電位クランプ用のエンハ
ンスメント型のＮチャネルトランジスタ65を挿入し、こ
のトランジスタ65のゲート電位VGとしてバイアス回路67
からほぼ3Vのバイアス電位VBIASを与えている。これに
より、このトランジスタ65は、ソース電位VS（ビット線
電位VBLに相当する）が1.5Vまで上がると、ゲート・ソ
ース間電圧VGS（1.5V）が基板バイアス効果を受けた
閾値電圧VTHより小さくなってオフになるので、ビット
線電位VBLは1.5V以上には上がらなくなる。
誤書込み（ソフトライト；読み出し時にメモリセルのド
レイン付近にかかる電界によってチャネルホットエレク
トロンが発生して浮遊ゲートに注入されることによって
セルの閾値が上がってしまうという現象）を防ぐため
に、読み出し時のビット線電位VBLのハイレベルを例え
ば1.5V以下に抑えるように設定する。このための回路構
成としては、ビット線負荷回路66と列選択用トランジス
タ61および62との間にビット線電位クランプ用のエンハ
ンスメント型のＮチャネルトランジスタ65を挿入し、こ
のトランジスタ65のゲート電位VGとしてバイアス回路67
からほぼ3Vのバイアス電位VBIASを与えている。これに
より、このトランジスタ65は、ソース電位VS（ビット線
電位VBLに相当する）が1.5Vまで上がると、ゲート・ソ
ース間電圧VGS（1.5V）が基板バイアス効果を受けた
閾値電圧VTHより小さくなってオフになるので、ビット
線電位VBLは1.5V以上には上がらなくなる。
上記したようなバイアス回路をCMOS回路により構成す
る場合に、次のような特性が要求される。
る場合に、次のような特性が要求される。
メモリチップの非選択時には、電流を流すことは許さ
れない。
れない。
メモリチップが選択された時には、速やかにバイアス
電位VBIAS（3V）に安定に出力する。もし、バイアス
電位VBIASが安定するのに長い時間がかかると、ビット
線が不安定な状態を長く続けることになり、アクセスタ
イムの遅れをもたらすことになる。また、一時的にV
BIAS＞3Vの状態が続くと、ビット線のレベルが1.5Vより
上がってしまい、誤書込みの原因となる。
電位VBIAS（3V）に安定に出力する。もし、バイアス
電位VBIASが安定するのに長い時間がかかると、ビット
線が不安定な状態を長く続けることになり、アクセスタ
イムの遅れをもたらすことになる。また、一時的にV
BIAS＞3Vの状態が続くと、ビット線のレベルが1.5Vより
上がってしまい、誤書込みの原因となる。
メモリチップの選択時に出力する定電位のバイアス電
位VBIASは、電源電圧Vccの依存性が極力小さいことが望
ましい。
位VBIASは、電源電圧Vccの依存性が極力小さいことが望
ましい。
以上の要求を考慮して、前記バイアス回路67は、従
来、第７図あるいは第８図に示すように構成されてい
る。
来、第７図あるいは第８図に示すように構成されてい
る。
第７図のバイアス回路は、エンハンスメント型のＰチ
ャネルトランジスタP1、P2とＮチャネルトランジスタN
1、N2、N3とからなる。即ち、Vcc電源と接地電位との間
に、パワーダウン・スイッチ用のＰチャネルトランジス
タP1と、ゲート・ドレイン相互が接続された負荷用のＰ
チャネルトランジスタP2と、ドレイン・ゲト相互が接続
されたバイアスレベル設定用の２個のＮチャネルトラン
ジスタN1およびN2が直列に接続され、上記Ｐチャネルト
ランジスタP2とＮチャネルトランジスタN1とのドレイン
相互接続点（バイアス出力端）と接地電位との間にパワ
ーダウン・スイッチ用のＮチャネルトランジスタN3が接
続されており、上記パワーダウン・スイッチ用のＰチャ
ネルトランジスタP1およびＮチャネルトランジスタN3の
各ゲートにチップ選択信号▲▼が与えられる。
ャネルトランジスタP1、P2とＮチャネルトランジスタN
1、N2、N3とからなる。即ち、Vcc電源と接地電位との間
に、パワーダウン・スイッチ用のＰチャネルトランジス
タP1と、ゲート・ドレイン相互が接続された負荷用のＰ
チャネルトランジスタP2と、ドレイン・ゲト相互が接続
されたバイアスレベル設定用の２個のＮチャネルトラン
ジスタN1およびN2が直列に接続され、上記Ｐチャネルト
ランジスタP2とＮチャネルトランジスタN1とのドレイン
相互接続点（バイアス出力端）と接地電位との間にパワ
ーダウン・スイッチ用のＮチャネルトランジスタN3が接
続されており、上記パワーダウン・スイッチ用のＰチャ
ネルトランジスタP1およびＮチャネルトランジスタN3の
各ゲートにチップ選択信号▲▼が与えられる。
このバイアス回路は、信号▲▼が活性状態（本例
では“L"レベル）の時はパワーダウン・スイッチ用トラ
ンジスタP1およびN3が対応してオン／オフ状態になって
出力端にバイアス電位VBIASが出力し、信号▲▼が
非活性状態（本例では“H"レベル）の時はパワーダウン
・スイッチ用トランジスタP1およびN3が対応してオフ／
オン状態（パワーダウン状態）になって出力端は接地電
位になる。
では“L"レベル）の時はパワーダウン・スイッチ用トラ
ンジスタP1およびN3が対応してオン／オフ状態になって
出力端にバイアス電位VBIASが出力し、信号▲▼が
非活性状態（本例では“H"レベル）の時はパワーダウン
・スイッチ用トランジスタP1およびN3が対応してオフ／
オン状態（パワーダウン状態）になって出力端は接地電
位になる。
ここで、上記バイアス回路と前記特性の要求、、
との関係を考える。要求については、パワーダウン
機能を有することにより満たしている。要求について
は、ゲート・ドレイン相互が接続された負荷用のＰチャ
ネルトランジスタP2はバイアス出力の立ち上げ時には常
に五極管領域で動作するので、バイアス出力の立ち上げ
は極めて速い。一方、出力電圧の安定性については、バ
イアスレベル設定用の２個のＮチャネルトランジスタN1
およびN2の各閾値電圧VVTHNの和（２VVTHN）がほぼ3V
（VBIAS）となるように、負荷用のＰチャネルトラン
ジスタP2とバイアスレベル設定用の２個のＮチャネルト
ランジスタN1およびN2のサイズ比を決めて調整してい
る。しかし、要求については、負荷用のＰチャネルト
ランジスタP2が流す電流には電源電圧Vcc依存性がある
ので、バイアス電位VBIASにもVcc依存性があり、完全に
は満たしていない。
との関係を考える。要求については、パワーダウン
機能を有することにより満たしている。要求について
は、ゲート・ドレイン相互が接続された負荷用のＰチャ
ネルトランジスタP2はバイアス出力の立ち上げ時には常
に五極管領域で動作するので、バイアス出力の立ち上げ
は極めて速い。一方、出力電圧の安定性については、バ
イアスレベル設定用の２個のＮチャネルトランジスタN1
およびN2の各閾値電圧VVTHNの和（２VVTHN）がほぼ3V
（VBIAS）となるように、負荷用のＰチャネルトラン
ジスタP2とバイアスレベル設定用の２個のＮチャネルト
ランジスタN1およびN2のサイズ比を決めて調整してい
る。しかし、要求については、負荷用のＰチャネルト
ランジスタP2が流す電流には電源電圧Vcc依存性がある
ので、バイアス電位VBIASにもVcc依存性があり、完全に
は満たしていない。
一方、第８図のバイアス回路は、第７図のバイアス回
路と比べて、負荷用のトランジスタとして、エンハンス
メント型のＰチャネルトランジスタP2に代えて、ゲート
・ソース相互が接続されたデイプレション型のＮチャネ
ルトランジスタN4が接続されている点が異なり、その他
は同じであるので第７図中と同一符号を付している。
路と比べて、負荷用のトランジスタとして、エンハンス
メント型のＰチャネルトランジスタP2に代えて、ゲート
・ソース相互が接続されたデイプレション型のＮチャネ
ルトランジスタN4が接続されている点が異なり、その他
は同じであるので第７図中と同一符号を付している。
このバイアス回路では、パワーダウン機能を有するの
で要求は満たしている。また、負荷用のゲート・ソー
ス相互が接続されたデイプレション型のＮチャネルトラ
ンジスタN4は、ゲート・ソース間電位が常に一定である
ので電源電圧Vccに全く依存しない定電流を流すことが
でき、バイアス電位VBIASは電源電圧Vccに依存しなくな
り、前記要求を満たしている。しかし、要求につい
ては、負荷用のゲート・ソース相互が接続されたデイプ
レション型のＮチャネルトランジスタN4は、定電流しか
流せないので、バイアス出力を立ち上げるのに長い時間
がかかり、完全には満たしていない。
で要求は満たしている。また、負荷用のゲート・ソー
ス相互が接続されたデイプレション型のＮチャネルトラ
ンジスタN4は、ゲート・ソース間電位が常に一定である
ので電源電圧Vccに全く依存しない定電流を流すことが
でき、バイアス電位VBIASは電源電圧Vccに依存しなくな
り、前記要求を満たしている。しかし、要求につい
ては、負荷用のゲート・ソース相互が接続されたデイプ
レション型のＮチャネルトランジスタN4は、定電流しか
流せないので、バイアス出力を立ち上げるのに長い時間
がかかり、完全には満たしていない。
上記したように従来例のバイアス回路は、前記要求
、、を全て満たすには至っていないが、アクセス
タイムへの影響を優先して、チップ選択時に速やかにバ
イアス電位VBIASを安定に出力する第７図のバイアス回
路が一般的に使用されていた。
、、を全て満たすには至っていないが、アクセス
タイムへの影響を優先して、チップ選択時に速やかにバ
イアス電位VBIASを安定に出力する第７図のバイアス回
路が一般的に使用されていた。
しかし、最近の大規模半導体集積回路に対する高速化
の要求を考える時、前記要求の電源電圧依存性のない
ことが重要になってくる。高速化に伴って、集積回路内
部の各ノードや出力バッファの動作が速くなり、例えば
出力バッファが出力データの変化時の電流変化di/dtに
伴って電源配線に発生するノイズ（電源ノイズ）も大き
くなる。従って、回路に要求されるノイズマージンも厳
しくなる。前記バイアス電位VBIASが電源電圧依存性を
持つと、センスアンプ回路68のノイズマージンが少なく
なり、電源ノイズ発生時にセンスアンプ回路68の誤動作
が発生することになる。
の要求を考える時、前記要求の電源電圧依存性のない
ことが重要になってくる。高速化に伴って、集積回路内
部の各ノードや出力バッファの動作が速くなり、例えば
出力バッファが出力データの変化時の電流変化di/dtに
伴って電源配線に発生するノイズ（電源ノイズ）も大き
くなる。従って、回路に要求されるノイズマージンも厳
しくなる。前記バイアス電位VBIASが電源電圧依存性を
持つと、センスアンプ回路68のノイズマージンが少なく
なり、電源ノイズ発生時にセンスアンプ回路68の誤動作
が発生することになる。
以下、電源ノイズ発生時のセンスアンプ回路68の誤動
作について説明する。
作について説明する。
第６図中に示したように、ビット線は、多数の、メモ
リセルの各ドレインが接続されているので、大きな接合
容量を持っている。ここで、ビット線電位VBLに対する
セル電流とビット線負荷電流との関係を第９図に示す。
図中、実線で示すセル電流は、データ書込みを行う前の
電流であり、点線で示すセル電流は、データ書込みを行
った後の電流である。データ書込み前のセル電流＝ビッ
ト線負荷電流となる点がビット線電位VBLの“L"レベル
である。メモリセルに書込みを行うと、メモリセルの閾
値電圧VTHは上昇するので、セル電流は減少する。メモ
リセルに十分に書込むと、メモリセルの閾値電圧VTH＞
読み出し電圧Vccとなってメモリセルは完全にオフ状態
になり、ビット線電位VBLは“H"レベル（バイアス電位V
BIAS−メモリセルの閾値電圧VTH）まで上がる。ビット
線電位VBLの“H"レベルと“L"レベルとの差は、通常、
0.2〜0.3Vである。メモリセルのオン／オフ状態の判定
は、ビット線電位VBLがある中間レベルより低い（オン
状態）か高い（オフ状態）かを検知して行う。
リセルの各ドレインが接続されているので、大きな接合
容量を持っている。ここで、ビット線電位VBLに対する
セル電流とビット線負荷電流との関係を第９図に示す。
図中、実線で示すセル電流は、データ書込みを行う前の
電流であり、点線で示すセル電流は、データ書込みを行
った後の電流である。データ書込み前のセル電流＝ビッ
ト線負荷電流となる点がビット線電位VBLの“L"レベル
である。メモリセルに書込みを行うと、メモリセルの閾
値電圧VTHは上昇するので、セル電流は減少する。メモ
リセルに十分に書込むと、メモリセルの閾値電圧VTH＞
読み出し電圧Vccとなってメモリセルは完全にオフ状態
になり、ビット線電位VBLは“H"レベル（バイアス電位V
BIAS−メモリセルの閾値電圧VTH）まで上がる。ビット
線電位VBLの“H"レベルと“L"レベルとの差は、通常、
0.2〜0.3Vである。メモリセルのオン／オフ状態の判定
は、ビット線電位VBLがある中間レベルより低い（オン
状態）か高い（オフ状態）かを検知して行う。
第10図は、電源ノイズが発生した時のバイアス電位V
BIAS、ビット線電位VBLの動きを示している。前記した
ようにバイアス回路67が電源電圧依存性を持つと、バイ
アス電位VBIASも電源電圧Vccに殆んど同期して揺れる。
この揺れによってバイアス電位VBIASが上がると、ビッ
ト線はビット線負荷回路66により過充電される。選択さ
れたセルがオン状態である場合を考えると、過充電され
ると一時的にビット線電位VBLがオン／オフ判定レベル
を越えてしまう。ビット線容量は大きく（例えば5p
F）、それに対してセル電流は小さい（例えば50μＡ）
ので、一度過充電されたビット線の電位VBLは回復に時
間がかかる。ビット線電位VBLがオン／オフ判定レベル
より高い間は、センスアンプ回路68は選択セルがオフ状
態であると誤判定し、誤ったデータを出力し続ける。
BIAS、ビット線電位VBLの動きを示している。前記した
ようにバイアス回路67が電源電圧依存性を持つと、バイ
アス電位VBIASも電源電圧Vccに殆んど同期して揺れる。
この揺れによってバイアス電位VBIASが上がると、ビッ
ト線はビット線負荷回路66により過充電される。選択さ
れたセルがオン状態である場合を考えると、過充電され
ると一時的にビット線電位VBLがオン／オフ判定レベル
を越えてしまう。ビット線容量は大きく（例えば5p
F）、それに対してセル電流は小さい（例えば50μＡ）
ので、一度過充電されたビット線の電位VBLは回復に時
間がかかる。ビット線電位VBLがオン／オフ判定レベル
より高い間は、センスアンプ回路68は選択セルがオフ状
態であると誤判定し、誤ったデータを出力し続ける。
このように、バイアス電位VBIASが電源電圧依存性を
持っている限り、電源ノイズによるセンスアンプ回路68
の誤動作の問題は避けられず、このような問題は、EPRO
M以外の不揮発性メモリ、読み出し専用メモリでも生じ
る。
持っている限り、電源ノイズによるセンスアンプ回路68
の誤動作の問題は避けられず、このような問題は、EPRO
M以外の不揮発性メモリ、読み出し専用メモリでも生じ
る。
（発明が解決しようとする課題） 上記したように従来の半導体記憶装置における読み出
し時のビット線電位のハイレベルを抑えるためのバイア
ス回路において、バイアス電位が電源電圧依存性を持っ
ているタイプのものは、センスアンプ回路のノイズマー
ジンが少なくなり、電源ノイズによるセンスアンプ回路
の誤動作が発生するという問題があり、負荷用のトラン
ジスタが定電流しか流せないタイプのものは、バイアス
出力を立ち上げるのに長い時間がかかり、アクセスタイ
ムの遅れをもたらすという問題が生じる。
し時のビット線電位のハイレベルを抑えるためのバイア
ス回路において、バイアス電位が電源電圧依存性を持っ
ているタイプのものは、センスアンプ回路のノイズマー
ジンが少なくなり、電源ノイズによるセンスアンプ回路
の誤動作が発生するという問題があり、負荷用のトラン
ジスタが定電流しか流せないタイプのものは、バイアス
出力を立ち上げるのに長い時間がかかり、アクセスタイ
ムの遅れをもたらすという問題が生じる。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、読み出し時のビット線電位のハイレベルを
抑えるためのバイアス回路のバイアス電位出力が電源電
圧依存性を持たず、しかも、バイアス出力の立ち上げが
速くなり、センスアンプ回路のノイズマージンおよびア
クセスタイムの向上を図り得る半導体記憶装置を提供す
ることにある。
その目的は、読み出し時のビット線電位のハイレベルを
抑えるためのバイアス回路のバイアス電位出力が電源電
圧依存性を持たず、しかも、バイアス出力の立ち上げが
速くなり、センスアンプ回路のノイズマージンおよびア
クセスタイムの向上を図り得る半導体記憶装置を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） 本発明は、メモリセルアレイと、このメモリセルアレ
イのビット線を選択して列選択を行う列選択トランジス
タと、この列選択トランジスタを選択する列デコーダ
と、上記メモリセルアレイの行選択を行う行デコーダ
と、上記ビット線を所定の電位に設定するためのビット
線負荷回路と、上記列選択トランジスタと上記ビット線
負荷回路との間に挿入されたビット線電位クランプ用の
トランジスタと、上記メモリセルアレイから列選択トラ
ンジスタを経て読み出されたデータを検知・増幅するセ
ンスアンプ回路と、上記ビット線電位クランプ用のＮチ
ャネルトランジスタのゲートにバイアス電位を与えるバ
イアス回路とを備え、上記バイアス回路は、電源とバイ
アス出力端との間に接続された定電流負荷回路と、上記
バイアス出力端と接地電位との間に接続された定電位発
生回路と、上記バイアス出力端と上記接地電位との間で
上記定電位発生回路に対して直列に接続され、記憶チッ
プの非選択時に上記バイアス出力端と上記接地電位間を
非導通状態にするパワーダウン・スイッチ回路とから構
成され、前記列デコーダは、記憶チップの非選択時に全
ての列選択トランジスタをオフ状態に設定するように制
御することを特徴とする。
イのビット線を選択して列選択を行う列選択トランジス
タと、この列選択トランジスタを選択する列デコーダ
と、上記メモリセルアレイの行選択を行う行デコーダ
と、上記ビット線を所定の電位に設定するためのビット
線負荷回路と、上記列選択トランジスタと上記ビット線
負荷回路との間に挿入されたビット線電位クランプ用の
トランジスタと、上記メモリセルアレイから列選択トラ
ンジスタを経て読み出されたデータを検知・増幅するセ
ンスアンプ回路と、上記ビット線電位クランプ用のＮチ
ャネルトランジスタのゲートにバイアス電位を与えるバ
イアス回路とを備え、上記バイアス回路は、電源とバイ
アス出力端との間に接続された定電流負荷回路と、上記
バイアス出力端と接地電位との間に接続された定電位発
生回路と、上記バイアス出力端と上記接地電位との間で
上記定電位発生回路に対して直列に接続され、記憶チッ
プの非選択時に上記バイアス出力端と上記接地電位間を
非導通状態にするパワーダウン・スイッチ回路とから構
成され、前記列デコーダは、記憶チップの非選択時に全
ての列選択トランジスタをオフ状態に設定するように制
御することを特徴とする。
（作用） 読み出し時のビット線電位のハイレベルを抑えるため
のバイアス回路として、前述した要求、、、つま
り、パワーダウン機能を有し、バイアス電位出力が電源
電圧依存性を持たず、バイアス出力の立ち上げが速いこ
とという要求を全て満たすように構成したので、センス
アンプ回路のノイズマージン（電源ノイズに対する耐
量）およびアクセスタイムの向上を図ることが可能にな
る。また、チップ非選択時にバイアス電位をハイレベル
（電源電圧）にプリチャージしてビット線電位クランプ
回路用トランジスタをオン状態にしておくので、チップ
選択信号が活性化した直後の読み出しの高速動作を保証
することが可能になる。また、チップ選択信号が活性化
した直後からあるタイミングだけ列選択を行わないよう
にしているので、ビット線の過充電を防止し、ビット線
の過充電によるアクセスタイムの低下を防止することが
可能になる。
のバイアス回路として、前述した要求、、、つま
り、パワーダウン機能を有し、バイアス電位出力が電源
電圧依存性を持たず、バイアス出力の立ち上げが速いこ
とという要求を全て満たすように構成したので、センス
アンプ回路のノイズマージン（電源ノイズに対する耐
量）およびアクセスタイムの向上を図ることが可能にな
る。また、チップ非選択時にバイアス電位をハイレベル
（電源電圧）にプリチャージしてビット線電位クランプ
回路用トランジスタをオン状態にしておくので、チップ
選択信号が活性化した直後の読み出しの高速動作を保証
することが可能になる。また、チップ選択信号が活性化
した直後からあるタイミングだけ列選択を行わないよう
にしているので、ビット線の過充電を防止し、ビット線
の過充電によるアクセスタイムの低下を防止することが
可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図はEPROMの一部を示しており、第６図を参照し
て前述したようなEPROMと比べて、バイアス回路11の
構成、チップ非選択時にバイアス電位VBIASによって
ビット線電位クランプ回路用トランジスタ65がオン状態
になることによるビット線の過充電を防止するために、
列デコーダ64′は、チップ非選択時に全ての列選択用ト
ランジスタ61、62をオフ状態に設定するように制御する
点が異なり、その他は同じであるので第６図中と同一符
号を付している。
て前述したようなEPROMと比べて、バイアス回路11の
構成、チップ非選択時にバイアス電位VBIASによって
ビット線電位クランプ回路用トランジスタ65がオン状態
になることによるビット線の過充電を防止するために、
列デコーダ64′は、チップ非選択時に全ての列選択用ト
ランジスタ61、62をオフ状態に設定するように制御する
点が異なり、その他は同じであるので第６図中と同一符
号を付している。
本実施例におけるバイアス回路は、例えば第２図に示
すように、ディプレション型のＮチャネルトランジスタ
21とエンハンスメント型のＮチャネルトランジスタ22、
23、24とからなる。即ち、Vcc電源と接地電位との間
に、ゲート・ソース相互が接続された定電流負荷用のデ
ィプレション型のトランジスタ21と、ドレイン・ゲート
相互が接続され、定電位発生回路を構成するバイアスレ
ベル設定用の２個のエンハンスメント型のトランジスタ
22および23と、パワーダウン・スイッチ用のエンハンス
メント型のトランジスタ24とが直列に接続され、上記負
荷用のトランジスタ21のソースとバイアスレベル設定用
のトランジスタ22のドレインとの相互接続点がバイアス
出力端となり、上記パワーダウン・スイッチ用のトラン
ジスタ24のゲートにはチップ選択信号CEが与えられる。
すように、ディプレション型のＮチャネルトランジスタ
21とエンハンスメント型のＮチャネルトランジスタ22、
23、24とからなる。即ち、Vcc電源と接地電位との間
に、ゲート・ソース相互が接続された定電流負荷用のデ
ィプレション型のトランジスタ21と、ドレイン・ゲート
相互が接続され、定電位発生回路を構成するバイアスレ
ベル設定用の２個のエンハンスメント型のトランジスタ
22および23と、パワーダウン・スイッチ用のエンハンス
メント型のトランジスタ24とが直列に接続され、上記負
荷用のトランジスタ21のソースとバイアスレベル設定用
のトランジスタ22のドレインとの相互接続点がバイアス
出力端となり、上記パワーダウン・スイッチ用のトラン
ジスタ24のゲートにはチップ選択信号CEが与えられる。
このバイアス回路11は、チップ非選択時に信号CEが非
活性状態（本例では“L"レベル）の時は、パワーダウン
・スイッチ用トランジスタ24がオフ状態（パワーダウン
状態）になり、Vcc電源を接地電位との間には電流が流
れなくなる。そして出力端のバイアス電位VBIASとして
電源電圧Vccが負荷用のディプレション型のトランジス
タ21を経て出力する。
活性状態（本例では“L"レベル）の時は、パワーダウン
・スイッチ用トランジスタ24がオフ状態（パワーダウン
状態）になり、Vcc電源を接地電位との間には電流が流
れなくなる。そして出力端のバイアス電位VBIASとして
電源電圧Vccが負荷用のディプレション型のトランジス
タ21を経て出力する。
これに対して、チップ選択時に信号CEが活性状態
（“H"レベル）になると、パワーダウン・スイッチ用ト
ランジスタ24がオン状態になる。この場合、チップ非選
択時にバイアス電位をハイレベル（Vcc電圧）にプリチ
ャージしているので、出力端のバイアス電位VBIASはソ
ースフォロア型のバイアスレベル設定用の２個のエンハ
ンスメント型のトランジスタ22および23によって速やか
に２VTHN（VTHNはエンハンスメント型のＮチャネルトラ
ンジスタの閾値電圧）まで下げられる。なお、パワーダ
ウン・スイッチ用トランジスタ24はバイアス電位VBIAS
のレベルに影響を与えないように、十分大きなサイズを
有し、そのオン抵抗が小さくされている。ソースフォロ
ア型のバイアスレベル設定用のエンハンスメント型のト
ランジスタ23および24は、常に、二乗特性を有する電
流、つまり、 Ｉ∞（VBIAS−VTHN）2 を流し、駆動力は非常に大きい。従って、第３図に示す
ように、チップ選択信号CEが活性状態に切り換わった
時、バイアス電位VBIASが電源電圧Vccから２VYHNまで速
やかに変化する。
（“H"レベル）になると、パワーダウン・スイッチ用ト
ランジスタ24がオン状態になる。この場合、チップ非選
択時にバイアス電位をハイレベル（Vcc電圧）にプリチ
ャージしているので、出力端のバイアス電位VBIASはソ
ースフォロア型のバイアスレベル設定用の２個のエンハ
ンスメント型のトランジスタ22および23によって速やか
に２VTHN（VTHNはエンハンスメント型のＮチャネルトラ
ンジスタの閾値電圧）まで下げられる。なお、パワーダ
ウン・スイッチ用トランジスタ24はバイアス電位VBIAS
のレベルに影響を与えないように、十分大きなサイズを
有し、そのオン抵抗が小さくされている。ソースフォロ
ア型のバイアスレベル設定用のエンハンスメント型のト
ランジスタ23および24は、常に、二乗特性を有する電
流、つまり、 Ｉ∞（VBIAS−VTHN）2 を流し、駆動力は非常に大きい。従って、第３図に示す
ように、チップ選択信号CEが活性状態に切り換わった
時、バイアス電位VBIASが電源電圧Vccから２VYHNまで速
やかに変化する。
ここで、注意を要することは、チップ非選択時に、バ
イアス電位VBIASが電源電圧Vccになるので、これによっ
てビット線電位クランプ回路用トランジスタ65がオン状
態になることである。この場合、列選択が行われた状態
（列選択用トランジスタ61、62のどれかがオンになって
いる状態）であると、ビット線負荷回路66からビット線
への電流経路（オン状態のビット線電位クランプ回路用
トランジスタ65およびオン状態の列選択用トランジスタ
61あるいは62）が生じることになり、ビット線が過充電
されることになる。ビット線が過充電されると、チップ
選択信号CEが活性化した時のアクセスタイムが大幅に低
下してしまうばかりか、ビット線電位VBL》1.5Vとな
り、ソフトライトが起こり、記憶装置の信頼性が劣化す
る。
イアス電位VBIASが電源電圧Vccになるので、これによっ
てビット線電位クランプ回路用トランジスタ65がオン状
態になることである。この場合、列選択が行われた状態
（列選択用トランジスタ61、62のどれかがオンになって
いる状態）であると、ビット線負荷回路66からビット線
への電流経路（オン状態のビット線電位クランプ回路用
トランジスタ65およびオン状態の列選択用トランジスタ
61あるいは62）が生じることになり、ビット線が過充電
されることになる。ビット線が過充電されると、チップ
選択信号CEが活性化した時のアクセスタイムが大幅に低
下してしまうばかりか、ビット線電位VBL》1.5Vとな
り、ソフトライトが起こり、記憶装置の信頼性が劣化す
る。
そこで、本発明では、列デコーダ64′をチップ選択信
号CE*により制御し、チップ非選択時に全ての列選択用
トランジスタ61、62をオフ状態に設定するように構成し
ている。
号CE*により制御し、チップ非選択時に全ての列選択用
トランジスタ61、62をオフ状態に設定するように構成し
ている。
また、チップ選択信号CEが活性化した直後に列選択が
行われてどれかの列選択用トランジスタがオンになって
しまうと、バイアス電位VBIASが定電位（２VTHN）に落
ち着くまでの時間taにビット線が過充電されるおそれが
あり、アクセスタイムの低下、ソフトライトが起こるの
で好ましくない。これを避けるためには、チップ選択信
号▲▼が活性化した直後も少なくとも前記バイアス
電位VBIASが定電位（２VTHN）に落ち着くまでの時間ta
だけは列選択が行われないようにすればよい。具体的に
は、例えば第４図に示すように、チップ外部から入力さ
れるチップ選択信号CEを遅延回路41で遅延させた信号と
チップ選択信号CEとを論理積回路42に入力し、チップ選
択信号CEが活性化した直後も少なくとも前記バイアス電
位VBIASが定電位（２VTHN）に落ち着くまでの時間taだ
けは非活性状態を保つ遅延チップ選択信号CE*を生成し
て使用すればよい。この回路の動作例を、第５図のタイ
ミング波形により示している。
行われてどれかの列選択用トランジスタがオンになって
しまうと、バイアス電位VBIASが定電位（２VTHN）に落
ち着くまでの時間taにビット線が過充電されるおそれが
あり、アクセスタイムの低下、ソフトライトが起こるの
で好ましくない。これを避けるためには、チップ選択信
号▲▼が活性化した直後も少なくとも前記バイアス
電位VBIASが定電位（２VTHN）に落ち着くまでの時間ta
だけは列選択が行われないようにすればよい。具体的に
は、例えば第４図に示すように、チップ外部から入力さ
れるチップ選択信号CEを遅延回路41で遅延させた信号と
チップ選択信号CEとを論理積回路42に入力し、チップ選
択信号CEが活性化した直後も少なくとも前記バイアス電
位VBIASが定電位（２VTHN）に落ち着くまでの時間taだ
けは非活性状態を保つ遅延チップ選択信号CE*を生成し
て使用すればよい。この回路の動作例を、第５図のタイ
ミング波形により示している。
上記したように本実施例のEPROMによれば、読み出し
時のビット線電位のハイレベルを抑えるためのバイアス
回路11として、前述した要求、、、つまり、パワ
ーダウン機能を有し、バイアス電位出力が電源電圧依存
性を持たず、バイアス出力の立ち上げが速いことという
要求を全て満たすように構成したので、センスアンプ回
路68のノイズマージン（電源ノイズに対する耐量）およ
びアクセスタイムの向上を図ることが可能になる。ま
た、チップ選択信号CEが活性化した直後からあるタイミ
ングだけ列選択を行わないようにしているので、ビット
線の過充電を防止し、ビット線の過充電によるアクセス
タイムの低下、ソフトライトを防止することが可能にな
る。
時のビット線電位のハイレベルを抑えるためのバイアス
回路11として、前述した要求、、、つまり、パワ
ーダウン機能を有し、バイアス電位出力が電源電圧依存
性を持たず、バイアス出力の立ち上げが速いことという
要求を全て満たすように構成したので、センスアンプ回
路68のノイズマージン（電源ノイズに対する耐量）およ
びアクセスタイムの向上を図ることが可能になる。ま
た、チップ選択信号CEが活性化した直後からあるタイミ
ングだけ列選択を行わないようにしているので、ビット
線の過充電を防止し、ビット線の過充電によるアクセス
タイムの低下、ソフトライトを防止することが可能にな
る。
なお、本発明は、上記実施例のEPROMに限らず、それ
以外の不揮発性メモリ、読み出し専用メモリにも適用可
能である。
以外の不揮発性メモリ、読み出し専用メモリにも適用可
能である。
［発明の効果］ 上述したように本発明によれば、読み出し時のビット
線電位のハイレベルを抑えるためのバイアス回路のバイ
アス電位出力が電源電圧依存性を持たず、しかも、バイ
アス出力の立ち上げが速くなり、センスアンプ回路のノ
イズマージンおよびアクセスタイムの向上を図り得る半
導体記憶装置を実現することができる。
線電位のハイレベルを抑えるためのバイアス回路のバイ
アス電位出力が電源電圧依存性を持たず、しかも、バイ
アス出力の立ち上げが速くなり、センスアンプ回路のノ
イズマージンおよびアクセスタイムの向上を図り得る半
導体記憶装置を実現することができる。
第１図は本発明の一実施例に係るEPROMの概略的な回路
構成を示す回路図、第２図は第１図中のバイアス回路の
一例を示す回路図、第３図は第２図のバイアス回路の特
性例を示す図、第４図は第１図中の列デコーダを制御す
るためのチップ選択信号CE*を生成する回路例を示す
図、第５図は第４図の回路の動作例を示す波形図、第６
図は従来のEPROMの概略的な回路構成を示す図、第７図
および第８図はそれぞれ第６図中のバイアス回路の相異
なる例を示す回路図、第９図は第６図のEPROMにおける
ビット線電位に対するセル電流とビット線負荷電流との
関係を示す図、第10図は第６図のEPROMにおいて電源ノ
イズが発生した時のバイアス電位VBIASおよびビット線
電位VBLの動きを示す図である。 M1〜M4…EPROMセル、WL1,WL2…ワード線、BL1,BL2…ビ
ット線、61、62…列選択用トランジスタ、63…行デコー
ダ、64′…列デコーダ、65…ビット線電位クランプ用ト
ランジスタ、66…ビット線負荷回路、68…センスアンプ
回路、11…バイアス回路、21…ディプレション型のＮチ
ャネルトランジスタ、22、23、24…エンハンスメント型
のＮチャネルトランジスタ、41…遅延回路、42…論理積
回路、CE…チップ選択信号、CE*…遅延チップ選択信
号。
構成を示す回路図、第２図は第１図中のバイアス回路の
一例を示す回路図、第３図は第２図のバイアス回路の特
性例を示す図、第４図は第１図中の列デコーダを制御す
るためのチップ選択信号CE*を生成する回路例を示す
図、第５図は第４図の回路の動作例を示す波形図、第６
図は従来のEPROMの概略的な回路構成を示す図、第７図
および第８図はそれぞれ第６図中のバイアス回路の相異
なる例を示す回路図、第９図は第６図のEPROMにおける
ビット線電位に対するセル電流とビット線負荷電流との
関係を示す図、第10図は第６図のEPROMにおいて電源ノ
イズが発生した時のバイアス電位VBIASおよびビット線
電位VBLの動きを示す図である。 M1〜M4…EPROMセル、WL1,WL2…ワード線、BL1,BL2…ビ
ット線、61、62…列選択用トランジスタ、63…行デコー
ダ、64′…列デコーダ、65…ビット線電位クランプ用ト
ランジスタ、66…ビット線負荷回路、68…センスアンプ
回路、11…バイアス回路、21…ディプレション型のＮチ
ャネルトランジスタ、22、23、24…エンハンスメント型
のＮチャネルトランジスタ、41…遅延回路、42…論理積
回路、CE…チップ選択信号、CE*…遅延チップ選択信
号。
Claims (5)
- 【請求項１】メモリセルアレイと、このメモリセルアレ
イのビット線を選択して列選択を行う列選択トランジス
タと、この列選択トランジスタを選択する列デコーダ
と、上記メモリセルアレイの行選択を行う行デコーダ
と、上記ビット線を所定の電位に設定するためのビット
線負荷回路と、上記列選択トランジスタと上記ビット線
負荷回路との間に挿入されたビット線電位クランプ用の
トランジスタと、上記メモリセルアレイから列選択トラ
ンジスタを経て読み出されたデータを検知・増幅するセ
ンスアンプ回路と、上記ビット線電位クランプ用のＮチ
ャネルトランジスタのゲートにバイアス電位を与えるバ
イアス回路とを備え、 上記バイアス回路は、電源とバイアス出力端との間に接
続された定電流負荷回路と、上記バイアス出力端と接地
電位との間に接続された定電位発生回路と、上記バイア
ス出力端と上記接地電位との間で上記定電位発生回路に
対して直列に接続され、記憶チップの非選択時に上記バ
イアス出力端と上記接地電位間を非導通状態にするパワ
ーダウン・スイッチ回路とから構成され、 前記列デコーダは、記憶チップの非選択時に全ての列選
択トランジスタをオフ状態に設定するように制御する ことを特徴とする半導体記憶装置。 - 【請求項２】前記列デコーダは、記憶チップが選択され
た直後からチップ内部の遅延回路で決まるある一定時間
は全ての列選択トランジスタをオフ状態に設定するよう
に制御することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】前記定電流負荷回路が、ゲート・ソース相
互が接続されたデプレッション型のＮチャネルトランジ
スタで構成されていることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】前記定電位発生回路が、ドレイン・ゲート
相互が接続された複数個のエンハンスメント型のＮチャ
ネルトランジスタを直列接続して構成されていることを
特徴とする請求項１または２記載の半導体記憶装置。 - 【請求項５】前記パワーダウン・スイッチ回路が、ゲー
トにチップ選択信号が与えられるエンハンスメント型の
Ｎチャネルトランジスタで構成されていることを特徴と
する請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17632090A JP2865388B2 (ja) | 1990-07-05 | 1990-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17632090A JP2865388B2 (ja) | 1990-07-05 | 1990-07-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464995A JPH0464995A (ja) | 1992-02-28 |
| JP2865388B2 true JP2865388B2 (ja) | 1999-03-08 |
Family
ID=16011526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17632090A Expired - Fee Related JP2865388B2 (ja) | 1990-07-05 | 1990-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865388B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5198365B2 (ja) * | 2009-06-15 | 2013-05-15 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-07-05 JP JP17632090A patent/JP2865388B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464995A (ja) | 1992-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5805500A (en) | Circuit and method for generating a read reference signal for nonvolatile memory cells | |
| US5258958A (en) | Semiconductor memory device | |
| JP2507529B2 (ja) | 不揮発性半導体記憶装置 | |
| US6788601B2 (en) | Semiconductor memory device and current mirror circuit | |
| US7082069B2 (en) | Memory array with fast bit line precharge | |
| JP4922932B2 (ja) | 半導体装置およびその制御方法 | |
| US6445622B1 (en) | Voltage level shifter circuit and nonvolatile semiconductor storage device using the circuit | |
| US7082061B2 (en) | Memory array with low power bit line precharge | |
| US6233189B1 (en) | Semiconductor memory device | |
| KR930001735B1 (ko) | 반도체 기억장치 | |
| JPH01184793A (ja) | 半導体メモリ | |
| US5029138A (en) | Sense amplifier circuit coupled to a bit line pair for increasing a difference in voltage level at an improved speed | |
| US20030048684A1 (en) | Constant voltage generation circuit and semiconductor memory device | |
| US5940322A (en) | Constant voltage generating circuit with improved line voltage control | |
| US4542485A (en) | Semiconductor integrated circuit | |
| KR940003409B1 (ko) | 반도체 메모리 장치의 센스앰프 제어회로 | |
| KR100315320B1 (ko) | 안정된 바이어스 출력을 빠르게 출력하기 위한 바이어스회로 및 이를 이용한 반도체 기억 장치 | |
| JP2001014877A (ja) | 電圧発生回路およびそれを備えた半導体記憶装置 | |
| US6535427B1 (en) | Nonvolatile semiconductor memory device with initialization circuit and control method thereof | |
| US6704225B2 (en) | Sensing circuit for nonvolatile memory device | |
| JPH10326495A (ja) | 不揮発性半導体記憶装置 | |
| JP2865388B2 (ja) | 半導体記憶装置 | |
| JPWO2007125590A1 (ja) | 半導体装置およびその制御方法 | |
| JP2000048585A (ja) | 半導体記憶装置 | |
| KR20230056198A (ko) | 메모리 셀 독출 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |