JP2000048585A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ“０”，“１”に拘わらず高速センス
を可能とした読み出し回路を持つ半導体記憶装置を提供
する。 【解決手段】 メモリセルアレイ１１の読み出し回路は
ビット線ＢＬをデータ線ＤＬに接続するカラムゲート１
２、センス線ＳＡと参照センス線ＲＳＡの間の電位差を
検知するセンスアンプ１３、センス線ＳＡ及び参照セン
ス線ＲＳＡを充電する負荷回路１４ａ，１４ｂ、センス
線ＳＡとデータ線ＤＬの間、及び参照センス線ＲＳＡと
参照データ線ＲＤＬの間を分離する分離回路１５ａ，１
５ｂ、参照電流を流す参照電流回路１６を有する。セン
ス線ＳＡには、データセンス動作の初期にセンス線ＳＡ
を参照センス線ＲＳＡより低い電位に設定するための過
充電防止回路１７が設けられ、データ線ＤＬには、デー
タセンス動作の初期にデータ線ＤＬの充電を加速する充
電加速回路１８が設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に選択された時に電流引き込みを行うか否か
により二値データ記憶を行う形式のメモリセルを用いた
半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、電流検出型の半導体メモリと
して、不揮発性メモリが知られている。例えば、電気的
書き換えを可能とした不揮発性メモリ（ＥＥＰＲＯＭ）
では、半導体基板上にゲート絶縁膜を介して浮遊ゲート
と制御ゲートを積層したＦＥＴＭＯＳ構造のメモリセル
が一般に用いられている。このメモリセルでは、浮遊ゲ
ートの電荷の蓄積状態に応じてメモリセルのしきい値が
異なり、この異なるしきい値状態が二値データの
“０”，“１”になる。

【０００３】図１０は、この種の不揮発性メモリに用い
られるデータ読み出し回路の構成を示している。メモリ
セルアレイ１のビット線ＢＬは、カラムゲート２により
選択されてデータ線ＤＬに接続される。データ線ＤＬに
は、選択されたメモリセルがオン（例えば“１”デー
タ）のときセル電流が流れ、オフ（例えば“０”デー
タ）のときはセル電流が流れない。このセル電流の有無
を検出するために、データ線ＤＬに対して、参照定電流
回路４に接続された参照データ線ＲＤＬが用意される。
参照データ線ＲＤＬには、選択されたメモリセルがオン
の時に流れる電流の約半分の電流が流れるように、参照
定電流回路４が構成される。

【０００４】データ線ＤＬと参照データ線ＲＤＬはそれ
ぞれクランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２を
介してセンス線ＳＡと参照センス線ＲＳＡに接続され、
これらのセンス線ＳＡと参照センス線ＲＳＡはそれぞれ
負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２を介して電源
ＶCCに接続されている。センス線ＳＡと参照センス線Ｒ
ＳＡの間の電位差を検知増幅するためにセンスアンプ３
が設けられている。

【０００５】クランプ用ＮＭＯＳトランジスタＱＮ１，
ＱＮ２は、ゲートに定電圧ＶＧが与えられて、データ線
ＤＬ，参照データ線ＲＤＬの電位上昇をＶＧ−ＶTH（Ｖ
TH：ＱＮ１，ＱＮ２のしきい値）でクランプする働きを
する。言い換えれば、クランプ用ＮＭＯＳトランジスタ
ＱＮ１，ＱＮ２は、センス線ＳＡ，参照センス線ＲＳＡ
とデータ線ＤＬ，参照データ線ＲＤＬのそれぞれの間を
一定条件で分離する分離回路を構成している。

【０００６】この様な読み出し回路において、従来は、
負荷回路を構成するＰＭＯＳトランジスタＱＰ１，ＱＰ
２に比べて、分離回路を構成するＮＭＯＳトランジスタ
ＱＮ１，ＱＮ２のβ（＝μＣ０Ｗ／Ｌ）が大きく設定さ
れる。ここで、μはキャリア移動度、Ｃ０はゲート容
量、Ｗはチャネル幅、Ｌはチャネル長である。一方、メ
モリセルアレイ１のビット線ＢＬの容量は、メモリセル
アレイ１の規模により決まるが、大規模集積化メモリに
おいてはセンス線ＳＡの容量に比べて十分に大きい。

【０００７】この様な条件の下で、ビット線ＢＬをデー
タセンスに先立ってＶSSにリセットした後、カラムゲー
ト２を選択してあるビット線ＢＬをデータ線ＤＬに接続
すると、読み出しデータに拘わらず、電荷分配によって
センス線ＳＡが一旦急激な電位低下を示す。即ち、選択
されたメモリセルが“０”データであって、メモリセル
によるデータ線ＤＬの電流引き込みはない場合にも、一
旦センス線ＳＡが大きく電位低下する。このため、負荷
ＰＭＯＳトランジスタＱＰ１による充電動作でセンス線
ＳＡが電位上昇して、参照センス線ＲＳＡより高い電位
になるまでに時間がかかり、“０”データの読み出し出
力が遅れる。

【０００８】

【発明が解決しようとする課題】上述したセンス線とビ
ット線の電荷分配による“０”データセンスの遅れを防
止するためには、分離回路であるＮＭＯＳトランジスタ
ＱＮ１，ＱＮ２のβを小さくすることが考えられる。し
かし、単に分離回路を構成するトランジスタのβを小さ
くすると、“０”データセンスの高速化が図れる反面、
“１”データセンスに遅れが生じてしまう。即ち、メモ
リセルがオンとなる“１”データの場合、ビット線ＢＬ
によるセンス線ＳＡの電流引き抜きにより、センス線Ｓ
Ａが参照センス線ＲＳＡより電位低下することを検知す
ることになる。この場合、分離回路トランジスタのβが
小さいと、センス線ＳＡの電流引き抜きに時間がかかる
ためである。

【０００９】この発明は、上記事情を考慮してなされた
もので、データ“０”，“１”に拘わらず高速センスを
可能とした読み出し回路を持つ半導体記憶装置を提供す
ることを目的としている。

【００１０】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数本ずつのビット線とワード線の各交差部
に、選択されたときにビット線の電流引き込みを行うか
否かを二値データに対応させる形式のメモリセルを配置
して構成されるメモリセルアレイと、このメモリセルア
レイの少なくとも一つのビット線を選択的にデータ線に
接続するための選択ゲート回路と、前記データ線が分離
回路を介して接続されたセンス線と参照センス線との間
の電位差を検知増幅するためのセンスアンプと、前記セ
ンス線に電流を供給する負荷回路と、前記センス線に接
続されて、前記選択ゲート回路により選択されたビット
線と前記データ線とが接続されるデータセンス動作の初
期に前記センス線を前記参照センス線より低い電位に設
定するための過充電防止回路と、前記データ線に接続さ
れて、前記選択ゲート回路により選択されたビット線と
前記データ線とが接続されるデータセンス動作の初期に
前記データ線の充電を加速するための充電加速回路と、
を備えたことを特徴とする。

【００１１】前記参照センス線には、例えばセンス線側
と同様に分離回路を介して参照電流が流れる参照データ
線が接続され、参照センス線に電流を供給する負荷回路
が接続される。過充電防止回路は例えば、センス線に定
電流を流すための電流源トランジスタと、この電流源ト
ランジスタを選択的にセンスノードに接続するためのス
イッチング・トランジスタとから構成される。過充電防
止回路はまた、分離回路と並列に接続されてセンス線と
データ線の間を短絡する短絡用トランジスタと、この短
絡用トランジスタのゲートに選択的に電圧を供給するス
イッチング・トランジスタとから構成される。充電加速
回路は例えば、データ線に充電電流を供給するための充
電用トランジスタと、この充電用トランジスタを選択的
にデータ線に接続するためのスイッチング・トランジス
タとから構成される。更に必要に応じて、データ線に対
して、充電加速回路によるデータ線の過剰充電を抑制す
るための過充電防止回路を設けることができる。

【００１２】この発明においては、データセンス動作の
初期に、センス線を過充電防止回路により参照センス線
より低レベルに設定する。同時に、データ線に設けた充
電加速回路により、ビット線に引かれて電位低下したデ
ータ線の充電を加速する。これにより、選択されたメモ
リセルがデータ“０”，“１”に拘わらず、高速のセン
ス動作が可能になる。

【００１３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る不揮発性半導体メモリの読み出し回路に着目したブロ
ック構成を示す。メモリセルアレイ１１は、互いに交差
する複数本ずつのビット線ＢＬとワード線ＷＬが配設さ
れ、各ビット線ＢＬとワード線ＷＬの交差部に不揮発性
のメモリセルＭＣを配置して構成される。メモリセルＭ
Ｃは例えば、ＦＥＴＭＯＳ構造を有する電気的書き換え
可能なセルである。

【００１４】メモリセルアレイ１１のビット線ＢＬは、
選択ゲート回路であるカラムゲート１２により選択され
て、データ線ＤＬに接続されている。データ線ＤＬは分
離回路１５ａを介してセンスアンプ１３の一方の入力端
につながるセンス線ＳＡに接続されている。センスアン
プ１３の他方の入力端につながる参照センス線ＲＳＡに
は、分離回路１５ｂを介して、参照定電流回路１６によ
り一定の参照電流が流される参照データ線ＲＤＬが接続
されている。センス線ＳＡ及び参照センス線ＲＳＡには
それぞれ負荷回路１４ａ，１４ｂが接続されている。

【００１５】この実施例においては、従来のものと異な
り、センス線ＳＡに過充電防止回路１７が設けられてい
る。この過充電防止回路１７は、その詳細は後述する
が、センス線ＳＡがデータセンス動作の初期に負荷回路
１４ａにより参照センス線ＲＳＡより高い電位まで充電
されるのを防止するためのものである。言い換えれば、
過充電防止回路１７は、センス線ＳＡを参照センス線Ｒ
ＳＡより低レベルにプリチャージする。

【００１６】また、データ線ＤＬには、充電加速回路１
８が設けられている。この充電加速回路１８は、データ
センス時、データ線ＤＬがカラムゲート１２により選択
されてＶSS電位にリセットされているビット線ＢＬに接
続された時に電位低下するデータ線ＤＬ及びビット線Ｂ
Ｌの電位上昇を加速するために設けられている。

【００１７】図２は、図１の具体回路構成例を示してい
る。負荷回路１４ａ，１４ｂはそれぞれ、ゲート・ドレ
インをセンス線ＳＡ，参照センス線ＲＳＡに接続し、ソ
ースを電源ＶCCに接続したＰＭＯＳトランジスタＱＰ
１，ＱＰ２により構成されている。

【００１８】分離回路１５ａ，１５ｂはそれぞれ、セン
ス線ＳＡとデータ線ＤＬの間、参照センス線ＲＳＡと参
照データ線ＲＤＬの間に介在させたＮＭＯＳトランジス
タＱＮ１，ＱＮ２により構成されている。これらのＮＭ
ＯＳトランジスタＱＮ１，ＱＮ２のゲートには定電圧Ｖ
Ｇ１が与えられている。従って、データ線ＤＬ，参照デ
ータ線ＲＤＬが、ＶＧ１−Ｖth（Ｖth；トランジスタＱ
Ｎ１，ＱＮ２のしきい値電圧）以上に上昇しようとする
と、ＮＭＯＳトランジスタＱＮ１，ＱＮ２はオフにな
る。即ち、ＮＭＯＳトランジスタＱＮ１，ＱＮ２は、デ
ータ線ＤＬ，参照データ線ＲＤＬの電位をあるレベルで
クランプして、それぞれセンス線ＳＡ，参照センス線Ｒ
ＳＡとデータ線ＤＬ，参照データ線ＲＤＬの間を分離す
る働きをする。

【００１９】参照データ線ＲＤＬに一定電流を流す参照
定電流回路１６は、参照データ線ＲＤＬに接続された電
流源ＮＭＯＳトランジスタＱＮ３と、そのゲートを駆動
するカレントミラー回路とから構成されている。即ち、
ＰＭＯＳトランジスタＱＰ３，ＱＰ４の対と電流源Ｉに
よりＰＭＯＳカレントミラー回路が構成されている。更
にＰＭＯＳトランジスタＱＰ３により電流が供給され
る、ゲート・ドレインを接続したＮＭＯＳトランジスタ
ＱＮ４と、これにゲートが接続された電流源ＮＭＯＳト
ランジスタＱＮ３とにより、ＮＭＯＳカレントミラー回
路が構成されている。従って、ＰＭＯＳトランジスタＱ
Ｐ３，ＱＰ４の寸法が同じであれば、ＮＭＯＳトランジ
スタＱＮ４には電流源Ｉと同じ電流ｉ０が流れる。同様
に、ＮＭＯＳトランジスタＱＮ３，ＱＮ４の寸法が同じ
であれば、ＮＭＯＳトランジスタＱＮ３にも、同じ電流
ｉ０が流れる。実際には例えば、トランジスタＱＮ３に
はｉ０／２なる電流が流れるように、トランジスタ寸法
が選択される。

【００２０】この実施例において、分離回路１５ａ，１
５ｂを構成するＮＭＯＳトランジスタＱＮ１，ＱＮ２の
βは、従来に比べて小さく設定されている。これは、デ
ータセンス動作において、大きな容量のビット線ＢＬが
センス線ＳＡに接続されたときのセンス線ＳＡの電荷分
配による急激な電位低下を抑制するためである。具体的
に、ＮＭＯＳトランジスタＱＮ１，ＱＮ２のβは、負荷
回路１４ａ，１４ｂを構成するＰＭＯＳトランジスタＱ
Ｐ１，ＱＰ２のβに対して、１：１乃至２：１程度に設
定される。

【００２１】そして、上述のように分離回路１５ａ，１
５ｂを構成するＮＭＯＳトランジスタＱＮ１，ＱＮ２の
βを小さくして、しかも“１”データセンス時の遅れが
ないようにするために、センス線ＳＡには過充電防止回
路１７が設けられている。過充電防止回路１７はこの実
施例の場合、ソースがＶSSに接続された電流源ＮＭＯＳ
トランジスタＱＮ８と、このＮＭＯＳトランジスタＱＮ
８を選択的にセンス線ＳＡに接続するためのスイッチン
グＮＭＯＳトランジスタＱＮ７とから構成されている。
電流源ＮＭＯＳトランジスタＱＮ８のゲートは、参照定
電流回路１６の電流源ＮＭＯＳトランジスタＱＮ３のゲ
ートと接続されている。

【００２２】従って、この過充電防止回路１７では、Ｎ
ＭＯＳトランジスタＱＮ７がオンしたとき、電流源ＮＭ
ＯＳトランジスタＱＮ８には、ＮＭＯＳトランジスタＱ
Ｎ４と同じ寸法であればＮＭＯＳトランジスタＱＮ４と
同じ電流が流れることになる。但し、ＮＭＯＳトランジ
スタＱＮ８の電流はトランジスタ寸法により適当に設定
することができる。ＮＭＯＳトランジスタＱＮ７のゲー
トは、データセンス動作の初期（具体的には、カラムゲ
ート１２の選択に先立ち、或いはカラムゲート１２の選
択と同時）に立ち上がる制御信号ＰＲＯにより駆動され
る。

【００２３】データ線ＤＬに接続された充電加速回路１
８は、ドレイン，ゲートにそれぞれ定電圧ＶＰＲ，ＶＧ
２が与えられた充電用ＮＭＯＳトランジスタＱＮ５と、
これを制御信号ＡＣＣにより選択的にデータ線ＤＬに接
続するためのスイッチング用ＮＭＯＳトランジスタＱＮ
６とから構成されている。

【００２４】このように構成された不揮発性メモリのデ
ータ読み出し回路の動作を次に説明する。この実施例の
読み出し回路では、基本的にセンス線ＳＡと参照センス
線ＲＳＡのデータセンス初期での電位関係が従来と異な
る。即ち従来の読み出し回路では、参照センス線ＲＳＡ
側のみ定電流につながっているため、参照センス線ＲＳ
Ａがセンス線ＳＡより低い電位にプリチャージされる。
これに対し、この実施例では、センス線ＳＡに過充電防
止回路１７を設けて、センス線ＳＡが参照センス線ＲＳ
Ａより高い電位にプリチャージされるのを防いでいる。
より具体的にいえば、センス線ＳＡはＮＭＯＳトランジ
スタＱＮ７を介して定電流源につながり、参照センス線
ＲＳＡは分離回路１５ｂのＮＭＯＳトランジスタＱＮ２
を介して定電流源につながっている。従って、ＮＭＯＳ
トランジスタＱＮ２のβがＮＭＯＳトランジスタＱＮ７
より小さければ、センス線ＳＡは、参照センス線ＲＳＡ
により低い電位にプリチャージされる。

【００２５】そしてこの実施例では、データセンス時、
カラムゲート１２によりビット線ＢＬがデータ線ＤＬに
接続されたとき、ビット線ＢＬに引かれて電位低下する
データ線ＤＬに引かれて、センス線ＳＡが電位低下する
のを抑制するため、分離回路１５ａを構成するＮＭＯＳ
トランジスタＱＮ１のβは小さく設定されている。一
方、データセンス動作初期に、電位低下したデータ線Ｄ
Ｌの充電を加速するため、充電加速回路１８が働く。

【００２６】より具体的に説明すると、選択されたメモ
リセルがオフである“０”データを読み出す場合には、
データ線ＤＬはリセットされたビット線ＢＬに引かれて
電位低下した後、電位上昇する。この電位上昇は、もし
充電加速回路１８がないとすると、負荷回路１４ａのＰ
ＭＯＳトランジスタＱＰ１からの充電電流のみによる。
この場合、過充電防止回路１７によりセンス線ＳＡが定
電流源に接続されて参照センス線ＲＳＡより低電位に設
定されていること、また分離回路１５ａのＮＭＯＳトラ
ンジスタＱＮ１のβが小さいことから、負荷ＰＭＯＳト
ランジスタＱＰ１のみではセンス線ＳＡの電位上昇が遅
れる。

【００２７】そこでこの実施例の場合、充電加速回路１
８を設けることにより、データ線ＤＬの電位上昇を加速
している。これにより、センス線ＳＡの電位が参照セン
ス線ＲＳＡより高くなるタイミングを早めることがで
き、高速センスが可能になる。

【００２８】図３及び図４は、この実施例による読み出
し回路のそれぞれ“０”，“１”データ読み出し時の動
作波形である。これらの図で、横軸の時間は、カラムゲ
ート１２が選択されてあるビット線ＢＬがデータ線ＤＬ
に接続されるタイミングを原点としている。メモリセル
アレイのワード線ＷＬは図の原点以前に既に選択されて
おり、またビット線ＢＬも原点以前にＶSSにリセットさ
れているものとする。カラムゲート１２が選択される
と、ビット線ＢＬがデータ線ＤＬに接続されることによ
り、図示のようにデータ線ＤＬはほぼＶSSまで電位低下
する。このとき分離回路１５ａのＮＭＯＳトランジスタ
ＱＮ１のβは小さいため、センス線ＳＡの急激な電位低
下はない。同時に、過充電防止回路１７の制御信号ＰＲ
Ｏ及び充電加速回路１８の制御信号ＡＣＣが“Ｈ”にな
る。なお、過充電防止回路１７の制御信号ＰＲＯの立ち
上がりについては、カラムゲート１２の選択以前、即ち
図に示す時間軸の原点前であってもよい。

【００２９】これにより、センス線ＳＡを低レベル側に
設定したまま、データ線ＤＬは、充電加速回路１８によ
り電位上昇が加速される。“０”データの場合、データ
線ＤＬはビット線ＢＬによる電流引き込みがないから、
やがて参照データ線ＲＤＬより高い電位になる。データ
線ＤＬの電位が参照データ線ＲＤＬのレベルにほぼ近い
レベルに達するタイミングで、制御信号ＡＣＣ及びＰＲ
Ｏは“Ｌ”に戻される。この後、センス線ＳＡ及びデー
タ線ＤＬは負荷ＰＭＯＳトランジスタＱＰ１により充電
され、データ線ＤＬの電位が参照データ線ＲＤＬのそれ
より高くなる。これに僅かに遅れてセンス線ＳＡも参照
センス線ＲＳＡより高くなる。

【００３０】このとき、制御信号ＡＣＣ，ＰＲＯが
“Ｌ”になった後、センス線ＳＡの電位上昇が急減に行
われるのは、過電流防止回路１７がオフになること、分
離回路１５ａのＮＭＯＳトランジスタＱＮ１のβが小さ
く、負荷ＰＭＯＳトランジスタＱＰ１からの充電電流の
多くがセンス線ＳＡの電位上昇に当てられること、及び
分離回路１５ａのＮＭＯＳトランジスタＱＮ１のβが小
さいためセンス線ＳＡの寄生容量が小さいこと、等の理
由による。そしてセンス線ＳＡと参照センス線ＲＳＡの
電位反転により、センスアンプ１３の出力ＯＵＴは
“Ｌ”レベル側に遷移する。

【００３１】“１”データセンスの場合は、ビット線Ｂ
Ｌによる電流引き込みがある。従って、図４に示すよう
に、充電加速回路１８によりデータ線ＤＬは一旦電位上
昇するものの、データ線ＤＬの電位が参照データ線ＲＤ
Ｌの電位より上昇しないように、メモリセルの電流引き
込み能力と充電加速回路１８の電流供給能力のバランス
が設定されている。これにより、センス線ＳＡの電位が
参照センス線ＲＳＡより低い状態が保持され、センスア
ンプ１３の出力ＯＵＴは反転せず、“１”データ読み出
しが行われる。

【００３２】センス線ＳＡを参照センス線ＲＳＡより高
レベル側にプリチャージする従来の方式では、前述のよ
うに、分離回路のβが大きい場合、センス線ＳＡとビッ
ト線ＢＬの電荷分配の影響により、“０”データセンス
に大きな遅れが生じる。一方分離回路のβを小さくする
だけでは、“１”データセンスの時にセンス線ＳＡの放
電に時間がかかり、遅れが生じる。

【００３３】これに対してこの実施例の場合、過充電防
止回路１７を設けてセンス線ＳＡを参照センス線ＲＳＡ
より低レベル側にプリチャージすると同時に、データ線
ＤＬには充電加速回路１８を設けることにより、
“０”，“１”データ共に、時間遅れの小さいデータセ
ンスが可能になる。

【００３４】図５は、この発明の別の実施例による不揮
発性メモリの読み出し回路を示す。図２と対応する部分
には、図２と同一符号を付してある。この実施例では、
過充電防止回路１７のＮＭＯＳトランジスタＱＮ１は、
分離回路１５ａのＮＭＯＳトランジスタＱＮ１を短絡す
る短絡用として用いられており、スイッチングＮＭＯＳ
トランジスタＱＮ８は、この短絡用ＮＭＯＳトランジス
タＱＮ７を制御信号ＰＲＯにより選択的にオン駆動す
る。

【００３５】この実施例の場合、制御信号ＰＲＯは、デ
ータセンス時以外“Ｈ”として短絡用ＮＭＯＳトランジ
スタＱＮ７をオンとし、データセンス時“Ｌ”として、
短絡用ＮＭＯＳトランジスタＱＮ７をオフにする。これ
により、データセンス前にセンス線ＳＡは、短絡用ＮＭ
ＯＳトランジスタＱＮ７によりデータ線ＤＬにほぼ近い
値、即ち参照センス線ＲＳＡより低い値にプリチャージ
される。データセンス時は、ＮＭＯＳトランジスタＱＮ
８がオフになって、先の実施例と同様の動作により、セ
ンス線ＳＡの電位変化が生じる。

【００３６】図６は、この発明の更に別の実施例の不揮
発性メモリの読み出し回路である。図２の実施例と対応
する部分には、図２と同一符号を付してある。この実施
例では、図２の実施例に対して更に、データ線ＤＬにも
過充電防止回路１７ｂを設けている。過充電防止回路１
７ｂは、センス線ＳＡに設けられている過充電防止回路
１７と同様に、電流源ＮＭＯＳトランジスタＱＮ１１
と、これを選択的にデータ線ＤＬに接続するスイッチン
グ用ＮＭＯＳトランジスタＱＮ１０とから構成される。
電流源ＮＭＯＳトランジスタＱＮ１１のゲートは、電流
源ＮＭＯＳトランジスタＱＮ８と共通に駆動され、スイ
ッチング用ＮＭＯＳトランジスタＱＮ１０には、スイッ
チング用ＮＭＯＳトランジスタＱＮ７と同じ制御信号Ｐ
ＲＯが与えられる。

【００３７】この実施例でのデータ線ＤＬに設けられた
過充電防止回路１７ｂは、充電加速回路１８によるデー
タ線ＤＬの過剰な充電を抑制する。即ち、充電加速回路
１８の電流供給能力が高い場合、図４に示す“１”デー
タセンス時に、データ線ＤＬの電位がリセット状態から
急減に上昇しすぎて、参照データ線ＲＤＬより高いレベ
ルまで充電されるおそれがある。そこで、データ線ＤＬ
にも過充電防止回路１７ｂを設けることにより、この様
なデータ線ＤＬの過剰充電を防止して、安定な読み出し
を行うことができる。

【００３８】この発明は、更に種々変形して実施するこ
とができる。例えば、分離回路１５ａ，１５ｂとして
は、図７に示すように、定電圧によるゲート駆動でな
く、データ線ＤＬ（或いは参照データ線ＲＤＬ）の電位
をインバータ７１により反転して、ＮＭＯＳトランジス
タＱＮのゲートを負帰還制御する形式としてもよい。ま
た負荷回路１４ａ，１４ｂとしては、図８に示すよう
に、ゲートをＶSSに固定したＰＭＯＳトランジスタＱＰ
を用いることができる。更にこの発明は、電気的書き換
え可能な不揮発性メモリに限られない。例えば図９
（ａ）に示すように、メモリセルＭＱが通常のＭＯＳト
ランジスタ構造であって、マスクイオン注入によりデー
タ“０”，“１”が書かれるマスクＲＯＭにもこの発明
を適用できる。また、図１０に示すように、選択トラン
ジスタＱａ，Ｑｂと双安定回路ＦＦを用いたメモリセル
構造を有するＳＲＡＭにも同様にこの発明を適用するこ
とができる。

【００３９】

【発明の効果】以上述べたようにこの発明によれば、電
流引き込みの有無によりデータ“０”，“１”判別を行
う形式のメモリセルを用いた半導体記憶装置において、
センス線を参照センス線に対して低レベルに設定して、
データ“０”，“１”に拘わらず高速センスを可能とす
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例による不揮発性メモリのブ
ロック構成を示す。

【図２】図１の具体回路構成を示す。

【図３】同実施例の“０”データ読み出し動作波形を示
す。

【図４】同実施例の“１”データ読み出し動作波形を示
す。

【図５】他の実施例による不揮発性メモリの回路構成を
示す。

【図６】他の実施例による不揮発性メモリの回路構成を
示す。

【図７】分離回路の他の構成例を示す。

【図８】負荷回路の他の構成例を示す。

【図９】この発明が適用できる他のメモリセル構成を示
す。

【図１０】従来の不揮発性メモリの読み出し回路を示
す。

【符号の説明】

１１…メモリセルアレイ、１２…カラムゲート、１３…
センスアンプ、１４ａ，１４ｂ…負荷回路、１５ａ，１
５ｂ…分離回路、１６…参照定電流回路、ＳＡ…センス
線、ＲＳＡ…参照センス線、ＤＬ…データ線、ＲＤＬ…
参照データ線。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数本ずつのビット線とワード線の各交
   差部に、選択されたときにビット線の電流引き込みを行
   うか否かを二値データに対応させる形式のメモリセルを
   配置して構成されるメモリセルアレイと、 このメモリセルアレイの少なくとも一つのビット線を選
   択的にデータ線に接続するための選択ゲート回路と、 前記データ線が分離回路を介して接続されたセンス線と
   参照センス線との間の電位差を検知増幅するためのセン
   スアンプと、 前記センス線に電流を供給する負荷回路と、 前記センス線に接続されて、前記選択ゲート回路により
   選択されたビット線と前記データ線とが接続されるデー
   タセンス動作の初期に前記センス線を前記参照センス線
   より低い電位に設定するための過充電防止回路と、 前記データ線に接続されて、前記選択ゲート回路により
   選択されたビット線と前記データ線とが接続されるデー
   タセンス動作の初期に前記データ線の充電を加速するた
   めの充電加速回路と、を備えたことを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記参照センス線に分離回路を介して参
   照電流が流れる参照データ線が接続され、前記参照セン
   ス線に電流を供給する負荷回路が接続されていることを
   特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記過充電防止回路は、 前記センス線に定電流を流すための電流源トランジスタ
   と、 この電流源トランジスタを選択的に前記センス線に接続
   するためのスイッチング・トランジスタとを有すること
   を特徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】 前記充電加速回路は、前記データ線に充
   電電流を供給するための充電用トランジスタと、 この充電用トランジスタを選択的に前記データ線に接続
   するためのスイッチング・トランジスタとを有すること
   を特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 前記過充電防止回路は、前記分離回路と
   並列に接続されて前記センス線とデータ線の間を選択的
   に短絡する短絡用トランジスタとを有することを特徴と
   する請求項１記載の半導体記憶装置。
6. 【請求項６】 前記データ線に、前記充電加速回路によ
   るデータ線の過剰充電を抑制するための過充電防止回路
   が設けられていることを特徴とする請求項１記載の半導
   体記憶装置。