JP2007073121A - 半導体メモリ回路 - Google Patents
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Abstract
【課題】誤動作防止と高速読み出しとの両立が可能な電荷移送アンプを内蔵した半導体メモリ回路を実現する。
【解決手段】電源供給線VSLとビット線BLとの間に接続され、メモリセルMCの記憶データを、ビット線BLへの電荷供給の有無に変換して出力するメモリセルMC内の出力トランジスタと、ビット線電圧VBLを入力し、検出するセンスアンプSAと、SA入力ノードNDiとビット線BLとの間に挿入され、SA入力ノードNDiとビット線BLとの電圧関係に応じてオンまたはオフする電荷移送スイッチ(転送トランジスタM3)と、転送トランジスタM3を介してビット線BLを充電するプリチャージ手段(プリチャージトランジスタM4)と、ビット線BLに接続され、ビット線電圧を下げる駆動力を有する定電流源(ドライバトランジスタM6)と、を有する。出力トランジスタM1によるビット線BLへの電荷供給の有無に応じて、ドライバトランジスタM6によるビット線電圧の低下速度を変化させ、転送トランジスタM3によるセンスアンプSAへのビット線BL電圧の転送を制御する。
【選択図】図1
【解決手段】電源供給線VSLとビット線BLとの間に接続され、メモリセルMCの記憶データを、ビット線BLへの電荷供給の有無に変換して出力するメモリセルMC内の出力トランジスタと、ビット線電圧VBLを入力し、検出するセンスアンプSAと、SA入力ノードNDiとビット線BLとの間に挿入され、SA入力ノードNDiとビット線BLとの電圧関係に応じてオンまたはオフする電荷移送スイッチ(転送トランジスタM3)と、転送トランジスタM3を介してビット線BLを充電するプリチャージ手段(プリチャージトランジスタM4)と、ビット線BLに接続され、ビット線電圧を下げる駆動力を有する定電流源(ドライバトランジスタM6)と、を有する。出力トランジスタM1によるビット線BLへの電荷供給の有無に応じて、ドライバトランジスタM6によるビット線電圧の低下速度を変化させ、転送トランジスタM3によるセンスアンプSAへのビット線BL電圧の転送を制御する。
【選択図】図1
Description
本発明は、メモリセルと、ビット線のプリチャージ手段、センスアンプおよび電荷転送スイッチを含み、メモリセルの記憶データを読み出して検出するための手段とを有し、当該手段によって、いわゆる電荷移送アンプ動作を行う半導体メモリ回路に関するものである。
半導体メモリ装置のデータ記憶単位であるメモリセルは種々存在するが、その中に、いわゆる読み出しトランジスタのゲートを記憶ノード(storage node)とするゲインセル型(DRAMセルの一種)と、いわゆるメモリトランジスタのゲート積層構造自体が記憶ノードとして機能するフラッシュメモリ型と、インバータの入力を記憶ノードとするインバータ出力型とがある。インバータ出力型には、SRAMセルのほかに、インバータ出力形式のゲインセルを含む。
何れのメモリセルにしても、メモリ規模の増大にともなって、読み出し時に大きな負荷容量(配線容量と寄生容量との合計の容量)を有するビット線を、読み出しトランジスタまたはメモリトランジスタ等からの比較的小さな電流によって駆動する必要がある。このため、データ読み出しに時間がかかる。
読み出し時間を短縮する方法の一つとして、電荷移送アンプを用いた半導体メモリ回路が知られている(たとえば非特許文献1〜3参照)。
図8(A)に、電荷移送アンプの基本構成を示す。この図は上記ゲインセル型のメモリセルを読み出す際の構成を示すもので、メモリセルアレイ内の読み出し対象のメモリセルMCと、当該メモリセルMCに対しビット線BLを介して接続されている読み出し回路の一部(電荷移送アンプ回路)を示している。
列方向に配置されているビット線BLに対し、図示のメモリセルMCを含む多数のメモリセルが並列接続されている。
図示例のメモリセルMCは、ソースがグランド線(接地電位)に接続され、読み出しトランジスタまたはメモリトランジスタとして機能する出力トランジスタM1と、出力トランジスタM1のドレインとビット線BLとの間に接続され、出力トランジスタM1とビット線BLとの接続を制御して、非選択(unselect)時のリークを遮断するセレクトトランジスタM2とを備える。出力トランジスタM1のゲートは記憶ノードSNを形成する。
このようなメモリセルMCとしては、いわゆる“ゲインセル”と称せられ、セル内の読み出しトランジスタの記憶ノードSNに接続されているキャパシタ(不図示)にデータを蓄積するものがある。また、メモリセルMCとして、メモリトランジスタのゲート積層構造内部に電荷を蓄積する不揮発性メモリセルを用いることができる。
なお、ゲインセルの読み出しトランジスタは、記憶ノードSNの保持電圧差を増幅してビット線に出現させるものである。また、不揮発性メモリセルMCの電荷を内部蓄積するメモリトランジスタは、内部の小さな電荷量の違いを大きな電荷量(ビット線電圧差またはビット線電流差)に変換して出力するものである。
そのため、読み出しトランジスタやメモリトランジスタなど、記憶データに対応した信号電荷を電流に変換して出力する機能を有するトランジスタを、ここでは“出力トランジスタM1”と称しており、信号電荷の転送を制御するトランジスタを“セレクトトランジスタM2”と称している。
そのため、読み出しトランジスタやメモリトランジスタなど、記憶データに対応した信号電荷を電流に変換して出力する機能を有するトランジスタを、ここでは“出力トランジスタM1”と称しており、信号電荷の転送を制御するトランジスタを“セレクトトランジスタM2”と称している。
ビット線BLは、多数のメモリセルMCが接続されているため、大きな負荷容量(以下、ビット線容量という)C_large.を有する。
ビット線BLに対し、転送トランジスタM3を介してセンスアンプSAの入力ノード(以下、SA入力ノードという)NDiが接続されている。SA入力ノードNDiは、ビット線容量C_large.に比べ数桁小さい負荷容量(以下、SA入力容量という)C_small.を有する。
SA入力ノードNDiに、電源電圧Vccの供給を制御するPMOSの第1プリチャージトランジスタM4と、センスアンプSAが接続される。センスアンプSAはインバータINVからなる。
ビット線BLに対し、転送トランジスタM3を介してセンスアンプSAの入力ノード(以下、SA入力ノードという)NDiが接続されている。SA入力ノードNDiは、ビット線容量C_large.に比べ数桁小さい負荷容量(以下、SA入力容量という)C_small.を有する。
SA入力ノードNDiに、電源電圧Vccの供給を制御するPMOSの第1プリチャージトランジスタM4と、センスアンプSAが接続される。センスアンプSAはインバータINVからなる。
つぎに、電荷移送アンプによるデータ読み出し動作を、図8(A)および図8(B1)〜(B6)のタイミングチャートを参照して説明する。
ここではメモリセルMCがゲインセルであることを前提とする。
ここではメモリセルMCがゲインセルであることを前提とする。
ゲインセルの場合、出力トランジスタM1のゲート(記憶ノードSN)にデータを電位として書き込み、それを読み出すときにはキャパシタを介して記憶ノード電圧を昇圧する。この動作に必要な書き込みビット線、書き込みトランジスタ、読み出し時に記憶ノード電位を昇圧するためのキャパシタは、図8(A)に示していない。
ゲインセルの場合、記憶データ(storage data)が“0”で記憶ノード電圧が出力トランジスタM1のしきい値電圧より低いときは、出力トランジスタM1がオフする。
一方、記憶データが“1”で記憶ノード電圧が出力トランジスタM1のしきい値電圧より高いときは、出力トランジスタM1がオン可能な状態となる。ただし、実際にはセレクトトランジスタM2がオンして初めて、出力トランジスタM1にドレイン電圧が印加されることから、その印加時点で出力トランジスタM1がオンする。
一方、記憶データが“1”で記憶ノード電圧が出力トランジスタM1のしきい値電圧より高いときは、出力トランジスタM1がオン可能な状態となる。ただし、実際にはセレクトトランジスタM2がオンして初めて、出力トランジスタM1にドレイン電圧が印加されることから、その印加時点で出力トランジスタM1がオンする。
図8(B1)は、第1プリチャージトランジスタM4のゲートに印加される第1プリチャージ信号PRE1を示す。また、図8(B2)は転送トランジスタM3のゲートに印加される転送信号TF、図8(B3)はセレクトトランジスタM2のゲートに印加されるセレクトゲート信号SG、図8(B4)はビット線電圧VBL、図8(B5)はSA入力ノードNDiの電位、図8(B6)はセンスアンプの出力ノード(以下、SA出力ノードという)NDoの電位を、それぞれ示す。
読み出し動作の期間中、図8(B2)に示すように、転送トランジスタM3のゲートに印加される転送信号TFは電圧V1で保持されている。電圧V1は、転送トランジスタM3のソースとドレインにある程度のドレイン電圧が印加されたときに、当該転送トランジスタがオン可能な値に設定されている。
図8(B1)に示すように、時間T1にて、第1プリチャージ信号PRE1を電源電圧Vccからグランドレベル0[V]に立ち下げる。これにより第1プリチャージトランジスタM4がオンし、図8(B5)に示すように、SA入力ノードNDiを、第1プリチャージトランジスタM4を介して電源電圧Vccでプリチャージする。
このとき、SA入力ノードNDiがある程度プリチャージされると、転送トランジスタM3のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図8(B4)に示すように、ビット線BLもプリチャージされる。
このとき、SA入力ノードNDiがある程度プリチャージされると、転送トランジスタM3のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図8(B4)に示すように、ビット線BLもプリチャージされる。
その結果、SA入力ノードNDiは電源電圧Vccに、ビット線BLは「V1−Vt_m3」にプリチャージされる。ここで符号“Vt_m3”は転送トランジスタM3のしきい値電圧を表す。転送トランジスタM3は、ソース電位(ビット線電圧VBL)が「V1−Vt_m3」まで上がるとオフ状態に遷移する。
また、センスアンプSAはインバータなので、図8(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
また、センスアンプSAはインバータなので、図8(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
プリチャージを完全に終えてから、図8(B3)に示すように、時間T2にて、メモリセルMCのセレクトトランジスタM2のゲート信号(セレクトゲート信号)SGをオン(電源電圧Vccに遷移)させる。
このとき記憶データが“0”の場合は出力トランジスタM1がオフであることから、ビット線電圧VBL(図8(B4))とSA入力ノードNDiの電位(図8(B5))に変化はない。
このとき記憶データが“0”の場合は出力トランジスタM1がオフであることから、ビット線電圧VBL(図8(B4))とSA入力ノードNDiの電位(図8(B5))に変化はない。
記憶データが“1”の場合は出力トランジスタM1がオンし、図8(B4)に示すように、ビット線電圧VBLは放電により低下する。ビット線電圧VBLの低下により転送トランジスタM3がオンし、SA入力ノードNDiの電荷がビット線BLに移送される。
この電荷移送を式で表すと、次式(1)のようになる。
この電荷移送を式で表すと、次式(1)のようになる。
[数1]
Icell・Δt=C_large.・ΔV_BL
=C_small.・ΔV_NDi…(1)
Icell・Δt=C_large.・ΔV_BL
=C_small.・ΔV_NDi…(1)
出力トランジスタM1によるセル電流Icellが時間Δtの間流れると、その電荷量は「Icell・Δt」と表される。
この電荷はビット線BLから放電される。ビット線BLの放電電荷量は「C_large.・ΔV_BL」と表される。ここで符号“ΔV_BL“は、時間Δtにおけるビット線電位の変化量を表す(以下、これを「ビット線電位変化量」という)。
ビット線BLにて放電される電荷は、プリチャージ後フローティング状態にあったセンスアンプ入力ノードNDiから供給される。その電荷量は「C_small.・ΔV_NDi」と表される。ここで符号“ΔV_NDi”は時間ΔtにおけるSA入力ノードNDiの電位変化量である(以下、これを「SA入力変化量」という)。
これら3つの電荷量、すなわち「Icell・Δt」、「C_large.・ΔV_BL」および「C_small.・ΔV_NDi」は等しいので、式(1)が成立する。
この電荷はビット線BLから放電される。ビット線BLの放電電荷量は「C_large.・ΔV_BL」と表される。ここで符号“ΔV_BL“は、時間Δtにおけるビット線電位の変化量を表す(以下、これを「ビット線電位変化量」という)。
ビット線BLにて放電される電荷は、プリチャージ後フローティング状態にあったセンスアンプ入力ノードNDiから供給される。その電荷量は「C_small.・ΔV_NDi」と表される。ここで符号“ΔV_NDi”は時間ΔtにおけるSA入力ノードNDiの電位変化量である(以下、これを「SA入力変化量」という)。
これら3つの電荷量、すなわち「Icell・Δt」、「C_large.・ΔV_BL」および「C_small.・ΔV_NDi」は等しいので、式(1)が成立する。
ここでSA入力容量C_small.はビット線容量C_large.より数桁小さいことから、SA入力変化量ΔV_NDiは、ビット線電位変化量ΔV_BLより数桁大きくなる。
よって、図8(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
一方、“1”データ読み出しの場合、ビット線容量C_large.が、ビット線BL、セレクトトランジスタM2および出力トランジスタM1を介して緩やかに放電されることから、図8(B4)に示すように、ビット線電圧VBLが徐々に低下する。
よって、図8(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
一方、“1”データ読み出しの場合、ビット線容量C_large.が、ビット線BL、セレクトトランジスタM2および出力トランジスタM1を介して緩やかに放電されることから、図8(B4)に示すように、ビット線電圧VBLが徐々に低下する。
図8(B5)に示すSA入力ノードNDiの電位低下の途中に、センスアンプSAのセンスポイント(たとえば、電源電圧Vcc/2)が設けられている。
したがって、図8(B5)および図8(B6)に示すように、SA入力ノードNDiの電位がセンスポイントに達するタイミング(時間T3)で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
したがって、図8(B5)および図8(B6)に示すように、SA入力ノードNDiの電位がセンスポイントに達するタイミング(時間T3)で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
図9(A)に、とくに非特許文献2および3に記載されているプリチャージ技術の適用例を示す。
図9(A)の回路では、図8(A)の回路に、第2プリチャージトランジスタM5を追加している。第2プリチャージトランジスタM5はNMOSトランジスタであり、ソースがビット線BLに接続され、ドレインが電源電圧Vccの電圧供給線に接続されている。第2プリチャージトランジスタM5のゲートは、第2プリチャージ信号PRE2により制御される。
図9(A)の回路では、図8(A)の回路に、第2プリチャージトランジスタM5を追加している。第2プリチャージトランジスタM5はNMOSトランジスタであり、ソースがビット線BLに接続され、ドレインが電源電圧Vccの電圧供給線に接続されている。第2プリチャージトランジスタM5のゲートは、第2プリチャージ信号PRE2により制御される。
つぎに、図9(A)におけるデータ読み出し動作を、図9(B1)〜(B6)のタイミングチャートを参照して説明する。このタイミングチャートでは、図8(B1)〜図8(B6)と比較すると、図9(B1a)が新たに追加されている。
読み出し動作の期間中、転送信号TFは電圧V1で保持されていることは、図8(B2)と同様である。
読み出し動作の期間中、転送信号TFは電圧V1で保持されていることは、図8(B2)と同様である。
図9(B1)に示すように、時間T1にて、第1プリチャージ信号PRE1を電源電圧Vccからグランドレベル0[V]に立ち下げ、第1プリチャージトランジスタM4を介したSA入力ノードNDiのプリチャージを開始する。
その結果、SA入力ノードNDiは電源電圧Vccにプリチャージされる(図9(B5))。
その結果、SA入力ノードNDiは電源電圧Vccにプリチャージされる(図9(B5))。
このとき同時に(時間T1)、図9(B1a)に示す第2プリチャージ信号PRE2をグランドレベル0[V]から、ハイレベルの電圧V2に立ち上げる。第2プリチャージトランジスタM5によって、ビット線BLは電圧「V2−Vt_m5」にプリチャージされる(図9(B4))。ここで“Vt_m5”は、第2プリチャージトランジスタM5のしきい値電圧である。電圧「V2−Vt_m5」が、電圧「V1−Vt_m3」より数百[mV]高くなるように、2つの電圧V1,V2と、転送トランジスタM3および第2プリチャージトランジスタM5のしきい値電圧を設定する。
なお、この時間T1後は、転送トランジスタM3のソースとドレインの双方がプリチャージされることから、それだけでは転送トランジスタM3がオン可能な状態とならない。
また、センスアンプSAはインバータなので、図9(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
なお、この時間T1後は、転送トランジスタM3のソースとドレインの双方がプリチャージされることから、それだけでは転送トランジスタM3がオン可能な状態とならない。
また、センスアンプSAはインバータなので、図9(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
プリチャージを完全に終えてから、図9(B3)に示すように、時間T2にて、セレクトゲート信号SGをオンさせる。このとき記憶データが“0”の場合は出力トランジスタM1がオフであることから、ビット線電圧VBL(図9(B4))とSA入力ノードNDiの電位(図9(B5))に変化はない。
記憶データが“1”の場合は出力トランジスタM1がオンし、図9(B4)に示すように、ビット線電圧VBLは放電により低下する。ビット線電圧VBLが「V1−Vt_m3」まで低下する時間T3にて、転送トランジスタM3がオンし、SA入力ノードNDiの電荷がビット線BLに移送される。
この電荷移送によって、上述した式(1)の関係式から得たと同様な理由により、SA入力容量C_small.とビット線容量C_large.との容量の違いが、SA入力変化量ΔV_NDiを、ビット線電位変化量ΔV_BLより数桁大きくする。
よって、図9(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
一方、“1”データ読み出しの場合、ビット線容量C_large.が大きいため、ビット線の放電は緩やかなまま続けられ、図9(B4)に示すように、ビット線電圧VBLが徐々に低下する。
よって、図9(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
一方、“1”データ読み出しの場合、ビット線容量C_large.が大きいため、ビット線の放電は緩やかなまま続けられ、図9(B4)に示すように、ビット線電圧VBLが徐々に低下する。
図9(B5)および図9(B6)に示すように、SA入力ノードNDiの電位がセンスポイントに達するタイミング(時間T4)で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
L. G. Heller et al., "High sensitivity charge-transfer sense amplifier," IEEE J. Solid-State Circuits, vol. SC-11, pp.596-601, Oct. 1976 T. Kawahara et al., "Bit-line clamped sensing multiplex and accurate high-voltage generator for 0.25μm flash memories," in 1996 ISSCC Dig. Tech. Papers, Feb. 1996, pp.38-39. T. Kawahara et al., "Bit-line clamped sensing multiplex and accurate high-voltage generator for quarter-micron flash memories," IEEE J. Solid-State Circuits, vol. 31, no.11, pp.1590-1599, Nov. 1996
L. G. Heller et al., "High sensitivity charge-transfer sense amplifier," IEEE J. Solid-State Circuits, vol. SC-11, pp.596-601, Oct. 1976 T. Kawahara et al., "Bit-line clamped sensing multiplex and accurate high-voltage generator for 0.25μm flash memories," in 1996 ISSCC Dig. Tech. Papers, Feb. 1996, pp.38-39. T. Kawahara et al., "Bit-line clamped sensing multiplex and accurate high-voltage generator for quarter-micron flash memories," IEEE J. Solid-State Circuits, vol. 31, no.11, pp.1590-1599, Nov. 1996
図8(A)に示す電荷移送アンプは、ビット線BLのプリチャージが不十分なまま、図8(B3)のセレクトゲート信号SGがオンすると、転送トランジスタM3のソース電圧(ビット線電圧)が電圧「V1−Vt_m3」より下がり、転送トランジスタM3がオンすることがある。
この場合、ビット線BLを放電する“1”データ読み出しでは問題ない。
ところが、記憶データ“0”の読み出しの最中に転送トランジスタM3がオンすると、誤って電荷移送が起きてしまい、“1”データ読み出しと誤判別されてしまう可能性がある。
この場合、ビット線BLを放電する“1”データ読み出しでは問題ない。
ところが、記憶データ“0”の読み出しの最中に転送トランジスタM3がオンすると、誤って電荷移送が起きてしまい、“1”データ読み出しと誤判別されてしまう可能性がある。
そのため、図8に示す読み出し動作では、時間T1からT2までのプリチャージ時間を十分にとって、“0”データ読み出し時にビット線電圧が電荷移送のトリガとなる電圧「V1−Vt_m3」を下回らないようにする必要がある。
つまり、図8に示す読み出し方法では、時間T1からT2までのプリチャージに時間を要し、そのことが高速読み出しを阻害している。
つまり、図8に示す読み出し方法では、時間T1からT2までのプリチャージに時間を要し、そのことが高速読み出しを阻害している。
また、ビット線BLには多くのメモリセルMCが接続されており、それらは選択されていなくてもわずかなリーク電流が流れる。またノイズによりビット線BL電位が低下する場合もある。
そのため、プリチャージ時間を十分にとった場合でも、“0”データ読み出し最中に、それらが原因でビット線電圧VBLが低下すると電荷移送によるSA入力ノードNDiの大きな電位低下が生じ、誤って“1”データ読み出しと判別されてしまう可能性がある。
そのため、プリチャージ時間を十分にとった場合でも、“0”データ読み出し最中に、それらが原因でビット線電圧VBLが低下すると電荷移送によるSA入力ノードNDiの大きな電位低下が生じ、誤って“1”データ読み出しと判別されてしまう可能性がある。
図9に示す回路および動作方法は、この誤ったデータ読み出しを防止するために考案されたものである。
図9(A)に示す回路では、ビット線BLに新たにプリチャージトランジスタM5を接続して、ビット線BLのプリチャージ電位を少し高めに設定していることから、リークやノイズ等のビット線電位の低下要因があっても、誤動作しにくいという利点がある。
図9(A)に示す回路では、ビット線BLに新たにプリチャージトランジスタM5を接続して、ビット線BLのプリチャージ電位を少し高めに設定していることから、リークやノイズ等のビット線電位の低下要因があっても、誤動作しにくいという利点がある。
ところが、図9に示す回路および動作方法は、“1”データ読み出しにおいてビット線BL電位が「V2−Vt_m5」から「V1−Vt_m3」まで低下する時間T2からT3までの間は、転送トランジスタM3がオンしない。したがって、ビット線放電開始から、電荷移送のトリガとなる転送トランジスタM3のオンまでの時間が長い。
つまり、ノイズ耐性を高めるためにビット線のプリチャージ電位を高めに設定したことが、逆に、ビット線放電時間を長くし、そのことで高速読み出し動作が困難になっている。
つまり、ノイズ耐性を高めるためにビット線のプリチャージ電位を高めに設定したことが、逆に、ビット線放電時間を長くし、そのことで高速読み出し動作が困難になっている。
このように、従来の電荷移送アンプによるメモリデータの読み出しでは、ノイズ等による誤動作防止と、高速読み出しとを満足のいくレベルで両立させることが困難である。
本発明が解決しようとする課題は、誤動作防止と高速読み出しとの両立が可能な半導体メモリ回路を実現することである。
本発明に係る半導体メモリ回路は、電源供給線とビット線との間に接続され、メモリセルの記憶データに応じてオンまたはオフすることによって、前記記憶データを、ビット線への電荷供給の有無に変換して出力するメモリセル内の出力トランジスタと、ビット線電圧を入力し、検出するセンスアンプと、前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段と、前記ビット線に接続され、ビット線電圧を下げる駆動力を有する定電流源と、を有し、前記出力トランジスタによるビット線への電荷供給の有無に応じて、前記定電流源によるビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する。
本発明では、好適に、前記プリチャージ手段による前記ビット線の充電が前記電荷転送スイッチによって遮断された後に、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、さらに有する。
あるいは好適に、前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、さらに有する。
あるいは好適に、前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、さらに有する。
本発明に係る半導体メモリ回路は、電源供給線とグランド線との間に接続され、メモリセルの記憶データに応じて、ビット線への電荷供給と、ビット線からの電荷引き抜きの一方の動作を行うメモリセル内の出力部と、ビット線電圧を入力し、検出するセンスアンプと、前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段とを有し、前記メモリセル内の出力部による前記動作の違いに応じてビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する。
本発明では好適に、前記プリチャージ手段による前記ビット線の充電が前記電荷転送スイッチによって遮断された後に、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、さらに有する。
あるいは好適に、前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、さらに有する。
あるいは好適に、前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、さらに有する。
本発明によれば、誤動作防止と高速読み出しとの両立が可能となる。
[第1実施形態]
図1(A)に、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成を示す。この図は上記ゲインセル型のメモリセルを読み出す際の構成を示すもので、メモリセルアレイ内の読み出し対象のメモリセルMCと、当該メモリセルMCに対しビット線BLを介して接続されている読み出し回路の一部(電荷移送アンプ回路)を示している。
図1(A)に、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成を示す。この図は上記ゲインセル型のメモリセルを読み出す際の構成を示すもので、メモリセルアレイ内の読み出し対象のメモリセルMCと、当該メモリセルMCに対しビット線BLを介して接続されている読み出し回路の一部(電荷移送アンプ回路)を示している。
列方向に配置されているビット線BLに対し、図示のメモリセルMCを含む多数のメモリセルが並列接続されている。
図示例のメモリセルMCは、読み出しトランジスタまたはメモリトランジスタとして機能する出力トランジスタM1と、出力トランジスタM1とビット線BLとの間に接続され、出力トランジスタM1とビット線BLとの接続を制御して、非選択(unselect)時のリークを遮断するセレクトトランジスタM2とを備える。出力トランジスタM1のゲートは記憶ノードSNを形成する。
本実施形態の読み出し方法が適用可能な要件として、出力トランジスタM1は、そのドレインが電源電圧Vccを供給する電圧供給線VSLに接続されている。
本実施形態の読み出し方法が適用可能な要件として、出力トランジスタM1は、そのドレインが電源電圧Vccを供給する電圧供給線VSLに接続されている。
このようなメモリセルMCとしては、いわゆる“ゲインセル”と称せられ、セル内の読み出しトランジスタの記憶ノードSNに接続されているキャパシタ(不図示)にデータを蓄積するものがある。また、メモリセルMCとして、メモリトランジスタのゲート積層構造内部に電荷を蓄積する不揮発性メモリセルMCを用いることができる。
以下、メモリセルMCがゲインセルである場合を説明する。
以下、メモリセルMCがゲインセルである場合を説明する。
転送トランジスタM3、センスアンプSA、センスアンプSAの入力ノード(SA入力ノード)NDiおよび出力ノード(SA出力ノード)NDo、ビット線BL容量C_large.、および、SA入力容量C_small.、さらには、第1プリチャージトランジスタM4については、図8(A)と同じであるため、ここでの説明を省略する。
図1(A)のビット線BLに、定電流源としてのドライバトランジスタM6のドレインが接続されている。ドライバトランジスタM6のソースはグランド線(接地電位線)に接続され、そのゲートにドライバ電圧VDが印加可能となっている。
読み出し時のビット線電圧VBLを決める要素は、ドライバトランジスタM6のドレイン電圧−電流特性と、出力トランジスタM1、転送トランジスタM3、ドライバトランジスタM6の各電流である。
図2は、電流とビット線電圧VBLとの関係を示すグラフである。
図1(A)の出力トランジスタM1とドライバトランジスタM6は、電源電圧Vccとグランドとの間に縦続接続されている2つのエンハンスメントトランジスタであり、この2つのトランジスタは読み出し時に、記憶ノードSNを入力ノードとし、ビット線BLを出力ノードとするソースフォロア出力回路を形成している。
図1(A)の出力トランジスタM1とドライバトランジスタM6は、電源電圧Vccとグランドとの間に縦続接続されている2つのエンハンスメントトランジスタであり、この2つのトランジスタは読み出し時に、記憶ノードSNを入力ノードとし、ビット線BLを出力ノードとするソースフォロア出力回路を形成している。
この読み出し時に形成されるソースフォロア出力回路では、一定のドライバ電圧VDがゲートに印加されるドライバトランジスタM6を定電流源とみなし、出力トランジスタM1を、その記憶ノード電圧に応じて大きさが変化する負荷とみなすことができる。出力電圧となるビット線BLの電圧は、負荷の大きさ、すなわち記憶ノード電圧に応じて変化する。
また、このソースフォロア出力回路は、もう一つの負荷として転送トランジスタM3が出力ノード(ビット線BL)に接続されている。転送トランジスタM3からなる、このもう一つの負荷は、ビット線BLの電圧が上昇するとカットオフして電荷供給を遮断する負荷として機能する。
また、このソースフォロア出力回路は、もう一つの負荷として転送トランジスタM3が出力ノード(ビット線BL)に接続されている。転送トランジスタM3からなる、このもう一つの負荷は、ビット線BLの電圧が上昇するとカットオフして電荷供給を遮断する負荷として機能する。
図2に示すグラフは、ドライバトランジスタM6のドレイン電圧−電流曲線(以下、ドライバ曲線という)DRCに対し、3つの負荷曲線を重ねたものである。
ここで3つの負荷曲線とは、“1”データ保持時の出力トランジスタM1の負荷曲線LCa、“0”データ保持時の出力トランジスタM1の負荷曲線LCc、および、転送トランジスタM3の負荷曲線LCbである。
ここで3つの負荷曲線とは、“1”データ保持時の出力トランジスタM1の負荷曲線LCa、“0”データ保持時の出力トランジスタM1の負荷曲線LCc、および、転送トランジスタM3の負荷曲線LCbである。
負荷曲線LCa〜LCcを形成するエンハンスメントトランジスタ、すなわち出力トランジスタM1と転送トランジスタM3は、いずれも読み出し時にゲートが一定の電圧にバイアスされる。各々のトランジスタにおいて、ソース電圧(ビット線電圧VBL)が上がればソースとゲート間電圧が小さくなるため負荷電流を減らし、逆に、ソース電圧が低下するとソースとゲート間電圧が大きくなるため負荷電流を増大させるように、自己バイアス制御される。
このため、図2に示すように、負荷曲線LCa〜LCcは、ビット線電圧VBLとは正負の向きが逆のダイオード特性で表されている。
このため、図2に示すように、負荷曲線LCa〜LCcは、ビット線電圧VBLとは正負の向きが逆のダイオード特性で表されている。
そして、負荷曲線LCa〜LCcと、ドライバ曲線DRCとの交点A1,B1,C1が、上記自己バイアス制御による安定的な動作点となる。
また、負荷曲線LCa〜LCcにおいて電流ゼロの点A2,B2,C2が、各トランジスタのカットオフ点となる。出力トランジスタM1と転送トランジスタM3はNMOSトランジスタであり、点A2,B2,C2の電位は、対応する各トランジスタのゲート電圧からしきい値電圧を引いた値となる。
たとえば、転送トランジスタM3のゲートに印加されている転送信号TFの電位を“V1”、転送トランジスタM3のしきい値電圧を“Vt_m3”とすると、点B2の電位は「V1−Vt_m3」で表される。
また、負荷曲線LCa〜LCcにおいて電流ゼロの点A2,B2,C2が、各トランジスタのカットオフ点となる。出力トランジスタM1と転送トランジスタM3はNMOSトランジスタであり、点A2,B2,C2の電位は、対応する各トランジスタのゲート電圧からしきい値電圧を引いた値となる。
たとえば、転送トランジスタM3のゲートに印加されている転送信号TFの電位を“V1”、転送トランジスタM3のしきい値電圧を“Vt_m3”とすると、点B2の電位は「V1−Vt_m3」で表される。
図2はビット線電圧VBLが小さくなるほど横軸のスケール間隔を広くしたものである。
このスケール間隔をたとえば等間隔にすると、図2は図1(C)のように簡略化される。
図1(C)では、図2の点C1と点C2が原点Cにほぼ重なってしまい、このため“0”データ保持時の出力トランジスタM1の負荷曲線LCcが、グラフの縦軸に重なって見えなくなっている。
このように、通常のゲインセルでは、記憶データ“0”を保持する出力トランジスタM1に関わる点C2の電位は、事実上0[V]とみなしてよい。
このスケール間隔をたとえば等間隔にすると、図2は図1(C)のように簡略化される。
図1(C)では、図2の点C1と点C2が原点Cにほぼ重なってしまい、このため“0”データ保持時の出力トランジスタM1の負荷曲線LCcが、グラフの縦軸に重なって見えなくなっている。
このように、通常のゲインセルでは、記憶データ“0”を保持する出力トランジスタM1に関わる点C2の電位は、事実上0[V]とみなしてよい。
つぎに、本実施形態のデータ読み出し動作を、図1(A)および図1(B1)〜(B7)のタイミングチャートを参照して説明する。
図1(B1)は、第1プリチャージトランジスタM4のゲートに印加される第1プリチャージ信号PRE1を示す。また、図1(B2)は転送トランジスタM3のゲートに印加される転送信号TF、図1(B3)はセレクトトランジスタM2のゲートに印加されるセレクトゲート信号SG、図1(B4)はビット線電圧VBL、図1(B5)はSA入力ノードNDiの電位、図1(B6)はSA出力ノードNDoの電位、図1(B7)はドライバ電圧VDを、それぞれ示す。
読み出し動作の期間中、図1(B2)に示すように、転送トランジスタM3のゲートに印加される転送信号TFは電圧V1で保持されている。電圧V1は、転送トランジスタM3のソースとドレインにある程度のドレイン電圧が印加されたときに、当該転送トランジスタがオン可能な値に設定されている。
図1(B1)に示すように、時間T1にて、第1プリチャージ信号PRE1を電源電圧Vccからグランドレベル0[V]に立ち下げる。これにより第1プリチャージトランジスタM4がオンし、図1(B5)に示すように、SA入力ノードNDiを、第1プリチャージトランジスタM4を介してプリチャージする。
このとき、SA入力ノードNDiがある程度プリチャージされると、転送トランジスタM3のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図1(B4)に示すように、ビット線BLもプリチャージされる。
その結果、SA入力ノードNDiは電源電圧Vccに、ビット線BLは「V1−Vt_m3」(点B2:図1(C))にプリチャージされる。
転送トランジスタM3は、ソース電位(ビット線電圧VBL)が「V1−Vt_m3」まで上がるとオフ状態に遷移する。
また、センスアンプSAはインバータなので、図1(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
このとき、SA入力ノードNDiがある程度プリチャージされると、転送トランジスタM3のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図1(B4)に示すように、ビット線BLもプリチャージされる。
その結果、SA入力ノードNDiは電源電圧Vccに、ビット線BLは「V1−Vt_m3」(点B2:図1(C))にプリチャージされる。
転送トランジスタM3は、ソース電位(ビット線電圧VBL)が「V1−Vt_m3」まで上がるとオフ状態に遷移する。
また、センスアンプSAはインバータなので、図1(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
プリチャージを完全に終えてから、図1(B3)に示すように、時間T2にて、メモリセルMCのセレクトトランジスタM2のゲート信号(セレクトゲート信号)SGをオン(電源電圧Vccに遷移)させる。ほぼ同時に(時間T2前後で)、図1(B7)に示すように、ドライバトランジスタM6のゲート電圧(ドライバ電圧VD)をグランドレベル0[V]からハイレベルに立ち上げ、ドライバトランジスタM6をオンさせる。
記憶データが“1”の場合は出力トランジスタM1がオンし、図1(B4)に示すように、ビット線電圧VBLが、さらに高いレベルに充電されていく。
このビット線BLの充電によって、図1(C)においては点B2から点A1への破線に示す軌跡R1を描いて動作点が遷移する。
図1(C)において点A1は、ソースフォロア出力回路を形成するドライバトランジスタM6の駆動能力と出力トランジスタM1の負荷により決まる安定点である。
このビット線BLの充電によって、図1(C)においては点B2から点A1への破線に示す軌跡R1を描いて動作点が遷移する。
図1(C)において点A1は、ソースフォロア出力回路を形成するドライバトランジスタM6の駆動能力と出力トランジスタM1の負荷により決まる安定点である。
したがって、時間T2以後に、非選択メモリセルのリーク電流が異なる場合、あるいは、予期せぬノイズがビット線BLに重畳された場合、それを理由にビット線電圧と出力トランジスタM1のソース電位が不要に変動するが、このとき出力トランジスタM1は、そのソースとゲート間の電圧変化を打ち消すように、負過電流を変化させる。
この出力トランジスタM1の自己バイアス制御によって、リーク電流の違い、あるいは、ノイズの影響を短時間で打ち消すことができる。つまり、図1(C)で見ると、ノイズ等の影響で動作点が変化しても、動作点が破線で示す軌跡R1を移動しているときは、その軌跡R1に、動作点が安定点A1に近いときは当該安定点A1に、動作点を短時間で戻すことによって、対処する。
この出力トランジスタM1の自己バイアス制御によって、リーク電流の違い、あるいは、ノイズの影響を短時間で打ち消すことができる。つまり、図1(C)で見ると、ノイズ等の影響で動作点が変化しても、動作点が破線で示す軌跡R1を移動しているときは、その軌跡R1に、動作点が安定点A1に近いときは当該安定点A1に、動作点を短時間で戻すことによって、対処する。
これに対し図9の場合は、リークやノイズ対策のため新たなプリチャージトランジスタを追加し、読み出し時間の増加を招いていた。
図1に示す本実施形態では、“1”データ読み出し時に転送トランジスタM3はオフのままであり、図1(B5)に示すように、SA入力ノードNDiの電位に変化はない。
図1に示す本実施形態では、“1”データ読み出し時に転送トランジスタM3はオフのままであり、図1(B5)に示すように、SA入力ノードNDiの電位に変化はない。
一方、記憶データが“0”の場合、セレクトゲート信号SGが時間T2でオンしても、出力トランジスタM1がオフのままとなり、ビット線BLが充電されることはない。また、充電電流が流れても出力トランジスタM1のオフリーク電流程度であり、これがビット線BLを充電する能力は小さい。
ビット線の放電については、ドライバトランジスタM6が時間T2でオンすることから放電が行われ、ビット線電圧VBLが、図1(C)の軌跡R0に示すように、ビット線電圧VBLがプリチャージ時の点B2から原点Cに向かって低下していく。
このビット線電圧VBLの放電速度は、図1(B4)のように非常に緩やかでも構わない。なぜなら、ビット線電圧VBLのプリチャージ電圧は「V1−Vt_m3」であり、ビット線電圧VBLが僅かに下がっただけでも、転送トランジスタM3がオンできるからである。本実施形態における、転送トランジスタM3がオンするまでのビット線BLの放電時間は、図9の場合と比べると、ほぼないに等しい。
ビット線の放電については、ドライバトランジスタM6が時間T2でオンすることから放電が行われ、ビット線電圧VBLが、図1(C)の軌跡R0に示すように、ビット線電圧VBLがプリチャージ時の点B2から原点Cに向かって低下していく。
このビット線電圧VBLの放電速度は、図1(B4)のように非常に緩やかでも構わない。なぜなら、ビット線電圧VBLのプリチャージ電圧は「V1−Vt_m3」であり、ビット線電圧VBLが僅かに下がっただけでも、転送トランジスタM3がオンできるからである。本実施形態における、転送トランジスタM3がオンするまでのビット線BLの放電時間は、図9の場合と比べると、ほぼないに等しい。
転送トランジスタM3がオンすると、SA入力ノードNDiの電荷がビット線BLに移送される。
この電荷移送によって、前述した式(1)の関係式から得たと同様な理由により、SA入力容量C_small.とビット線容量C_large.との容量の違いが、SA入力変化量ΔV_NDiを、ビット線電位変化量ΔV_BLより数桁大きくする。
よって、図1(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
この電荷移送によって、前述した式(1)の関係式から得たと同様な理由により、SA入力容量C_small.とビット線容量C_large.との容量の違いが、SA入力変化量ΔV_NDiを、ビット線電位変化量ΔV_BLより数桁大きくする。
よって、図1(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
図1(B5)に示すSA入力ノードNDiの電位低下の途中に、センスアンプSAのセンスポイント(たとえば、電源電圧Vcc/2)が設けられている。
したがって、図1(B5)および図1(B6)に示すように、SA入力ノードNDiの電位がセンスポイントに達するタイミング(時間T3)で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
したがって、図1(B5)および図1(B6)に示すように、SA入力ノードNDiの電位がセンスポイントに達するタイミング(時間T3)で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
本実施形態では、読み出し時にドライバトランジスタM6をドライバとし、出力トランジスタM1を負荷とするソースフォロア出力回路が形成される。したがって実際の読み出しが開始される時間T2以降で、ノイズ等によりビット線電圧VBLが変動しても、それにソースがつながる出力トランジスタM1の自己バイアス制御によって、ノイズ等によるビット線電圧変動を打ち消すように負過電流が短時間に変化する。このため、ノイズによる誤動作を有効に防止している。
また、本実施形態の読み出し方法では、“0”データ読み出しのときにドライバトランジスタM6がオンすることでビット線BLの放電が開始されるが、その直後に転送トランジスタM3がオンしてセンスアンプSAの動作モードに入るため、ディスチャージ期間が極めて短い。よって、データ読み出しが高速である。
以上より、本実施形態では、ノイズ等による誤動作と高速読み出しの両立が実現可能となる。
以上より、本実施形態では、ノイズ等による誤動作と高速読み出しの両立が実現可能となる。
[第2実施形態]
図3(A)は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図3(C)は、電流とビット線電圧VBLとの関係を示すグラフである。これらの図は第1実施形態と変わりがないことから、ここでの詳細な説明を省略する。
図3(A)は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図3(C)は、電流とビット線電圧VBLとの関係を示すグラフである。これらの図は第1実施形態と変わりがないことから、ここでの詳細な説明を省略する。
本実施形態のデータ読み出し動作を、図3(A)および図3(B1)〜(B7)のタイミングチャートを参照して説明する。
図3(B1)に示すように、時間T1から時間T2まで、第1プリチャージトランジスタM4によってビット線プリチャージを行うこと、図3(B2)に示す転送信号TFの電圧V1の維持は、第1実施形態と同じである。
本実施形態の動作が第1実施形態と異なるのは、プリチャージ時開始時(時間T1)にて、メモリセルMCのセレクトトランジスタM2とドライバトランジスタM6も同時にオンすることである。その際、図3(B3)と図3(B7)に示すように、セレクトトランジスタM2のゲート信号(セレクトゲート信号SG)と、ドライバトランジスタM6のゲート信号(ドライバ電圧VD)をグランドレベル0[V]からハイレベルに立ち上げる。
これにより、図3(C)に示すように、記憶データが“1”の場合、プリチャージ時のビット線電圧VBLは点A1の電位となる。一方、記憶データが“0”の場合、本実施形態ではドライバトランジスタM6がオンしていることから、プリチャージ時のビット線電圧VBLは点B1の電位となる。
これにより、図3(C)に示すように、記憶データが“1”の場合、プリチャージ時のビット線電圧VBLは点A1の電位となる。一方、記憶データが“0”の場合、本実施形態ではドライバトランジスタM6がオンしていることから、プリチャージ時のビット線電圧VBLは点B1の電位となる。
プリチャージを終えるときは、図3(B1)に示すように、時間T2にて、第1プリチャージ信号PRE1をグランドレベル0[V]から電源電圧Vccに立ち上げ、第1プリチャージトランジスタM4をオフする。
このとき、図3(B3)と図3(B7)から分かるように、メモリセルMCのセレクトトランジスタM2と、ドライバトランジスタM6はオンのままとする。
このとき、図3(B3)と図3(B7)から分かるように、メモリセルMCのセレクトトランジスタM2と、ドライバトランジスタM6はオンのままとする。
記憶データが“1”の場合、図3(C)においてビット線電圧VBLが点A1にあり、この動作点が点B2の電位より高いことから、転送トランジスタM3はオフのままであり、図3(B5)に示すように、SA入力ノードNDiの電位に変化はない。
一方、記憶データが“0”の場合、図3(C)において、ビット線電圧VBLがプリチャージ時の点B1から点Cに向かって低下していく。ビット線電圧VBLは出力トランジスタM1ではなく、ドライバトランジスタM6のビット線放電により低下する。
このビット線電圧VBLの低下により転送トランジスタM3がオンし、SA入力ノードNDiにある電荷がビット線BLに移送される。この電荷移送でSA入力ノードNDiの電位低下が比較的急激に起こる。
その電位低下の途中にセンスアンプのセンスポイント(≒電源電圧Vcc/2)が設定されていることから、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
その電位低下の途中にセンスアンプのセンスポイント(≒電源電圧Vcc/2)が設定されていることから、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
つぎに、本実施形態におけるプリチャージ時間を考える。
記憶データ“1”の場合のプリチャージ時には、転送トランジスタM3に加え、出力トランジスタM1の電流によってビット線BLを充電する。
ビット線BL電位が図3(C)の点B2の電圧「V1−Vt_m3」に達すれば、第1プリチャージ信号PRE1を立ち上げ第1プリチャージトランジスタM4をオフしてもかまわない。なぜなら、その後も出力トランジスタM1はオンして、点A1のビット線電圧VBLに達するまでビット線BLが充電され続けるからである。
よって、リークやノイズ等のビット線BL電位低下要因に自動的に対処出来ることとなる。
記憶データ“1”の場合のプリチャージ時には、転送トランジスタM3に加え、出力トランジスタM1の電流によってビット線BLを充電する。
ビット線BL電位が図3(C)の点B2の電圧「V1−Vt_m3」に達すれば、第1プリチャージ信号PRE1を立ち上げ第1プリチャージトランジスタM4をオフしてもかまわない。なぜなら、その後も出力トランジスタM1はオンして、点A1のビット線電圧VBLに達するまでビット線BLが充電され続けるからである。
よって、リークやノイズ等のビット線BL電位低下要因に自動的に対処出来ることとなる。
以上の2つの要因、すなわち「2つのトランジスタでプリチャージすること」と、「ビット線電圧VBLが「V1−Vt_m3」に達し次第、プリチャージを終了してよいこと」によって、プリチャージ時間の大幅な短縮が可能となる。
また、読み出し時間短縮という点では、メモリセルMCのセレクトトランジスタM2とドライバトランジスタM6をプリチャージ時にも立ち上げるため、それらの立ち上げ時間がプリチャージ時間に隠れてしまうということも役立っている。
また、読み出し時間短縮という点では、メモリセルMCのセレクトトランジスタM2とドライバトランジスタM6をプリチャージ時にも立ち上げるため、それらの立ち上げ時間がプリチャージ時間に隠れてしまうということも役立っている。
記憶データ“1”のプリチャージレベル(点A1のビット線電圧VBL)と記憶データ“0”のプリチャージレベル(点B1のビット線電圧VBL)が違い、しかも記憶データ“1”のプリチャージレベル(点A1のビット線電圧VBL)の方が大きいことによる効果は2つある。
一つは、前記で示したようにプリチャージ時間が短縮されることである。
もう一つは、記憶データ“0”のプリチャージレベルも記憶データ“1”のプリチャージレベル(点A1のビット線電圧VBL)と同じであるとすると、点A1のビット線電圧VBLから点B2のビット線電圧VBLまでのドライバトランジスタM6による放電時間が読み出し時間にプラスされてしまうが、元々記憶データ“0”のプリチャージレベル(点B1のビット線電圧VBL)は点B2のビット線電圧VBLより低いのでそういうデメリットはなくなる。
もう一つは、記憶データ“0”のプリチャージレベルも記憶データ“1”のプリチャージレベル(点A1のビット線電圧VBL)と同じであるとすると、点A1のビット線電圧VBLから点B2のビット線電圧VBLまでのドライバトランジスタM6による放電時間が読み出し時間にプラスされてしまうが、元々記憶データ“0”のプリチャージレベル(点B1のビット線電圧VBL)は点B2のビット線電圧VBLより低いのでそういうデメリットはなくなる。
また、記憶データ“1”のプリチャージ特性から決定したプリチャージ時間が短くて、記憶データ“0”のプリチャージレベルが点B1のビット線電圧VBLより低くなっても、電荷移送が起きることを前提としているので“0”データの読み出しが正常に行われる。
[第3実施形態]
図4(A)は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図4(C)は、電流とビット線電圧VBLとの関係を示すグラフである。
図4(A)は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図4(C)は、電流とビット線電圧VBLとの関係を示すグラフである。
図4(A)に示すように、本実施形態のメモリセルMCは、セレクトトランジスタM2と、記憶ノードSNの電位で制御されるCMOSインバータとを備える。CMOSインバータは、本発明の「メモリセル内の出力部」の一実施例であり、電源電圧Vccの供給線とグランド線とに直列接続されているNMOSトランジスタN1とPMOSトランジスタP1から構成されている。電荷移送アンプ自体の構成は、他の実施形態と同じである。ただし、本実施形態では、他の実施形態で設けていた定電流源としてのドライバトランジスタM6が省略されている。これは、ビット線の放電を行う手段としては、NMOSトランジスタN1がメモリセルMCに内蔵されているからである。
他の実施形態と共通する構成は、同一符号を付して、その説明を省く。
他の実施形態と共通する構成は、同一符号を付して、その説明を省く。
読み出し時のビット線電圧VBLを決める要素は、PMOSトランジスタP1とNMOSトランジスタN1からなるCMOSインバータ、セレクトトランジスタM2、転送トランジスタM3の各電流である。
このうちPMOSトランジスタP1の電流は直接、ビット線電圧VBLを決める要素とはならないが、図4(C)では、他の電流と同じグラフに示している。
NMOSトランジスタN1の曲線DRC(N1)と、転送トランジスタM3の負荷曲線LCb(M3)との交点を点B1とする。セレクトトランジスタM2の曲線LCd(M2)と横軸との交点を点A0とし、転送トランジスタM3の負荷曲線LCb(M3)と横軸との交点を点B2とする。
点A0の電位は「Vcc−Vt_m2」となる。ここで符号“Vt_m2”はセレクトトランジスタM2のしきい値電圧を表す。点B2の電位は「V1−Vt_m3」となる。点Cは原点(≒0[V])であり、点Dのビット線電圧VBLは電源電圧Vccである。
NMOSトランジスタN1の曲線DRC(N1)と、転送トランジスタM3の負荷曲線LCb(M3)との交点を点B1とする。セレクトトランジスタM2の曲線LCd(M2)と横軸との交点を点A0とし、転送トランジスタM3の負荷曲線LCb(M3)と横軸との交点を点B2とする。
点A0の電位は「Vcc−Vt_m2」となる。ここで符号“Vt_m2”はセレクトトランジスタM2のしきい値電圧を表す。点B2の電位は「V1−Vt_m3」となる。点Cは原点(≒0[V])であり、点Dのビット線電圧VBLは電源電圧Vccである。
本実施形態のデータ読み出し動作を、図4(A)および図4(B1)〜図4(B6)のタイミングチャートを参照して説明する。
図4(B4)および図4(B5)に示すように、ビット線BLとSA入力ノードNDiを、第1プリチャージトランジスタM4にてプリチャージする。その際、図4(B1)に示すように、第1プリチャージ信号PRE1を電源電圧Vccからグランドレベル0[V]に立ち下げる。その結果、図4(B5)に示すようにSA入力ノードNDiは電源電圧Vccに、図4(B4)に示すようにビット線BLは点B2(図4(C))に対応した電圧「V1−Vt_m3」にプリチャージされる。
転送トランジスタM3は、ソース電位(ビット線電圧VBL)が「V1−Vt_m3」まで上がるとオフ状態に遷移する。
また、センスアンプSAはインバータなので、図4(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
転送トランジスタM3は、ソース電位(ビット線電圧VBL)が「V1−Vt_m3」まで上がるとオフ状態に遷移する。
また、センスアンプSAはインバータなので、図4(B6)に示すように、SA出力ノードNDoは電源電圧Vccからグランドレベル0[V]に立ち下がる。
プリチャージを完全に終えてから、図4(B3)に示すように、時間T2にて、メモリセルMCのセレクトトランジスタM2のゲート信号(セレクトゲート信号SG)をオン(電源電圧Vccに遷移)させる。
記憶データが“0”の場合、NMOSトランジスタN1がオフ、PMOSトランジスタP1がオンとなることから、図4(B4)に示すように、ビット線BLの電位が上昇する。
この動作を図4(C)において見ると、ビット線電圧VBLがプリチャージ時の点B2から点A0の電位へと増加していく。
点A0は安定点であることから、本実施形態においても、他の実施形態と同様、リークやノイズ等のビット線電圧VBLの低下要因に自動的に対処することができる。
なお、転送トランジスタM3はオフのままであり、図4(B5)に示すように、SA入力ノードNDiの電位に変化はない。
この動作を図4(C)において見ると、ビット線電圧VBLがプリチャージ時の点B2から点A0の電位へと増加していく。
点A0は安定点であることから、本実施形態においても、他の実施形態と同様、リークやノイズ等のビット線電圧VBLの低下要因に自動的に対処することができる。
なお、転送トランジスタM3はオフのままであり、図4(B5)に示すように、SA入力ノードNDiの電位に変化はない。
記憶データが“1”の場合、PMOSトランジスタP1がオフ、NMOSトランジスタN1がオンすることから、図4(B4)に示すように、ビット線電圧VBLが徐々に低下する。
この動作を図4(C)において見ると、ビット線電圧VBLがプリチャージ時の点B2から原点Cに向かって低下していく。このビット線電圧VBLはNMOSトランジスタN1の電流により低下する。
この動作を図4(C)において見ると、ビット線電圧VBLがプリチャージ時の点B2から原点Cに向かって低下していく。このビット線電圧VBLはNMOSトランジスタN1の電流により低下する。
このビット線電圧VBLの低下により転送トランジスタM3がオンし、SA入力ノードNDiにある電荷がビット線BLに移送される。
この電荷移送によって、図4(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
また、この電位低下途中に、センスアンプのセンスポイント(≒電源電圧Vcc/2)があると、図4(B6)に示すように、センスポイントに対応した時間T3で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
この電荷移送によって、図4(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。
また、この電位低下途中に、センスアンプのセンスポイント(≒電源電圧Vcc/2)があると、図4(B6)に示すように、センスポイントに対応した時間T3で、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
[第4実施形態]
図5(A)は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図5(C)は、電流とビット線電圧VBLとの関係を示すグラフである。これらの図は第3実施形態と変わりがないことから、ここでの詳細な説明を省略する。
図5(A)は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図5(C)は、電流とビット線電圧VBLとの関係を示すグラフである。これらの図は第3実施形態と変わりがないことから、ここでの詳細な説明を省略する。
本実施形態のデータ読み出し動作を、図5(A)および図5(B1)〜(B6)のタイミングチャートを参照して説明する。
図5(B1)に示すように、時間T1から時間T2まで、第1プリチャージトランジスタM4によってビット線プリチャージを行うこと、図5(B2)に示す転送信号TFの電圧V1の維持は、第3実施形態等と同じである。
本実施形態の動作が第3実施形態と異なるのは、プリチャージ時開始時(時間T1)にて、メモリセルMCのセレクトトランジスタM2をオンすることである。その際、図5(B3)に示すように、セレクトトランジスタM2のゲート信号(セレクトゲート信号)SGをグランドレベル0[V]からハイレベルに立ち上げる。
この動作を図5(C)のグラフで見ると、記憶ノードSNの電位が高い記憶データ“1”の場合、プリチャージ時のビット線電圧VBLが点B1の電位となる。一方、記憶ノードSNの電位が低い記憶データ“0”の場合、プリチャージ時のビット線電圧VBLは点A0の電位となる。
この動作を図5(C)のグラフで見ると、記憶ノードSNの電位が高い記憶データ“1”の場合、プリチャージ時のビット線電圧VBLが点B1の電位となる。一方、記憶ノードSNの電位が低い記憶データ“0”の場合、プリチャージ時のビット線電圧VBLは点A0の電位となる。
プリチャージを終えるときは、図5(B1)に示すように、時間T2にて、第1プリチャージ信号PRE1をグランドレベル0[V]から電源電圧Vccに立ち上げ、第1プリチャージトランジスタM4をオフする。
このとき、図5(B3)から分かるように、メモリセルMCのセレクトトランジスタM2はオンのままとする。
このとき、図5(B3)から分かるように、メモリセルMCのセレクトトランジスタM2はオンのままとする。
記憶データが“0”の場合、図5(C)においてビット線電圧VBLが点A0にあり、点B2の電位より高いことから、転送トランジスタM3はオフのままであり、SA入力ノードNDiの電位に変化はない。
一方、記憶データが“1”の場合、ビット線電圧VBLがプリチャージ時の点B1から原点Cに向かって低下していく。ビット線電圧VBLはNMOSトランジスタN1の電流により低下する。このビット線電圧VBLの低下により転送トランジスタM3がオンしSA入力ノードNDiにある電荷がビット線BLに移送される。
この電荷移送によって、図5(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。その電位低下の途中にセンスアンプのセンスポイント(≒電源電圧Vcc/2)があると、図5(B6)に示すように、そのセンスポイントに対応した時間T3にて、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
この電荷移送によって、図5(B5)に示すように、SA入力ノードNDiの電位低下が比較的急激に起こる。その電位低下の途中にセンスアンプのセンスポイント(≒電源電圧Vcc/2)があると、図5(B6)に示すように、そのセンスポイントに対応した時間T3にて、SA出力ノードNDoの電位が0[V]から電源電圧Vccへと反転する。
つぎに、本実施形態におけるプリチャージ時間を考える。
記憶データ“0”の場合のプリチャージ時は、転送トランジスタM3に加え、セレクトトランジスタM2を介したPMOSトランジスタP1の電流にてビット線BLを充電する。
ビット線BL電位が図5(C)の点B2の「V1−Vt_m3」に達すれば、第1プリチャージ信号PRE1を立ち上げ第1プリチャージトランジスタM4をオフしてもかまわない。なぜなら、その後もセレクトトランジスタM2とPMOSトランジスタP1はオンして、点A0のビット線電圧VBLに達するまでビット線BLが充電され続けるからである。
よってリークやノイズ等のビット線BL電位低下要因に自動的に対処出来ることとなる。
記憶データ“0”の場合のプリチャージ時は、転送トランジスタM3に加え、セレクトトランジスタM2を介したPMOSトランジスタP1の電流にてビット線BLを充電する。
ビット線BL電位が図5(C)の点B2の「V1−Vt_m3」に達すれば、第1プリチャージ信号PRE1を立ち上げ第1プリチャージトランジスタM4をオフしてもかまわない。なぜなら、その後もセレクトトランジスタM2とPMOSトランジスタP1はオンして、点A0のビット線電圧VBLに達するまでビット線BLが充電され続けるからである。
よってリークやノイズ等のビット線BL電位低下要因に自動的に対処出来ることとなる。
以上の2つの要因、すなわち「2つのトランジスタでプリチャージすること」と、「ビット線電圧VBLが「V1−Vt_m3」に達し次第、プリチャージを終了してよいこと」によって、プリチャージ時間の大幅な短縮が可能となる。
以上で主な実施形態の説明を終えるが、以下の実施形態では、上記第1〜第4実施形態に付加し、あるいは変更し、さらには具体的なメモリセルの構成を説明する。
[第5実施形態]
ゲインセルの記憶ノードSNの電位は様々なリークによって徐々に低下していくため、定期的な再書き込み(リフレッシュ)を行う必要がある。
本実施形態では、記憶データ“1”のプリチャージレベル、たとえば図1(C),または図3(C)に示す点A1のビット線電圧VBL)が、点B2のビット線電圧VBLより低くならないように再書き込みを行う。
この再書き込みによって、半導体メモリ回路は、より誤動作が少ないものとなる。
ゲインセルの記憶ノードSNの電位は様々なリークによって徐々に低下していくため、定期的な再書き込み(リフレッシュ)を行う必要がある。
本実施形態では、記憶データ“1”のプリチャージレベル、たとえば図1(C),または図3(C)に示す点A1のビット線電圧VBL)が、点B2のビット線電圧VBLより低くならないように再書き込みを行う。
この再書き込みによって、半導体メモリ回路は、より誤動作が少ないものとなる。
[第6実施形態]
本実施形態では、第1および第2実施形態で設けている、ドライバトランジスタM6の電流値を目的に応じて可変する。
本実施形態では、第1および第2実施形態で設けている、ドライバトランジスタM6の電流値を目的に応じて可変する。
高速読み出しを目的とする場合は、ドライバ電圧VDをよりハイレベルに設定して、ドライバトランジスタM6の電流値を大きくし、その結果として、電荷移送の時間を短縮する。
一方、低消費電力化のためリフレッシュ間隔を長くしたい場合は、ドライバ電圧VDをよりローレベルに設定して、ドライバトランジスタM6の電流値を小さくし、その結果として、図1(C)または図3(C)に示す安定点A1のビット線電圧VBLを、より高めの値に設定する。
一方、低消費電力化のためリフレッシュ間隔を長くしたい場合は、ドライバ電圧VDをよりローレベルに設定して、ドライバトランジスタM6の電流値を小さくし、その結果として、図1(C)または図3(C)に示す安定点A1のビット線電圧VBLを、より高めの値に設定する。
[第7実施形態]
本実施形態では、第1〜第4実施形態で設けている、転送トランジスタM3のゲート電圧TFを目的に応じて可変する。
たとえば、プリチャージ時間の短縮やリフレッシュ間隔を長くしたい場合は、転送トランジスタM3のゲート電圧TFを相対的に下げる。そうすると、たとえば図1(C)等に示す点B2のビット線電圧VBLが下がって、上記目的が達成できる。
本実施形態では、第1〜第4実施形態で設けている、転送トランジスタM3のゲート電圧TFを目的に応じて可変する。
たとえば、プリチャージ時間の短縮やリフレッシュ間隔を長くしたい場合は、転送トランジスタM3のゲート電圧TFを相対的に下げる。そうすると、たとえば図1(C)等に示す点B2のビット線電圧VBLが下がって、上記目的が達成できる。
[第8実施形態]
本実施形態は、メモリセルMCがゲインセルである場合の、具体的なセル構成を例示するものである。
図6(A)〜図6(C)に、本発明の読み出し方法が適用されるゲインセルの具体的なメモリセルMC例を示す。
本実施形態は、メモリセルMCがゲインセルである場合の、具体的なセル構成を例示するものである。
図6(A)〜図6(C)に、本発明の読み出し方法が適用されるゲインセルの具体的なメモリセルMC例を示す。
図6(B)はよく知られたゲインセル回路である。このメモリセルMCは、ビット線BLと記憶ノードSNとの間に接続され、書き込みワード線WWLにより制御される書き込みトランジスタTWと、ゲートが記憶ノードSNに接続されて、当該記憶ノードSNにキャパシタCを介して接続されている読み出しワード線RWLにより制御される読み出しトランジスタTRとを有する。
図6(C)に示すメモリセルMCは、読み出しワード線RWLを、読み出しトランジスタTRへの電源供給線と兼用したものであり、図6(B)の電源電圧Vccを供給する電圧供給線VSLが省略できる点で利点がある。
図6(A)に示すメモリセルMCは、キャパシタCを回路上では省略している。つまり、特別な工程でキャパシタCを作ることなく、読み出しトランジスタTRのゲート容量や、当該ゲートが容量結合する他の寄生容量等の総合的な容量でキャパシタCを代用として用いている。このメモリセルMCは記憶ノードSNの電位上昇を大きくしたい場合には適さないが、製造プロセスが簡略化できる利点がある。
上記いずれのメモリセルMCにおいても、そのセル内の読み出しトランジスタTRが、本発明の「メモリセル内の出力トランジスタ」の一実施例に該当する。
[第9実施形態].
第1および第2実施形態で述べた、本発明のデータ読み出しのための電荷移送アンプのための回路構成と、その読み出し方法は、フラッシュメモリにも適用できる。
第1および第2実施形態で述べた、本発明のデータ読み出しのための電荷移送アンプのための回路構成と、その読み出し方法は、フラッシュメモリにも適用できる。
図7(A)〜図7(C)に、フラッシュ型メモリセルMCの構成例を示す。
図7(A),図7(B),図7(C)は、それぞれフラッシュメモリで代表的なNOR型、NAND型、AND型を示している。
図ではフローティングゲート型のメモリトランジスタを示しているが、MONOS型等のメモリトランジスタでも同様に本発明が適用される。
図7(A),図7(B),図7(C)は、それぞれフラッシュメモリで代表的なNOR型、NAND型、AND型を示している。
図ではフローティングゲート型のメモリトランジスタを示しているが、MONOS型等のメモリトランジスタでも同様に本発明が適用される。
フラッシュメモリのメモリトランジスタは記憶データの種類によってそのしきい値電圧が異なる。よって読み出し時にはメモリトランジスタのゲートに一定電圧を印加し、記憶データの種類によってその電流を増減させる。
ここで、メモリセルMCを介しビット線BLと反対側のノードを符合“VN”により示している。
読み出しの時ノードVNに電源電圧Vcc、または、Vccより低い正電圧を印加する。というのは、読み出しのビット線BL充電時に瞬時ではあるがチャネルホットエレクトロンが流れる条件となるため、誤書き込みを防ぐにはノードVNの電圧をより低くした方がよいからである。
読み出しの時ノードVNに電源電圧Vcc、または、Vccより低い正電圧を印加する。というのは、読み出しのビット線BL充電時に瞬時ではあるがチャネルホットエレクトロンが流れる条件となるため、誤書き込みを防ぐにはノードVNの電圧をより低くした方がよいからである。
この何れのメモリセルMCにおいても、その内蔵のメモリトランジスタが、本発明の「メモリセル内の出力トランジスタ」の一実施例に該当する。
なお、メモリセルは、いわゆるゲインセルやフラッシュメモリには限定されず、記憶ノードの電位の大小によってビット線への供給電流を増減させるメモリセル、記憶ノードの電位の大小によってビット線への供給電流をプラスしたりマイナスしたりするメモリセル、または、メモリトランジスタのしきい値電圧の大小によってビット線への供給電流を増減させるメモリセルであれば、どのような構成のメモリセルに対しても本発明が適用可能である。
MC…メモリセル、M1…出力トランジスタ、M2…セレクトトランジスタ、M3…転送トランジスタ、M4…第1プリチャージトランジスタ、M6…ドライバトランジスタ、N1…NMOSトランジスタ、P1…PMOSトランジスタ、BL…ビット線、SA…センスアンプ、SN…記憶ノード、NDi…SA入力ノード、NDo…SA出力ノード、SG…セレクトゲート信号、VD…ドライバ電圧
Claims (9)
- 電源供給線とビット線との間に接続され、メモリセルの記憶データに応じてオンまたはオフすることによって、前記記憶データを、ビット線への電荷供給の有無に変換して出力するメモリセル内の出力トランジスタと、
ビット線電圧を入力し、検出するセンスアンプと、
前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、
前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段と、
前記ビット線に接続され、ビット線電圧を下げる駆動力を有する定電流源と、を有し、
前記出力トランジスタによるビット線への電荷供給の有無に応じて、前記定電流源によるビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する
半導体メモリ回路。 - 前記プリチャージ手段による前記ビット線の充電が前記電荷転送スイッチによって遮断された後に、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、
さらに有する請求項1に記載の半導体メモリ回路。 - 前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、
さらに有する請求項1に記載の半導体メモリ回路。 - 前記メモリセルは、前記ビット線と記憶ノードとの間に接続され、書き込みワード線により制御される書き込みトランジスタと、ゲートが前記記憶ノードに接続されて、当該記憶ノードにキャパシタを介して接続されている読み出しワード線により制御される読み出しトランジスタとを含み、
前記メモリセル内の出力トランジスタが、前記読み出しトランジスタである
請求項1に記載の半導体メモリ回路。 - 前記メモリセルは、ゲート積層構造内に捕獲されている電荷量に対応させて前記記憶データを保持し、当該電荷量に応じてしきい値電圧が変化するメモリトランジスタを有し、
前記メモリセル内の出力トランジスタが、前記メモリトランジスタである
請求項1に記載の半導体メモリ回路。 - 電源供給線とグランド線との間に接続され、メモリセルの記憶データに応じて、ビット線への電荷供給と、ビット線からの電荷引き抜きの一方の動作を行うメモリセル内の出力部と、
ビット線電圧を入力し、検出するセンスアンプと、
前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、
前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段と、を有し、
前記メモリセル内の出力部による前記動作の違いに応じてビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する
半導体メモリ回路。 - 前記メモリセル内の出力部は、電源供給線とグランド線との間に接続されているインバータからなり、当該インバータの入力が記憶ノードに接続され、出力が前記ビット線に接続されている
請求項6に記載の半導体メモリ回路。 - 前記プリチャージ手段による前記ビット線のプリチャージが、前記電荷転送スイッチによって遮断された後に、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、
さらに有する請求項6に記載の半導体メモリ回路。 - 前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記メモリセル内の出力部の動作タイミングとを与えるタイミング制御回路を、
さらに有する請求項6に記載の半導体メモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005258213A JP2007073121A (ja) | 2005-09-06 | 2005-09-06 | 半導体メモリ回路 |
Applications Claiming Priority (1)
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JP2005258213A JP2007073121A (ja) | 2005-09-06 | 2005-09-06 | 半導体メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007073121A true JP2007073121A (ja) | 2007-03-22 |
Family
ID=37934453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005258213A Pending JP2007073121A (ja) | 2005-09-06 | 2005-09-06 | 半導体メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007073121A (ja) |
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