JP5212375B2 - 半導体記憶装置及びデータ判別方法 - Google Patents
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Description
基板電位は、基板に蓄積された電荷によって変化するため、基板効果によってSOIトランジスタのしきい電圧が変化し、読み出し時のセル電流が変化する。この時のセル電流の大小に基づいてデータ‘1’とデータ‘0’とを判別できる。
そこで、VB=VFにおいてデータ‘1’を記憶し、VB=VD+VFにおいてデータ‘0’を記憶する。pn接合を順バイアスするために必要な電圧VFは、シリコン基板に固有の値であり、一般的には約0.7Vである。
この方式を用いれば、セルに用いられる強誘電体キャパシタに製造ばらつきや経時変化が生じて、データ‘0’とデータ‘1’とでばらつきの範囲が重複した場合でも、ばらつきの影響を除去することにより、強誘電体キャパシタに記憶されたデータを正確に判別できる。
SOI−DRAMにおいて、トランジスタ間のしきい電圧のばらつきが増大すると、データ‘1’と‘0’とを判別するための電圧マージンが低下する。メモリにおいて考慮すべきしきい電圧のばらつきはメモリ規模に依存し、しきい電圧の標準偏差をσとおくと、数十kbitから数Mbit程度のメモリでは、ばらつきは最悪の場合で4σから5σ程度となる。よって、このような大規模メモリでは、しきい電圧に4σから5σのばらつきが生じたメモリセルに対して動作を保証しなければならない。
非特許文献1において、σは約30mVである。このとき、4σから5σのばらつきを考慮すると、‘1’と‘0’とを判別するための電圧マージンは、100mVから160mV程度である。
SOI−DRAMでは、セル電流の大小によってデータ‘1’と‘0’とを判別するため、通常はセル電流を参照電流と比較し、電流信号で読み出しを行う。そのため、特許文献2と同様の方法をSOI−DRAMに適用するならば、読み出し回路の出力部において、予め得られたセル電流にオフセット電流を加算したものを参照電流とし、比較回路を用いて予め得られたセル電流と比較することとなる。このときの参照電流は、比較回路の検出可能な入力範囲に適合していなければならない。
本発明に係る半導体記憶装置では、SOI−DRAMにおいて、通常のデータ‘1’と‘0’とを書き込むための手段に加えて、データ‘1’と‘0’とを判別するための中間データを書き込むための手段を設けている。すなわち、図1に示すように、電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセル1を有し、書き込み回路2は、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって通常のデータを判別するための参照電流を生成し、判別器3は該参照電流に基づいて通常データを判別する。なお、通常データの判別のために、通常の読み出し操作によって得られた電流値を記憶するための手段を設けると良い。さらに、メモリセルにデータを書き込み、読み出すことによって得られた参照電流と、予め記憶されている電流とを比較するための手段を設けると良い。
読み出し時の参照電流は、読み出しを行ったセル自身によって生成されるため、しきい電圧のばらつきに依存せずデータ‘1’と‘0’とを正確に判別できる。また、セルに中間データを書き込み、読み出すことによって得られた参照電流は、ばらつきが生じた場合にもデータ‘1’とデータ‘0’との電流の中間値付近となるため、比較機構の入力範囲に適合し、安定して読み出すことができる。
通常の読み出し操作を行ったセル自身に中間データを書き込み、再度読み出し操作を行うことによって、読み出しを行ったセル自身から参照電流を生成する。参照電流と最初に読み出された電流とを比較することによって、セル電流のしきい電圧依存性を除去し、データ‘1’と‘0’とを正確に判別できる。本発明の方式は、読み出しサイクル時間が通常の4倍に増加するが、トランジスタ間のしきい電圧のばらつきによる影響を自身で除去できるため、今後も微細化を継続できる。
図2に、本発明に係る半導体記憶装置の構成を示す。この半導体記憶装置は、メモリセル11、書き込み回路12、電流値記憶回路13、電流比較器14、及び電流選択器15を有する。
メモリセル11は、データを記憶する。書き込み回路12は、メモリセル11に通常のデータ‘0’、‘1’及び中間データを書き込む。電流値記憶回路13は、通常の読み出し動作で得られた電流を記憶する。電流比較器14は、中間データを書き込み、読み出すことによって得られた参照電流と電流値記憶回路13に記憶された電流とを比較する。電流選択器15は、二つの電流経路のうちの一方を選択することによって、メモリセル11を通常の読み出し動作において電流値記憶回路13に接続し、中間データの読み出し動作において電流比較器14に接続する。なお、メモリセル11は、図1におけるメモリセル1に相当する。また、書き込み回路12は、図1における書き込み回路2に相当する。また、電流値記憶回路13、電流比較器14及び電流選択器15は、図1における判別器3に相当する。
図3に示すように、この半導体記憶装置は、メモリセル21、書き込み回路22、電流値記憶回路23、電流比較器24、スイッチ25、及びスイッチ26を有する。メモリセル21、書き込み回路22、電流値記憶回路23、及び電流比較器24は、図2に示した各構成と同様である。スイッチ25は、メモリセル21を中間データの読み出し動作において電流比較器24に接続する。スイッチ26は、電流比較器24の出力を通常の読み出し動作において電流値記憶回路23に接続する。なお、メモリセル21は、図1におけるメモリセル1に相当する。また、書き込み回路22は、図1における書き込み回路2に相当する。また、電流値記憶回路23、電流比較器24、スイッチ25及びスイッチ26は、図1における判別器3に相当する。
メモリセル41、書き込み回路42、スイッチ43、ビット線電位保持回路44、電流源46、電流値記憶素子47及びスイッチ48は図4に示した構成でのメモリセル31、書き込み回路32、スイッチ33、ビット線電位保持回路34、電流源35、電流値記憶素子36及びスイッチ37と同様である。カレントミラー回路45は、読み出し操作によって得られた電流を複写する。
本発明において、中間データの書き込み方式として次の二つの方式が適用可能である。一つが「電源降圧型」であり、もう一つが「パルス幅制御型」である。
まず、第1の実施形態として電源降圧型中間データ書き込み方式を適用した場合について説明する。
図6に、本実施形態に係る半導体記憶装置の構成を示す。この半導体記憶装置は、電源降圧型中間データ書き込み方式の半導体記憶装置であり、メモリセル501、書き込み回路502、トランスファゲート503、カスコードトランジスタ504、バイアス電圧源505、カレントミラー回路506、電流源507、保持容量508、トランスファゲート509、出力インバータ510を有する。
メモリセル501は、一つのSOIトランジスタからなる。書き込み回路502は、メモリセル501に通常のデータ‘0’、‘1’及び中間データを書き込む。トランスファゲート503は、書き込み時に遮断し、読み出し時に導通する。カスコードトランジスタ504は、読み出し時にビット線電位を保持する。バイアス電圧源505は、カスコードトランジスタ504のゲートにバイアス電圧Vbiasを加える。カレントミラー回路506は、読み出し操作で得られたビット線に流れる電流を複写する。電流源507は、最初の読み出し操作で得られた電流を流す。保持容量508は、最初の読み出し操作で得られた電流値を記憶するための電流源507のゲート電位を保持する。トランスファゲート509は、保持容量508の導通・遮断を切り替える。出力インバータ510は、入力された信号を反転して出力信号(OUT)として出力する。
メモリセル601、書き込み回路602、トランスファゲート603、カレントミラー回路606、電流源607、保持容量608、トランスファゲート609及び出力インバータ610は、図6に示した構成におけるメモリセル501、書き込み回路502、トランスファゲート503、カレントミラー回路506、電流源507、保持容量508、トランスファゲート509及び出力インバータ510とそれぞれ同様である。
基準電圧源604及び演算増幅器605は、読み出し時にビット線電位を保持するための構成要素である。
まず、通常の読み出し操作においては、書き込み制御信号WE=0(=VSS)とし、トランスファゲート603を導通させる。このとき、基準電圧源604、演算増幅器605、及びトランジスタMp1によって負帰還が構成され、ビット線BLの電位は基準電圧Vrefに等しくなるように制御される。また、通常読み出し操作の開始とともにワード線WLが選択されると、ビット線BLにセル電流が流れる。ビット線BLに流れる電流がカレントミラー回路606のトランジスタMp2に複写される。ワード線WL選択と同時に信号φ=1(=VDD)とし、トランスファゲート609を導通させることによって、Mp2に流れる電流と等しい電流が電流源607に流れる。この時、電流源607に流れる電流に対応するゲート・ソース間電圧が保持容量608に加えられる。すなわち、セル電流が保持容量608に電圧値として記憶される。
制御回路84には、クロック信号CLK、中間データ書き込み制御信号HWE、入力データDI、中間データ書き込みタイミング信号CKHが入力され、それらに応じて電源選択信号s0、s1、s2が生成される。WE=0の時、書き込み回路602の出力は浮遊電位となり、信号HWE、DI、CKHの値によらず読み出しが行われる。WE=1のとき、書き込みが行われる。電源選択信号s0、s1、s2によって、電源VDD、VDD2、VSSが選択される。ビット線電位を電源VDD、VDD2、VSSに等しくすることによって、データ‘1’、中間データ、データ‘0’をそれぞれ書き込む。
本発明を好適に実施した第2の実施形態について説明する。本実施形態においては、中間データの書き込み方式としてパルス幅制御型データ書き込み方式を用いる。図11に、本実施形態に係る半導体記憶装置の構成を示す。図に示すように、この半導体記憶装置は、メモリセル701、書き込み回路702、トランスファゲート703、基準電圧源704、演算増幅器705、カレントミラー回路706、電流源707、保持容量708、トランスファゲート709、出力インバータ710を有する。図7に示した第1の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、書き込み回路702の構成が異なっている。メモリセル701、トランスファゲート703、基準電圧源704、演算増幅器705、カレントミラー回路706、電流源707、保持容量708、トランスファゲート709及び出力インバータ710は、第1の実施形態の図7に示した構成の半導体記憶装置と同様である。
2、12、22、32、42、502、602、702 書き込み回路
3、 判別器
13、23 電流値記憶回路
14、24、38、49 電流比較器
15 電流選択器
25、26、33、37、43、48 スイッチ(SW)
34、44 ビット線電位保持回路
35、46、507、607、707 電流源
36、47 電流値記憶素子
45、506、606、706 カレントミラー回路
81、83、121、122 パストランジスタ
82、85、124、503、509、603、609、703、709 トランスファゲート
84、123 制御回路
501、601、701 SOIトランジスタセル
504 カスコードトランジスタ
505 バイアス電圧源
508、608、708 保持容量
510、610、710 出力インバータ
604、704 基準電圧源
605、705 演算増幅器
Claims (10)
- 電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって前記通常のデータを判別するための参照電流を生成し、該参照電流に基づいて前記通常データを判別することを特徴とする半導体記憶装置であって、
前記通常のデータと、該通常のデータを判別するための中間データとを前記メモリセルに書き込むための書き込み手段と、
前記通常のデータの読み出し電流を記憶する電流値記憶手段と、
前記電流値記憶手段に接続され、前記通常のデータの読み出し電流を前記参照電流である前記中間データの読み出し電流と比較する電流比較手段と、
前記メモリセルを、前記通常のデータの読み出し時には前記電流値記憶手段と接続し、前記中間データの読み出し時には前記電流比較手段と接続する電流選択手段とを有することを特徴とする半導体記憶装置。 - 前記電流選択手段は、3端子のうちの一つが前記メモリセルに、残りの二つが前記電流値記憶手段及び前記電流比較手段にそれぞれ接続されており、データ読み出し時には前記電流値記憶手段及び前記電流比較手段のいずれか一方を前記メモリセルに接続し、データ書き込み時には前記電流値記憶手段及び前記電流比較手段のいずれも前記メモリセルに接続しないことを特徴とする請求項1記載の半導体記憶装置。
- 電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって前記通常のデータを判別するための参照電流を生成し、該参照電流に基づいて前記通常データを判別することを特徴とする半導体記憶装置であって、
前記通常のデータと、該通常のデータを判別するための中間データとを前記メモリセルに書き込むための書き込み手段と、
前記通常のデータの読み出し電流を記憶する電流値記憶手段と、
一方の入力端子が前記電流値記憶手段に接続され、前記通常のデータの読み出し電流を前記参照電流である前記中間データの読み出し電流と比較する電流比較手段と、
一端が前記メモリセルに、他端が前記電流比較手段の他方の入力端子に接続され、前記中間データの読み出し時に導通する第1のスイッチと、
一端が前記電流比較手段の出力端子に、他端が前記電流値記憶手段に接続され、前記通常のデータの読み出し時に導通する第2のスイッチとを有することを特徴とする半導体記憶装置。 - 電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって前記通常のデータを判別するための参照電流を生成し、該参照電流に基づいて前記通常データを判別することを特徴とする半導体記憶装置であって、
前記通常のデータと、該通常のデータを判別するための中間データとを前記メモリセルに書き込むための書き込み手段と、
読み出し時に前記メモリセルのビット線電位を保持するビット線電位保持手段と、
一端が前記ビット線電位保持手段に、他端が前記メモリセルに接続され、読み出し時に導通し、書き込み時に遮断する第1のスイッチと、
前記通常のデータの読み出し電流を記憶する電流値記憶手段と、
前記電流値記憶手段によって制御される電流源と、
前記電流源に流れる電流を前記参照電流である前記中間データの読み出し電流と比較する電流比較手段と、
一端が前記電流比較手段の出力端子に、他端が前記電流値記憶手段に接続され、前記通常のデータの読み出し時に導通する第2のスイッチとを有することを特徴とする半導体記憶装置。 - 前記ビット線電位保持手段に接続され、読み出し時に前記ビット線に流れる電流を複写
する電流複写手段をさらに有し、
前記電流比較手段は、前記電流源に流れる電流を、前記電流複写手段から供給される前記中間データの読み出し電流と比較することを特徴とする請求項4記載の半導体記憶装置。 - 前記ビット線電位保持手段であるカスコードトランジスタのゲートにバイアス電圧を加えるバイアス手段と、前記電流複写手段と前記電流源との間に接続される出力反転手段とを有し、
前記第1のスイッチは、一端が前記カスコードトランジスタのソースに、他端が前記メモリセルのビット線に接続され、読み出し時に導通し書き込み時に遮断する第1のトランスファゲートであり、
前記電流値記憶手段は、前記通常のデータの読み出し電流を電圧値として記憶する保持容量であり、
前記電流源は、前記保持容量に保持された電圧値に応じて駆動され、前記通常のデータの読み出し電流を流し、
前記第2のスイッチは、一端が前記保持容量に、他端が前記電流源に接続され、前記通常のデータ読み出し時に導通する第2のトランスファゲートであることを特徴とする請求項5記載の半導体記憶装置。 - 読み出し時に前記メモリセルのビット線電位を保持するための演算増幅器と、
前記演算増幅器の一方の入力端子に基準電圧を加える基準電圧源と、
前記電流複写手段と前記電流源との間に接続される出力反転手段とを有し、
前記第1のスイッチは、一端が前記電流複写手段の入力端子に、他端が前記メモリセルのビット線に接続され、読み出し時に導通し、書き込み時に遮断する第1のトランスファゲートであり、
前記電流値記憶手段は、前記通常のデータの読み出し電流を電圧値として保持する保持容量であり、
前記電流源は、前記保持容量に保持された電圧値に応じて駆動され、前記通常のデータの読み出し電流を流し、
前記第2のスイッチは、一端が前記保持容量に他端が前記電流源に接続され、前記通常のデータ読み出し時に導通する第2のトランスファゲートであることを特徴とする請求項5記載の半導体記憶装置。 - 前記メモリセルとして、SOIトランジスタが用いられたことを特徴とする請求項1から7のいずれか1項記載の半導体記憶装置。
- 前記中間データの書き込み操作において、前記SOIトランジスタのビット線に高電位を与え、インパクトイオン化を発生させることによりデータ‘1’を書き込んでから、前記ビット線に中間データ相当の電位を与え、前記SOIトランジスタの基板電位を制御することを特徴とする請求項8記載の半導体記憶装置。
- 前記中間データの書き込み操作において、前記SOIトランジスタのビット線に低電位を与えることによりデータ‘0’を書き込んでから、該ビット線に高電位を与え、インパクトイオン化を発生させることにより前記SOIトランジスタの基板電位を上昇させ、該基板電位が中間データ相当の電位に到達した時点で書き込み操作を終了することを特徴とする請求項8記載の半導体記憶装置。
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