KR20080047157A - 반도체 메모리 소자의 센스앰프 전원 공급 회로 - Google Patents

반도체 메모리 소자의 센스앰프 전원 공급 회로 Download PDF

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KR20080047157A
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Abstract

본 발명은 라이트 동작 시 활성화되는 제어신호를 생성하는 제어신호 생성부와; 상기 제어신호에 응답하여 입력되는 제1기준전압과 제2기준전압 중 어느 하나를 선택하여 출력하는 먹스부와; 상기 먹스부의 출력전압에 응답하여 코어 전원전압을 생성하는 코어 전원부;를 포함하는 반도체 메모리 소자의 센스앰프 전원 공급 회로에 관한 것이다.
반도체 메모리, 센스앰프, 기준전압

Description

반도체 메모리 소자의 센스앰프 전원 공급 회로{POWER SUPPLY CIRCUIT FOR SENSE AMPLIFIER OF SEMICONDUCTOR MEMORY DEVICE}
도 1 은 종래 기술에 의한 반도체 메모리 소자의 회로도이다.
도 2 는 종래 기술에 의한 반도체 메모리 소자의 타이밍도이다.
도 3 은 본 발명의 일 실시예에 따른 센스앰프 전원 공급 회로도이다.
도 4 는 본 발명에 의한 반도체 메모리 소자의 타이밍도이다.
도 5 는 본 발명의 다른 실시예에 따른 센스앰프 전원 공급 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
310 : 코어 전원부 320 : 메모리 셀 어레이
330 : 스위치부 340 : 센스앰프
350 : 센스앰프 프리차지부 360 : YS 스위치부
380 : 제어신호 생성부 390 : 먹스부
본 발명은 반도체 메모리 소자에 관한 것으로, 더 상세하게는 센스앰프 전원 공급 회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 소자는 점차로 저가격화, 소형화 및 대용량화되어 가는 추세에 있다. 특히, 메모리 칩의 크기에 대한 소형화는 대용량화를 실현하기 위한 기술적 기반을 제공한다.
일반적으로 DRAM과 같은 반도체 메모리 소자는 메트릭스 배열구조로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 이루어져 데이터를 저장하는 셀 블럭을 포함한다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램 소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호가 입력되고, 이때 입력된 로우 어드레스 신호들을 디코딩하여 셀 블럭의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍에 실리게 되면, 센스 앰프의 동작시점을 알리는 신호 가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍이 큰 전위차로 디벨롭(Develop)되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써, 비트라인쌍에 전달되어 있던 데이터는 데이터 버스 라인으로 전달된 후, 소자 외부로 출력된다.
즉, 이러한 동작에서 비트라인쌍은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcore로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터는 컬럼 디코더 출력신호에 의해 데이터 버스라인으로 전달되는 것이다.
한편, 라이트 커맨드로부터 프리차지 커맨드 사이의 간격을 라이트 리커버리지 시간인 tWR이라고 부르는데, 이 시간 안에 메모리 셀에 라이트 동작을 완료하여야 한다. 종래에는 이러한 tWR 시간 동안 완전한 VCORE 레벨로 올라가지 못하는 현상이 발생할 수 있는 문제점이 있다. 이를 도 1, 2를 참조하여 설명하면 다음과 같다.
도 1, 2 에 도시한 바와 같이, 반도체 메모리 소자는 소정의 워드라인(WLO,WL1)과, 상기 워드라인이 게이트에 접속되고 커패시터가 채널에 연결된 NMOS들의 배열로 구성된 메모리 셀 어레이(120,180)와, 메모리 셀 어레이(120,180)와 센스앰프를 연결하여 주는 스위치부(130,170)와, PMOS 및 NMOS로 구성된 센스앰프(140)와, 센스앰프 프리차지부(150)와, 라이트(WT) 또는 리드(RD)같은 명령어 입력 시 비트라인(BLT0,BLB0)을 SIOT 및 SIOB와 연결하여 주는 YS 스위치부(160) 및 센스앰프의 전원인 CSP를 공급하는 VCORE 전원부(110)로 구성된다.
그런데, 도 1 의 메모리 셀 어레이(120)에서, 데이터 저장부인 SN0 및 SN1 노드는 반도체 메모리 공정의 특성상 비교적 큰 저항값을 갖는다. 이러한 저항값으로 인해 상기 SN0 및 SN1 노드는 라이트 커맨드부터 프리차지 커맨드까지의 시간인 tWR 사이에 완전한 VCORE 레벨로 올라가지 못하는 현상이 발생할 소지가 높다. 이렇게 되면 상기 노드에 VCORE가 아닌(VCORE-△)의 레벨이 저장된 채로 워드라인이 닫히게 되고, 이는 메모리 셀의 리프레쉬 효율의 저하로 연결되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 라이트 명령을 이용하여 라이트 동작 시 코어 전원전압 레벨을 더 높게 공급하는 반도체 메모리 소자의 센스앰프 전원 공급 회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 tWR 시간 동안 코어 전원전압보다 높은 코어 전원전압을 인가함으로써 메모리 셀에 높은 레벨의 데 이터가 저장되도록 하여 리프레쉬 특성을 개선하는 반도체 메모리 소자의 센스앰프 전원 공급 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명은 라이트 커맨드 신호와 리드 커맨드 신호 및 프리차지 신호에 응답하여 제어신호를 생성하는 제어신호 생성부와; 상기 제어신호에 응답하여 입력되는 제1기준전압과 제2기준전압 중 어느 하나를 선택하여 출력하는 먹스부와; 상기 먹스부의 출력전압에 응답하여 코어 전원전압을 생성하는 코어 전원부;를 포함한다.
본 발명에서, 상기 제어신호 생성부는 라이트 커맨드 신호가 활성화되면, 입력되는 기준전압 중 제2기준전압을 선택하기 위한 제어신호를 생성한다.
본 발명에서, 상기 제어신호 생성부는 리드 커맨드 신호와 프리차지 커맨드 신호에 응답하여 논리합 연산하는 논리부와; 상기 논리부의 출력신호와 라이트 커맨드 신호에 응답하여 래치하여 출력하는 래치부;를 포함한다.
본 발명에서, 상기 래치부는 SR 플립플롭 회로를 포함한다.
본 발명에서, 상기 먹스부는 라이트 커맨드 신호가 활성화되면, 제2기준전압을 선택하여 출력함을 특징으로 한다.
본 발명에서, 상기 먹스부는 제어신호에 응답하여 제1기준전압을 선택하여 출력하는 제1 D플립플롭과; 제어신호에 응답하여 제2기준전압을 선택하여 출력하는 제2 D플립플롭;을 포함한다.
본 발명에서, 상기 코어 전원부는 라이트 커맨드 신호가 활성화되면, 제2기준전압 신호에 응답하여 코어 전원전압을 생성한다.
본 발명에서, 상기 코어 전원부는 기준전압 신호에 응답하여 코어 전원전압을 생성하고, 상기 코어 전원전압을 센스앰프로 출력한다.
본 발명에서, 상기 제2기준전압은 상기 제1기준전압의 전위레벨보다 높은 전위레벨을 갖는다.
그리고, 본 발명은 라이트 정보를 갖는 제어신호의 입력에 응답하여 제1기준전압을 출력하는 제1기준전압 공급부와; 상기 제어신호의 입력에 응답하여 제2기준전압을 출력하는 제2기준전압 공급부와; 상기 제1기준전압 공급부와 제2기준전압 공급부에 연결된 코어전원부;를 포함한다.
본 발명에서, 상기 제2기준전압이 제1기준전압 보다 전압레벨이 더 높은 것을 특징으로 한다.
본 발명에서, 상기 제어신호는 라이트 동작시 활성화되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 3 은 본 발명의 일 실시예에 따른 센스앰프 전원 공급 회로도이고, 도 4 는 본 발명에 의한 반도체 메모리 소자의 타이밍도이다.
도 3 에 도시한 바와 같이, 본 발명은 라이트 커맨드 신호(WT)와 리드 커맨 드 신호(RD) 및 프리차지 신호(PCG)에 응답하여 제어신호(WT_STATEB)를 생성하는 제어신호 생성부(380)와, 상기 제어신호(WT_STATEB)에 응답하여 입력되는 제1기준전압(VREFC)과 제2기준전압(VREFCWT) 중 어느 하나를 선택하여 출력하는 먹스부(390)와, 상기 먹스부(390)의 출력전압에 응답하여 코어 전원전압(VCORE)을 생성하는 코어 전원부(310)로 구성한다. 여기서, 상기 제2기준전압(VREFCWT)은 상기 제1기준전압(VREFC)의 전위레벨보다 높은 전위레벨을 갖는다.
상기 제어신호 생성부(380)는 라이트 커맨드 신호(WT)가 활성화되면, 입력되는 기준전압 중 제2기준전압(VREFCWT)을 선택하기 위한 제어신호(WT_STATEB)를 생성한다. 상기 제어신호 생성부(380)는 리드 커맨드 신호(RD)와 프리차지 커맨드 신호(PCG)에 응답하여 논리합 연산하는 논리부(383)와, 상기 논리부(383)의 출력신호와 라이트 커맨드 신호(WT)에 응답하여 래치하여 출력하는 래치부로 구성한다. 상기 래치부는 두 개의 NOR 게이트 소자(381,382)로 이루어진 SR 플립플롭 회로를 포함한다.
상기 먹스부(390)는 라이트 커맨드 신호(WT)가 활성화되면, 제어신호(WT_STATEB)에 응답하여 제2기준전압(VREFCWT)을 선택하여 출력한다. 상기 먹스부(390)는 제어신호제어신호(WT_STATEB)에 응답하여 제1기준전압(VREFC)을 선택하여 출력하는 제1 D플립플롭(392)과, 제어신호(WT_STATEB)에 응답하여 제2기준전압(VREFCWT)을 선택하여 출력하는 제2 D플립플롭(391)으로 구성한다.
상기 코어 전원부(310)는 기준전압 신호(VREFC 또는 VREFCWT)에 응답하여 코어 전원전압(VCORE)을 생성하고, 상기 코어 전원전압(VCORE)을 센스앰프(340)로 출 력한다. 상기 코어 전원부(310)는 라이트 커맨드 신호(WT)가 활성화되면, 먹스부(390)로부터 출력되는 제2기준전압 신호(VREFCWT)에 응답하여 코어 전원전압(VCORE)을 생성한다.
반도체 메모리 소자는 소정의 워드라인(WLO,WL1)과, 상기 워드라인이 게이트에 접속되고 커패시터가 드레인에 연결된 NMOS들의 배열로 구성된 메모리 셀 어레이(320,380)와, 메모리 셀 어레이(320)와 센스앰프(340)를 연결하여 주는 스위치부(330,370)와, 소정의 PMOS 및 NMOS로 구성된 센스앰프(340)와, 센스앰프 프리차지부(350)와, 라이트(WT) 또는 리드(RD)같은 컬럼 명령어 입력 시 비트라인(BLT0,BLB0)을 SIOT 및 SIOB와 연결하여 주는 YS 스위치부(360)로 구성한다. 상기 코어 전원부(310)는 상기 센스앰프의 CSP로 코어 전원전압(VCORE)을 공급한다.
도 5 는 본 발명의 다른 실시예에 따른 센스앰프 전원 공급 회로도이다.
도 5 에 도시한 바와 같이, 본 발명은 라이트 정보를 갖는 제어신호(WT_STATEB)의 입력에 응답하여 제1기준전압(VREFC)을 출력하는 제1기준전압 공급부(410)와, 상기 제어신호(WT_STATEB)의 입력에 응답하여 제2기준전압(VREFCWT)을 출력하는 제2기준전압 공급부(420)와, 상기 제1기준전압 공급부(410)와 제2기준전압 공급부(420)에 연결된 코어전원부(430)를 포함한다.
여기서, 상기 제2기준전압(VREFCWT)은 제1기준전압(VREFC) 보다 전압레벨이 더 높은 전압이다.
상기 제어신호(WT_STATEB)는 라이트 동작시 활성화되는 신호이다.
이와 같이 구성된 본 실시예의 동작을 도 3과 도 4를 참조하여 보다 구체적으로 설명한다.
먼저, 라이트 커맨드 신호(WT)가 활성화 되면, 상기 제어신호 생성부(380)는 리드 커맨드 신호(RD)와 프리차지 커맨드 신호(PCG)에 응답하여 동작하는 논리부(383)와 상기 논리부의 출력신호와 라이트 커맨드 신호(WT)에 응답하여 동작하는 래치부(381,382)를 통해 제어신호(WT_STATEB)로 로직 "L"를 출력한다(401).
다음으로, 상기 먹스부(390)는 상기 제어신호 생성부(380)로부터 출력되는 상기 제어신호(WT_STATEB) 로직 "L" 신호에 응답하여 제2 D플립플롭(391)을 동작시킴으로써 입력되는 기준전압 중 전압레벨이 높은 제2기준전압(VREFCWT)을 선택하여 출력한다.
이어서, 상기 코어 전원부(310)는 상기 먹스부(390)로부터 출력되는 제2기준전압 신호(VREFCWT)에 응답하여 코어 전원전압(VCORE)을 생성하고, 상기 생성한 코어 전원전압(VCORE)을 센스앰프(340)의 CSP로 인가한다(402).
이렇게 인가된 CSP 신호는 라이트 커맨드 신호(WT)에 의해 YS 스위치(36)로 하이 펄스가 인가되어 비트라인(BLB0, BLT0)에 반대의 데이터가 쓰여질 때, 로직 'H'로 천이하는 비트라인(BLT0) 신호의 레벨을 높게 끌어 올린다(403). 더불어 그 게이트가 워드라인(WL0)에 연결되어 있는 NMOS를 거친 신호인 SN0 노드의 레벨도 종래보다 다소 높게 유지시킨다(404).
이후, 프리차지 커맨드 신호(PCG)가 활성화되면, 상기 제어신호 생성부(380) 는 리드 커맨드 신호(RD)와 프리차지 커맨드 신호(PCG)에 응답하여 동작하는 논리부(383)와 상기 논리부의 출력신호와 라이트 커맨드 신호(WT)에 응답하여 동작하는 래치부(381,382)를 통해 제어신호(WT_STATEB)로 로직 "H"를 출력한다.
다음으로, 상기 먹스부(390)는 상기 제어신호 생성부(380)로부터 출력되는 상기 제어신호(WT_STATEB) 로직 "H" 신호에 응답하여 제1 D플립플롭(392)을 동작시킴으로써 입력되는 기준전압 중 제1기준전압(VREFC)을 선택하여 출력한다.
이어서, 상기 코어 전원부(310)는 상기 먹스부(390)로부터 출력되는 제1기준전압 신호(VREFCWT)에 응답하여 코어 전원전압(VCORE)을 생성하고, 상기 생성한 코어 전원전압(VCORE)을 센스앰프(340)의 CSP로 인가한다. 즉, 제어신호(WT_STATEB)는 다시 로직 'H'로 돌아가고 코어 전원부(310)에는 동일한 VREFC 신호가 인가되어 코어 전원전압(VCORE)은 통상의 레벨로 돌아간다.
위와 같이 본 발명은 라이트 커맨드 신호가 활성화 되면, 센스엠프로 코어 전원전압(VCORE)를 다소 높게 인가하여 SN0 노드의 레벨을 보다 높은 레벨로 올려줌으로써, tWR 구간 동안에 메모리 셀의 커패시터에 보다 높은 로직 'H' 데이터를 기록할 수 있고, 반도체 메모리 소자의 리프레쉬 특성을 개선한다.
상술한 바와 같이, 본 발명은 tWR 시간 동안 코어 전원전압보다 높은 코어 전원전압을 인가함으로써 메모리 셀에 높은 레벨의 데이터가 저장되도록 하여 리프레쉬 특성을 개선한다.

Claims (12)

  1. 라이트 동작 시 활성화되는 제어신호를 생성하는 제어신호 생성부와;
    상기 제어신호에 응답하여 입력되는 제1기준전압과 제2기준전압 중 어느 하나를 선택하여 출력하는 먹스부와;
    상기 먹스부의 출력전압에 응답하여 코어 전원전압을 생성하는 코어 전원부;
    를 포함하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  2. 제 1 항에 있어서,
    상기 제어신호 생성부는
    라이트 커맨드 신호가 활성화되면, 입력되는 기준전압 중 제2기준전압을 선택하기 위한 제어신호를 생성함을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  3. 제 2 항에 있어서,
    상기 제어신호 생성부는
    리드 커맨드 신호와 프리차지 커맨드 신호에 응답하여 논리합 연산하는 논리부와;
    상기 논리부의 출력신호와 라이트 커맨드 신호에 응답하여 출력하는 래치부;
    를 포함하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  4. 제 3 항에 있어서,
    상기 래치부는 SR 플립플롭 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  5. 제 1 항에 있어서,
    상기 먹스부는
    라이트 커맨드 신호가 활성화되면, 제2기준전압을 선택하여 출력함을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  6. 제 5 항에 있어서,
    상기 먹스부는
    제어신호에 응답하여 제1기준전압을 선택하여 출력하는 제1 D플립플롭과;
    제어신호에 응답하여 제2기준전압을 선택하여 출력하는 제2 D플립플롭;
    을 포함하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  7. 제 1 항에 있어서,
    상기 코어 전원부는
    상기 제어신호가 활성화되면, 제2기준전압 신호에 응답하여 코어 전원전압을 생성하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  8. 제 7 항에 있어서,
    상기 코어 전원부는
    제1기준전압 또는 제2기준전압 신호에 응답하여 코어 전원전압을 생성하고, 상기 코어 전원전압을 센스앰프로 출력함을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제2기준전압은 상기 제1기준전압의 전위레벨보다 높은 전위레벨을 갖는 것을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  10. 라이트 정보를 갖는 제어신호의 입력에 응답하여 제1기준전압을 출력하는 제1기준전압 공급부와;
    상기 제어신호의 입력에 응답하여 제2기준전압을 출력하는 제2기준전압 공급부와;
    상기 제1기준전압 공급부와 제2기준전압 공급부에 연결된 코어전원부;
    를 포함하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  11. 제 10 항에 있어서,
    상기 제2기준전압이 제1기준전압 보다 전압레벨이 더 높은 것을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
  12. 제 10 항에 있어서,
    상기 제어신호는 라이트 동작시 활성화되는 것을 특징으로 하는 반도체 메모리 소자의 센스앰프 전원 공급 회로.
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