JP3827066B2 - 不揮発性半導体記憶装置およびその制御方法 - Google Patents
不揮発性半導体記憶装置およびその制御方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、高電圧発生用の昇圧回路と、その電圧を一定レベルに保つための基準電圧発生回路を備えた不揮発性半導体記憶装置およびその制御方法に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリに代表される書き換え可能な不揮発性半導体記憶装置は、携帯電話、プリンター、ネットワーク機器等の様々な機器に搭載され、その市場を広げている。以下、不揮発性半導体記憶装置の代表として、フラッシュメモリについて説明する。
【０００３】
フラッシュメモリとは、一般に、図４に示すようなメモリセルを複数個、同一基板上に形成したものを言う。図４中、１および２は拡散領域であり、各々メモリセルのドレイン領域とソース領域を構成する。４は電荷を保持するためのフローティングゲートであり、酸化膜３および５により電気的に完全に絶縁された状態となっている。６は酸化膜５の上に形成されたコントロールゲートである。このコントロールゲート２６に加える電圧によりフローティングゲート４への電荷の注入（プログラムまたはデータの書き込み、以下プログラムと称する）およびフローティングゲート４からの電荷の引き抜き（データの消去）が行われ、さらにフローティングゲート４に蓄えられた電荷情報を読み出す際のメモリセルの選択も行われる。
【０００４】
一般的には、電荷（電子）のやり取りは、上述した酸化膜３を通るトンネル電流か、または活性化されたホットエレクトロンによって行われるため、酸化膜３はトンネル膜とも呼ばれる。この酸化膜３を通してフローティングゲート４に注入された電荷は、特別な電界が加えられなければ半永久的に保存されるため、フラッシュメモリに書き込まれた情報は、特別な保持用電圧を与えなくても長期間保存される。
【０００５】
上述したように、フラッシュメモリへのプログラムまたは消去は、ホットエレクトロンまたはトンネル電流によって行われるため、コントロールゲート、ドレイン領域およびソース領域には高電圧が印加される。この高電圧は、通常、フラッシュメモリの電源電圧ＶＣＣよりも高い。フラッシュメモリの容量が数Ｍビット程度までの場合には、この高電圧は外部ＶＰＰ端子から供給されていた。このため、フラッシュメモリを用いたシステムには通常の電源ＶＣＣの他に、プログラムまたは消去のために使用される高い電圧の電源ＶＰＰが要求されていた。このＶＰＰは、通常は１２Ｖ程度である。
【０００６】
しかし、近年において普及が著しい携帯機器では、このような高い電圧の電源をＶＣＣ以外に持つことは困難である。このため、最近のフラッシュメモリでは、昇圧回路を内蔵し、この昇圧回路を用いて内部高電圧を発生させることが一般的になっている。ごく最近では、１．８Ｖの電圧で動作する単一電源フラッシュメモリも登場している。フラッシュメモリのメモリセルの種類にも依存するが、一般的には内部の高電圧としては１０Ｖ以上が必要となるため、このような機器では１．８Ｖの電源電圧から内部で必要とされる１０Ｖ以上の電圧を昇圧回路で発生させている。
【０００７】
次に、従来のフラッシュメモリセルにプログラムを行う場合の処理について、図５を参照しながら説明する。ここでは、ホットエレクトロンを用いてプログラムを行う、チャンネル・ホットエレクトロン・インジェクション型のメモリセルを用いて説明する。
【０００８】
図５中、１２はフラッシュメモリセルであり、それを複数個マトリックス状に配置したものがフラッシュメモリセルアレイ１１である。フラッシュメモリセル１２のドレインはビット線１４に接続され、ビット線１４はＹ−デコーダ１７に接続されている。フラッシュメモリセル１２のゲートはワード線１３に接続され、ワード線１３はＸ−デコーダ１６に接続されている。フラッシュメモリセル１２のソースはソース線１５に接続され、ソース線１５はソーススイッチ１８に接続されている。ソーススイッチ１８は、フラッシュメモリのデータ消去を行う際にメモリセルアレイ１１内のフラッシュメモリセル１２のソース線１５に高電圧を印加し、プログラムまたは読み出しの際にはソース線１５をＧＮＤに接続している。
【０００９】
ソース電圧制御回路２４は消去動作時にイネーブル信号２７が活性化されると基準電圧発生回路３１で発生された基準電圧２９を基準として、昇圧回路３０で発生された高電圧２８を所定の電圧まで降圧してソーススイッチ１８へ供給する。
【００１０】
ソーススイッチ１８は、消去時にソース電圧制御回路２４にて発生する消去電圧２１を、メモリセルアレイ１１内のメモリセルの共通ソース線１５に印加する。また、ソーススイッチ１８は、プログラム時にはソース線１５をＧＮＤレベルに維持する機能も有している。
【００１１】
ビット線電圧制御回路２２はプログラム時にフラッシュメモリセル１２のドレイン電圧を制御するための回路であり、イネーブル信号２５が活性化されると基準電圧発生回路３１で発生された基準電圧２９を基準として、昇圧回路３０で発生された高電圧２８を所定の電圧まで降圧してＹ−デコーダ１７に供給する。Ｙ−デコーダ１７では、メモリセルアレイ１１から所望のフラッシュメモリセル１２を選択して、そのドレインにビット線電圧制御回路２２で発生されたプログラム電圧１９を印加する。ワード線電圧制御回路２３はプログラム時にフラッシュメモリセル１２のゲート電圧を制御するための回路であり、イネーブル信号２６が活性化されると基準電圧発生回路３１で発生された基準電圧２９を基準として、昇圧回路３０で発生された高電圧２８を所定の電圧まで降圧してＸ−デコーダ１６に供給する。Ｘ−デコーダ１６では、メモリセルアレイ１１から所望のフラッシュメモリセル１２を選択して、そのゲートにワード線電圧制御回路２３で発生されたプログラム電圧２０を印加する。
【００１２】
昇圧回路３０は基準電圧発生回路３１からの基準電圧２９を基準として、プログラムおよび消去に必要な高電圧を生成する。この昇圧回路３０はイネーブル信号３３により活性化される。また、基準電圧発生回路３１はイネーブル信号３２が入力されると活性化され、電源電圧ＶＣＣから安定した基準電圧２９を生成する。
【００１３】
次に、このように構成された従来のフラッシュメモリセルにおける、プログラム（データ書き込み）時の主要な信号の遷移について、図６を参照しながら説明する。プログラムは、システムからフラッシュメモリにプログラムコマンドを書き込むことによって開始される。プログラムコマンドが入力されると、フラッシュメモリ内部のロジック回路（コマンド・ユーザー・インターフェイス：ＣＵＩ）がそれをプログラムコマンドと認識し、フラッシュメモリ内部の自動プログラムアルゴリズム処理を行う制御回路である、ライト・ステート・マシーン（ＷＳＭ）にプログラム開始の指令を出す。ＷＳＭは、ＷＳＭ内部に予め記憶されたアルゴリズムを元に、フラッシュメモリセルへのプログラム処理を行う。なお、ＷＳＭおよびＣＵＩは本明細書では図示していない。
【００１４】
ＷＳＭがプログラム処理を開始すると（図６中、Ａ点）、まず、基準電圧発生回路３１がイネーブル信号３２によって活性化され、基準電圧２９が発生される。そして、基準電圧２９が安定したところで（図６中、Ｂ点）、昇圧回路３０がイネーブル信号３３によって活性化され、動作を始める。それとほぼ同時に、ビット線電圧制御回路２２およびワード線電圧制御回路２３が動作を開始し、その出力１９、２０が安定点に達する。ワード線電圧制御回路２３の出力２０が安定点に到達すると、Ｘ−デコーダ１６がワード線１３の選択を開始し、ワード線１３にワード線電圧制御回路２３で安定化された電圧が伝えられる。ワード線１３の電圧が安定したところで、Ｙ−デコーダ１７が動作を開始し、ビット線１４にビット線電圧制御回路２２で安定化された電圧が印加される（図６中、Ｃ点）。このような電圧印加状態で、フラッシュメモリセル１２のドレインからソースに電流が流れ、ドレイン近傍で発生したホットエレクトロンがフラッシュメモリセル１２のフローティングゲートに注入されてフラッシュメモリセル１２がプログラムされる。
【００１５】
ここで、ビット線１４に電圧を印加する期間Ｔ３（図６中、Ｃ点からＤ点までの期間）は予め決められており、これが完了したのち、フラッシュメモリセル１２はＷＳＭによりベリファイされ、正しくプログラムが実行されたか否かが検証される。以上がプログラム時の動作である。
【００１６】
このフラッシュメモリのプログラム時において、ワード線電圧およびビット線電圧は、内部トランジスタのブレークダウンやフラッシュメモリセルの信頼性低下を防ぐために、極めて正確にコントロールされる必要がある。従って、ビット線電圧制御回路２２やワード線電圧制御回路２３の基準となる基準電圧２９としては、電源電圧、温度や製造プロセスによる変動が少ない、高い精度が要求される。
【００１７】
次に、このような正確な基準電圧２９を発生するための基準電圧発生回路について、図７を参照しながら説明する。一般に、基準電圧の発生にはバンドギャップ回路が用いられることが多い。このバンドギャップ回路は、シリコンのＰＮ接合のバンドギャップ電圧を利用した基準電圧発生回路であるが、フラッシュメモリではフラッシュメモリセルを用いた基準電圧発生回路を用いる方が有利であるため、ここではフラッシュメモリセルを用いた基準電圧発生回路を示している。これは、フラッシュメモリセルを用いることにより、ウェハ完了後にフラッシュメモリセルの閾値を調整することができ、基準電圧のプロセス依存（前半工程（ウェハ工程の完了まで）への依存）を最小にすることができるからである。
【００１８】
図中、５１および５２は同一サイズのフラッシュメモリセルである。また、５３および５４はフラッシュメモリセル５１および５２の閾値電圧が経時変化しないように、フラッシュメモリセル５１、５２のドレイン電圧を調整するためのバイアストランジスタであり、その出力はフラッシュメモリ５１、５２のドレインに接続される。５５および５６はロード（負荷）となるＰチャネル型トランジスタである。トランジスタ５５のドレインはトランジスタ５５と５６の両方のゲートに接続され、トランジスタ５６のドレインは出力（基準電圧）２９の電圧を直接制御する出力トランジスタ５７のゲートに接続されている。また、６０および６１は出力２９の電圧を分割してフラッシュメモリセル５１のゲートにフィードバックをかけるための抵抗である。
【００１９】
ここで、フラッシュメモリセル５１の閾値をフラッシュメモリセル５２の閾値よりも低く設定しておくと、図８に示すようにフラッシュメモリセル５１を流れる電流Ｉ１とフラッシュメモリセル５２に流れる電流Ｉ２が同じとなる交点Ｅにおいて、この回路は安定状態になる。よって、ウェハ工程が完了した時点で、フラッシュメモリセル５１および５２の各々の閾値Ｖｔｈを微調整することにより、ウェハ特性に依存することなく所望の基準電圧を得ることが可能となる。
【００２０】
上記回路では、フラッシュメモリセル５１、５２およびロードであるトランジスタ５５、５６の両方に電流を流し、かつ、出力トランジスタ５７の閾値による出力低下をなくすために、この回路の電源となるノード５９には、少なくとも４Ｖ〜５Ｖ程度の電圧が必要になる。しかし、最近のフラッシュメモリでは、電源電圧は３Ｖまたは１．８Ｖが一般的になってきており、電源電圧ＶＣＣをそのままこの回路に供給することは不可能であるため、基準電圧発生回路３１内の昇圧回路５８を用いて、ノード５９の電圧を電源電圧以上に昇圧する必要がある。この昇圧回路５８は、ＷＳＭから出力されるプログラム開始を示す命令信号６２を受けて、１．８Ｖ〜３Ｖの電源電圧から基準電圧発生に必要な４Ｖ〜５Ｖ程度の電圧への昇圧を開始する。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記図７に示した昇圧回路５８がノード５９に充電を開始し、ノード５９が所定の電圧（４Ｖ〜５Ｖ程度）に到達するためには、数μｓ程度の時間が必要となる。そして、この期間、図５の昇圧回路３０は基準電圧が定まっていないために電圧発生を開始せず、待ち時間となっている（図８中のＴ１）。一般に、フラッシュメモリのバイト単位のプログラム時間は、ダイナミックＲＡＭの書き込み時間と比べてほぼ２桁程度長くなっており、このような待ち時間により、さらにプログラム時間を増大させている。特に、フラッシュメモリの電源電圧が低くなるほど、この待ち時間は大きくなり、プログラム時間を益々増大させることになる。
【００２２】
本発明は、このような従来技術の課題を解決するべくなされたものであり、プログラム時間を短縮化することができる不揮発性半導体記憶装置およびその制御方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メモリセルに対してデータを書き込みまたは消去する際に、外部電源電圧よりも高い電圧を発生させるために使用される昇圧回路を有する不揮発性半導体記憶装置において、前記データの書き込み時に活性化されて、前記外部電源電圧を用いて第１の基準電圧を生成する第１の基準電圧発生回路と、前記データの書き込み時に活性化されて、前記外部電源電圧を用いて該外部電源電圧よりも高い内部電圧を生成し、該内部電圧を用いて前記第１の基準電圧よりも高い第２の基準電圧を生成する第２の基準電圧発生回路と、前記第１の基準電圧発生回路の出力と前記第２の基準電圧発生回路の出力のいずれか一方を選択して前記昇圧回路の基準電圧入力端子に供給する選択回路とを有し、前記第１の基準電圧発生回路は、出力レベルが前記第１の基準電圧で安定するまでの時間が、前記第２の基準電圧発生回路における出力レベルが前記第２の基準電圧で安定するまでの時間よりも速く、前記選択回路は、前記データの書き込み時において、前記第１の基準電圧発生回路の出力を選択し、前記昇圧回路は、前記第１の基準電圧発生回路の出力が安定した時点で活性化され、前記選択回路は、前記昇圧回路が活性化された後に前記第２の基準電圧発生回路にて生成される前記第２の基準電圧が安定すると、前記第１の基準電圧発生回路の出力に代えて該第２の基準電圧発生回路の出力を選択し、前記昇圧回路の出力が前記第２の基準電圧よりも高い所定電圧に到達した時点で、該昇圧回路の出力が前記メモリセルに印加されることを特徴とし、そのことにより上記目的が達成される。
【００２４】
また、本発明は、請求項１に記載の不揮発性半導体記憶装置を制御する方法であって、データを書き込む際の高電圧を必要とする動作の開始に伴い、前記選択回路が前記第１の基準電圧発生回路の出力を選択して前記昇圧回路の基準電圧入力端子に接続すると共に、該第１の基準電圧発生回路および前記第２の基準電圧発生回路を活性化する工程と、次に、前記第１の基準電圧発生回路の出力レベルが前記第１の基準電圧で安定した時点で前記昇圧回路を活性化して昇圧動作を開始する工程と、その後、前記第２の基準電圧発生回路の出力レベルが前記第２の基準電圧で安定した時点で前記選択回路が前記第２の基準電圧発生回路の出力を選択してその出力電圧を前記昇圧回路の基準電圧入力端子に供給する工程と、その後に、前記昇圧回路の出力が前記第２の基準電圧よりも高い所定電圧に到達した時点で、該昇圧回路の出力をメモリセルに印加する工程と、を包含することを特徴とし、そのことにより上記目的が達成される。
【００２７】
以下に、本発明の作用について説明する。
【００２８】
本発明にあっては、第１の基準電圧発生回路で生成される基準電圧と第２の基準電圧発生回路で生成される基準電圧のいずれか一方を選択回路により選択して昇圧回路の基準電圧入力端子に供給することが可能である。
【００２９】
データ書き込み（プログラム）の高電圧を必要とする動作の開始に伴い、変動量は大きいが基準電圧の出力レベルが安定するまでの時間が速い第１の基準電圧発生回路の出力を昇圧回路の基準電圧入力端子に接続し、その基準電圧が安定した時点で昇圧動作を開始させる。その後、昇圧回路の出力電圧が安定する時点付近では、変動量は少ないが基準電圧の出力レベルが安定するまでの時間が速い第２の基準電圧発生回路も十分安定した出力レベルに達しているので、第２の基準電圧発生回路の出力を昇圧回路の基準電圧入力端子に接続し、変動の少ない基準電圧を供給する。これにより、従来の不揮発性半導体記憶装置において必要であった図６中の待ち時間Ｔ１を短縮して、プログラム時間の短縮化を図ることが可能となる。
【００３０】
さらに、上記第１の基準電圧発生回路により生成される基準電圧を、第２の基準電圧発生回路により生成される基準電圧よりも電圧値が低くなるように設定することにより、昇圧回路の出力が規定値をオーバーして昇圧されることがないため、安全性を確保することが可能である。
【００３１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００３２】
図１は本発明の不揮発性半導体記憶装置の一実施形態であるフラッシュメモリの構成を示すブロック図である。図１中、１１１はフラッシュメモリセルアレイ、１１２はフラッシュメモリセルであり、１１６はＸ−デコーダ、１１７はＹ−デコーダ、１１８はソーススイッチ、１２２はビット線電圧制御回路、１２３はワード線電圧制御回路、１２４はソース電圧制御回路、１３０はプログラム用またはデータ消去用の高電圧を発生する昇圧回路、１３１は基準電圧発生回路であり、これらは図５に示した従来技術におけるフラッシュメモリセルアレイ１１、フラッシュメモリセル１２、Ｘ−デコーダ１６、Ｙ−デコーダ１７、ソーススイッチ１８、ビット線電圧制御回路２２、ワード線電圧制御回路２３、ソース電圧制御回路２４、昇圧回路３０および基準電圧発生回路３２と同様の回路構成となっている。
【００３３】
すなわち、フラッシュメモリセル１１２を複数個マトリックス状に配置したものがフラッシュメモリセルアレイ１１であり、フラッシュメモリセル１１２のドレインはビット線１１４に接続され、ビット線１１４はＹ−デコーダ１１７に接続されている。フラッシュメモリセル１１２のゲートはワード線１１３に接続され、ワード線１１３はＸ−デコーダ１１６に接続されている。フラッシュメモリセル１１２のソースはソース線１１５に接続され、ソース線１１５はソーススイッチ１１８に接続されている。ソーススイッチ１１８は、フラッシュメモリのデータ消去を行う際にメモリセルアレイ１１１内のフラッシュメモリセル１１２のソース線１１５に高電圧を印加し、プログラムまたは読み出しの際にはソース線１１５をＧＮＤに接続している。
【００３４】
ソース電圧制御回路１２４は消去動作時にイネーブル信号１２７が活性化されると基準電圧発生回路で発生された基準電圧１２９を基準として、昇圧回路１３０で発生された高電圧１２８を所定の電圧まで降圧してソーススイッチ１１８へ供給する。ビット線電圧制御回路１２２はプログラム時にフラッシュメモリセル１１２のドレイン電圧を制御するための回路であり、イネーブル信号１２５が活性化されると基準電圧発生回路で発生された基準電圧１２９を基準として、昇圧回路１３０で発生された高電圧１２８を所定の電圧まで降圧してＹ−デコーダ１１７に供給する。Ｙ−デコーダ１１７では、メモリセルアレイ１１１から所望のフラッシュメモリセル１１２を選択して、そのドレインにビット線電圧制御回路１２２で発生されたプログラム電圧１１９を印加する。ワード線電圧制御回路１２３はプログラム時にフラッシュメモリセル１１２のゲート電圧を制御するための回路であり、イネーブル信号１２６が活性化されると基準電圧発生回路で発生された基準電圧１２９を基準として、昇圧回路１３０で発生された高電圧１２８を所定の電圧まで降圧してＸ−デコーダ１１６に供給する。Ｘ−デコーダ１１６では、メモリセルアレイ１１１から所望のフラッシュメモリセル１１２を選択して、そのゲートにワード線電圧制御回路１２３で発生されたプログラム電圧１２０を印加する。
【００３５】
昇圧回路１３０は基準電圧発生回路からの基準電圧１２９を基準として、プログラムおよび消去に必要な高電圧を生成する。この昇圧回路１３０はイネーブル信号１３３により活性化される。また、基準電圧発生回路１３１はイネーブル信号１３２が入力されると活性化され、電源電圧ＶＣＣから安定した基準電圧１３６を生成する。
【００３６】
本実施形態のフラッシュメモリにおいては、さらに、基準電圧発生回路として、上記基準電圧発生回路１３１の他に、基準電圧発生回路１３４を備えている。この基準電圧発生回路１３４はイネーブル信号１３５が入力されると活性化され、電源電圧ＶＣＣから安定した基準電圧１３７を生成する。そして、この第１の基準電圧発生回路１３４で生成された基準電圧１３７と第２の基準電圧発生回路１３１で生成された基準電圧１３６を選択するためのマルチプレクサ１３８を備えている。
【００３７】
図２（ａ）〜図２（ｄ）に、上記第１の基準電圧発生回路１３４の回路例を示す。例えば図２（ａ）の例では、抵抗１５２および抵抗１５３によって電源電圧が抵抗分割され、ノード１５５から基準電圧が出力される。Ｐチャネル型トランジスタ１５１はスイッチ用トランジスタであり、入力１５４がＬになったときにノード１５５からの電圧が有効になる。この回路は、ノード１５５が抵抗分割されているため、温度やＩＣ製造時の前半工程における変動の影響を受けることはないが、電源電圧の変動には影響を受ける。
【００３８】
図２（ｄ）は第１の基準電圧発生回路１３４の他の例であり、ＩＣ内の寄生バイポーラトランジスタを利用したＮＰＮトランジスタ１５７と１５８を用いている。この回路例では、信号１６０がＬになると、Ｐチャネル型トランジスタ１５６が導通し、抵抗１５９を介して電流がノード１６１に供給される。そして、ノード１６１がＰＮ接合耐圧の２倍を超えたときにバイポーラトランジスタ１５７および１５８が導通し、ノード１６１の電圧が安定する。バイポーラトランジスタのベースエミッタ間の接触電位は、０．６Ｖ程度なので、ノード１６２は、約０．６Ｖ、ノード１６１はの電位は約１．２Ｖとなる。この回路は、電源電圧の変動の影響は受け難いが、温度とＩＣ製造時の前半工程における変動の影響を受ける。
【００３９】
図２（ｂ）の回路は図２（ａ）の抵抗１５２、１５３をダイオード接続したＰチャネル型トランジスタに置き換えたものである。この図２（ｂ）の回路は、図２（ａ）とほとんど同じ動作をするが、図２（ａ）の抵抗の代りにＰチャネル型トランジスタを用いているため、レイアウト面積を抑えることができる。
【００４０】
図２（ｃ）の回路は、図２（ｄ）の抵抗１５９とバイポーラトランジスタ１５７、１５８の位置を入れ替えたものである。この場合、基準電圧は、Ｖｃｃ電圧からバイポーラトランジスタ２段分の接触電位１．２Ｖを差し引いた電圧となる。この図２（ｃ）の回路は、電源電圧の影響をかなり受けるが、上記回路例の中で基準電圧の発生スピードが最も速い。
【００４１】
以上のように、図２（ａ）から図２（ｄ）に示した第１の基準電圧発生回路１３４の回路例の特徴は、発生させる基準電圧が電源電圧、温度、ＩＣ製造時の前半工程等の影響を受けるため、第２の基準電圧発生回路１３１（従来例で用いていた基準電圧発生回路３１）で発生させる基準電圧よりも変動量が大きいが、基準電圧の出力レベルが安定するまでの時間は、第２の基準電圧発生回路１３１よりもかなり短くできるということである。実際に、昇圧回路とフラッシュメモリセルを用いた第２の基準電圧発生回路１３１から出力される基準電圧が安定するための時間は５００ｎｓ〜１μｓ程度必要であるが、図２（ａ）から図２（ｄ）に示したような回路構成の第１の基準電圧発生回路１３４ではドライブする基準電圧線に寄生する寄生容量にも依存するものの、１００ｎｓ以下で安定させることが可能である。
【００４２】
次に、このように構成された本実施形態のフラッシュメモリセルにおける、プログラム（データ書き込み）時の主要な信号の遷移について、図３を参照しながら説明する。プログラム処理が開始される（図３中、Ａ点）と同時に、第１の基準電圧発生回路１３４のイネーブル信号１３５と第２の基準電圧発生回路１３１のイネーブル信号１３２が共にアクティブになり、第１の基準電圧発生回路１３４からは基準電圧１３７が出力されて安定になる（図３中、Ｂ点）。マルチプレクサ１３８は、プログラム処理の開始時点（図３中、Ａ点）から既に基準電圧１３７を選択してノード１２９に出力しており、この時点では、第２の基準電圧発生回路１３１の出力１３６は選択されていない。
【００４３】
第１の基準電圧発生回路１３４からの基準電圧１３７が安定したところで（図３中、Ｂ点）、昇圧回路１３０のイネーブル信号１３３がアクティブになり、基準電圧１３７を基準にとして昇圧回路１３０が昇圧動作を始める。昇圧回路１３０からの出力１２８が安定点に到達するまでには少し時間が必要であるため、その出力が安定する時点（図３中、Ｃ点）付近では、すでに第２の基準電圧発生回路１３１で生成される基準電圧１３６は、十分安定したレベルに到達している。
【００４４】
この時点（図３中、Ｃ点）で、マルチプレクサ１３８の選択信号１３９が変化し、それまで第１の基準電圧発生回路１３４からの基準電圧１３７を選択してノード１２９に出力していたものを、第２の基準電圧発生回路１３１からの基準電圧１３６を選択してノード１２９に出力するように切り替える。基準電圧１３６は、上述したように電源電圧、温度、ＩＣの製造条件等の変化やばらつきに対して影響を受けずに安定しているため、正確な基準電圧が昇圧回路１３０の基準電圧として用いられることになる。
【００４５】
このように、図３中のＣ点で昇圧回路１３０の基準電圧が基準電圧１３７から１３６に切り替えられるため、昇圧回路１３０の出力電圧１２８はより正確な電圧にコントロールされる。しかし、Ｃ点ではすでに出力電圧１２８はプログラム動作を実効するために十分高い電圧まで昇圧されているため、その変動に必要な時間は十分に短く抑えられ、図３中のＤ点で最終的に安定した電位に到達する。このＤ点でのプログラムパルスがメモリセルのドレインに印加され、実際のプログラムが実行される。
【００４６】
本実施形態によれば、昇圧回路１３０はまず、第１の基準電圧発生回路１３４からの立ち上がりの早い基準電圧１３７を基準として昇圧動作を開始し、次に第２の基準電圧発生回路１３１からの立ち上がりは遅いが正確な基準電圧１３６を基準として昇圧を完了し、最終電位に到達する。これにより、従来問題となっていた昇圧回路の待ち時間（図８の時間Ｔ１）を短縮してプログラム時間を短くすることができる。
【００４７】
さらに、図２に示した第１の基準電圧回路１３４で生成される基準電圧１３７の設定値を、デバイスの仕様値における温度範囲や電源電圧範囲の中で、第２の基準電圧発生回路１３１で生成される基準電圧１３６の設定値よりも必ず低くなるように設定しておくことにより、昇圧回路１３０の出力１２９がオーバー規定値以上の電圧に昇圧することが無くなるため、安全性に優れた設計を行うことができる。
【００４８】
なお、図２は簡単な基準電圧発生回路の一例を示しているのみであって、他の手法の基準電圧発生回路を用いてもよい。また、図２中の回路の電源電圧をＶＣＣではなく、他の電圧を用いてもよく、例えばフラッシュメモリの読み出しを行うときに使用する昇圧回路（本明細書では図示していない）から出力される電圧を用いてもよい。
【００４９】
【発明の効果】
以上詳述したように、本発明によれば、昇圧回路の待ち時間を短縮して不揮発性半導体記憶装置のプログラム時間の短縮化を図ることができる。特に、最近では、不揮発性半導体記憶装置の電源電圧が低くなり、プログラムに要する高電圧が安定するまでの時間が無視できなくなっているため、本発明の効果は顕著なものになる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるフラッシュメモリの構成を示すブロック図である。
【図２】（ａ）〜（ｄ）は、本発明の一実施形態であるフラッシュメモリにおける第１の基準電圧発生回路の例を示す回路図である。
【図３】本発明の一実施形態であるフラッシュメモリの動作を説明するためのタイミング図である。
【図４】一般的なフラッシュメモリセルの構成を示す断面図である。
【図５】従来のフラッシュメモリの構成を示すブロック図である。
【図６】従来のフラッシュメモリの動作を説明するためのタイミング図である。
【図７】従来の基準電圧発生回路を示す回路図である。
【図８】基準電圧発生回路の特性を説明するための図である。
【符号の説明】
１、２ 拡散領域
３、５ 酸化膜
４ フローティングゲート
６ コントロールゲート
１１、１１１、 フラッシュメモリセルアレイ
１２、１１２ フラッシュメモリセル
１３、１１３ ワード線
１４、１１４ ビット線
１５、１１５ ソース線
１６、１１６ Ｘ−デコーダ
１７、１１７ Ｙ−デコーダ
１８、１１８ ソーススイッチ
１９、１１９ ビット線電圧制御回路の出力
２０、１２０ ワード線電圧制御回路の出力
２１、１２１ ソース電圧制御回路の出力
２２、１２２ ビット線電圧制御回路
２３、１２３ ワード線電圧制御回路
２４、１２４ ソース電圧制御回路
２５、１２５ ビット線電圧制御回路のイネーブル信号
２６、１２６ ワード線電圧制御回路のイネーブル信号
２７、１２７ ソース電圧制御回路のイネーブル信号
２８、１２８ 昇圧回路で発生された高電圧
２９ 従来の基準電圧発生回路で発生された基準電圧
３０、１３０ 昇圧回路
３１ 従来の基準電圧発生回路
３２ 従来の基準電圧発生回路のイネーブル信号
３３、１３３ 昇圧回路のイネーブル信号
５１、５２ フラッシュメモリセル
５３、５４ バイアストランジスタ
５５、５６ Ｐチャネル型トランジスタ
５７ 出力トランジスタ
５８ 昇圧回路
５９ ノード
６０、６１ 抵抗
６２ プログラム開始命令
１２９ マルチプレクサで選択された基準電圧
１３１ 第２の基準電圧発生回路
１３２ 第２の基準電圧発生回路のイネーブル信号
１３４ 第１の基準電圧発生回路
１３５ 第１の基準電圧発生回路のイネーブル信号
１３６ 第２の基準電圧発生回路で発生された基準電圧
１３７ 第１の基準電圧発生回路で発生された基準電圧
１３８ マルチプレクサ
１３９ マルチプレクサのイネーブル信号
１５１、１５６ Ｐチャネル型トランジスタ
１５２、１５３、１５９ 抵抗
１５４、１６０ Ｐチャネル型トランジスタの入力
１５５、１６１、１６２ ノード
１５７、１５８ バイポーラトランジスタ
【発明の属する技術分野】
本発明は、高電圧発生用の昇圧回路と、その電圧を一定レベルに保つための基準電圧発生回路を備えた不揮発性半導体記憶装置およびその制御方法に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリに代表される書き換え可能な不揮発性半導体記憶装置は、携帯電話、プリンター、ネットワーク機器等の様々な機器に搭載され、その市場を広げている。以下、不揮発性半導体記憶装置の代表として、フラッシュメモリについて説明する。
【０００３】
フラッシュメモリとは、一般に、図４に示すようなメモリセルを複数個、同一基板上に形成したものを言う。図４中、１および２は拡散領域であり、各々メモリセルのドレイン領域とソース領域を構成する。４は電荷を保持するためのフローティングゲートであり、酸化膜３および５により電気的に完全に絶縁された状態となっている。６は酸化膜５の上に形成されたコントロールゲートである。このコントロールゲート２６に加える電圧によりフローティングゲート４への電荷の注入（プログラムまたはデータの書き込み、以下プログラムと称する）およびフローティングゲート４からの電荷の引き抜き（データの消去）が行われ、さらにフローティングゲート４に蓄えられた電荷情報を読み出す際のメモリセルの選択も行われる。
【０００４】
一般的には、電荷（電子）のやり取りは、上述した酸化膜３を通るトンネル電流か、または活性化されたホットエレクトロンによって行われるため、酸化膜３はトンネル膜とも呼ばれる。この酸化膜３を通してフローティングゲート４に注入された電荷は、特別な電界が加えられなければ半永久的に保存されるため、フラッシュメモリに書き込まれた情報は、特別な保持用電圧を与えなくても長期間保存される。
【０００５】
上述したように、フラッシュメモリへのプログラムまたは消去は、ホットエレクトロンまたはトンネル電流によって行われるため、コントロールゲート、ドレイン領域およびソース領域には高電圧が印加される。この高電圧は、通常、フラッシュメモリの電源電圧ＶＣＣよりも高い。フラッシュメモリの容量が数Ｍビット程度までの場合には、この高電圧は外部ＶＰＰ端子から供給されていた。このため、フラッシュメモリを用いたシステムには通常の電源ＶＣＣの他に、プログラムまたは消去のために使用される高い電圧の電源ＶＰＰが要求されていた。このＶＰＰは、通常は１２Ｖ程度である。
【０００６】
しかし、近年において普及が著しい携帯機器では、このような高い電圧の電源をＶＣＣ以外に持つことは困難である。このため、最近のフラッシュメモリでは、昇圧回路を内蔵し、この昇圧回路を用いて内部高電圧を発生させることが一般的になっている。ごく最近では、１．８Ｖの電圧で動作する単一電源フラッシュメモリも登場している。フラッシュメモリのメモリセルの種類にも依存するが、一般的には内部の高電圧としては１０Ｖ以上が必要となるため、このような機器では１．８Ｖの電源電圧から内部で必要とされる１０Ｖ以上の電圧を昇圧回路で発生させている。
【０００７】
次に、従来のフラッシュメモリセルにプログラムを行う場合の処理について、図５を参照しながら説明する。ここでは、ホットエレクトロンを用いてプログラムを行う、チャンネル・ホットエレクトロン・インジェクション型のメモリセルを用いて説明する。
【０００８】
図５中、１２はフラッシュメモリセルであり、それを複数個マトリックス状に配置したものがフラッシュメモリセルアレイ１１である。フラッシュメモリセル１２のドレインはビット線１４に接続され、ビット線１４はＹ−デコーダ１７に接続されている。フラッシュメモリセル１２のゲートはワード線１３に接続され、ワード線１３はＸ−デコーダ１６に接続されている。フラッシュメモリセル１２のソースはソース線１５に接続され、ソース線１５はソーススイッチ１８に接続されている。ソーススイッチ１８は、フラッシュメモリのデータ消去を行う際にメモリセルアレイ１１内のフラッシュメモリセル１２のソース線１５に高電圧を印加し、プログラムまたは読み出しの際にはソース線１５をＧＮＤに接続している。
【０００９】
ソース電圧制御回路２４は消去動作時にイネーブル信号２７が活性化されると基準電圧発生回路３１で発生された基準電圧２９を基準として、昇圧回路３０で発生された高電圧２８を所定の電圧まで降圧してソーススイッチ１８へ供給する。
【００１０】
ソーススイッチ１８は、消去時にソース電圧制御回路２４にて発生する消去電圧２１を、メモリセルアレイ１１内のメモリセルの共通ソース線１５に印加する。また、ソーススイッチ１８は、プログラム時にはソース線１５をＧＮＤレベルに維持する機能も有している。
【００１１】
ビット線電圧制御回路２２はプログラム時にフラッシュメモリセル１２のドレイン電圧を制御するための回路であり、イネーブル信号２５が活性化されると基準電圧発生回路３１で発生された基準電圧２９を基準として、昇圧回路３０で発生された高電圧２８を所定の電圧まで降圧してＹ−デコーダ１７に供給する。Ｙ−デコーダ１７では、メモリセルアレイ１１から所望のフラッシュメモリセル１２を選択して、そのドレインにビット線電圧制御回路２２で発生されたプログラム電圧１９を印加する。ワード線電圧制御回路２３はプログラム時にフラッシュメモリセル１２のゲート電圧を制御するための回路であり、イネーブル信号２６が活性化されると基準電圧発生回路３１で発生された基準電圧２９を基準として、昇圧回路３０で発生された高電圧２８を所定の電圧まで降圧してＸ−デコーダ１６に供給する。Ｘ−デコーダ１６では、メモリセルアレイ１１から所望のフラッシュメモリセル１２を選択して、そのゲートにワード線電圧制御回路２３で発生されたプログラム電圧２０を印加する。
【００１２】
昇圧回路３０は基準電圧発生回路３１からの基準電圧２９を基準として、プログラムおよび消去に必要な高電圧を生成する。この昇圧回路３０はイネーブル信号３３により活性化される。また、基準電圧発生回路３１はイネーブル信号３２が入力されると活性化され、電源電圧ＶＣＣから安定した基準電圧２９を生成する。
【００１３】
次に、このように構成された従来のフラッシュメモリセルにおける、プログラム（データ書き込み）時の主要な信号の遷移について、図６を参照しながら説明する。プログラムは、システムからフラッシュメモリにプログラムコマンドを書き込むことによって開始される。プログラムコマンドが入力されると、フラッシュメモリ内部のロジック回路（コマンド・ユーザー・インターフェイス：ＣＵＩ）がそれをプログラムコマンドと認識し、フラッシュメモリ内部の自動プログラムアルゴリズム処理を行う制御回路である、ライト・ステート・マシーン（ＷＳＭ）にプログラム開始の指令を出す。ＷＳＭは、ＷＳＭ内部に予め記憶されたアルゴリズムを元に、フラッシュメモリセルへのプログラム処理を行う。なお、ＷＳＭおよびＣＵＩは本明細書では図示していない。
【００１４】
ＷＳＭがプログラム処理を開始すると（図６中、Ａ点）、まず、基準電圧発生回路３１がイネーブル信号３２によって活性化され、基準電圧２９が発生される。そして、基準電圧２９が安定したところで（図６中、Ｂ点）、昇圧回路３０がイネーブル信号３３によって活性化され、動作を始める。それとほぼ同時に、ビット線電圧制御回路２２およびワード線電圧制御回路２３が動作を開始し、その出力１９、２０が安定点に達する。ワード線電圧制御回路２３の出力２０が安定点に到達すると、Ｘ−デコーダ１６がワード線１３の選択を開始し、ワード線１３にワード線電圧制御回路２３で安定化された電圧が伝えられる。ワード線１３の電圧が安定したところで、Ｙ−デコーダ１７が動作を開始し、ビット線１４にビット線電圧制御回路２２で安定化された電圧が印加される（図６中、Ｃ点）。このような電圧印加状態で、フラッシュメモリセル１２のドレインからソースに電流が流れ、ドレイン近傍で発生したホットエレクトロンがフラッシュメモリセル１２のフローティングゲートに注入されてフラッシュメモリセル１２がプログラムされる。
【００１５】
ここで、ビット線１４に電圧を印加する期間Ｔ３（図６中、Ｃ点からＤ点までの期間）は予め決められており、これが完了したのち、フラッシュメモリセル１２はＷＳＭによりベリファイされ、正しくプログラムが実行されたか否かが検証される。以上がプログラム時の動作である。
【００１６】
このフラッシュメモリのプログラム時において、ワード線電圧およびビット線電圧は、内部トランジスタのブレークダウンやフラッシュメモリセルの信頼性低下を防ぐために、極めて正確にコントロールされる必要がある。従って、ビット線電圧制御回路２２やワード線電圧制御回路２３の基準となる基準電圧２９としては、電源電圧、温度や製造プロセスによる変動が少ない、高い精度が要求される。
【００１７】
次に、このような正確な基準電圧２９を発生するための基準電圧発生回路について、図７を参照しながら説明する。一般に、基準電圧の発生にはバンドギャップ回路が用いられることが多い。このバンドギャップ回路は、シリコンのＰＮ接合のバンドギャップ電圧を利用した基準電圧発生回路であるが、フラッシュメモリではフラッシュメモリセルを用いた基準電圧発生回路を用いる方が有利であるため、ここではフラッシュメモリセルを用いた基準電圧発生回路を示している。これは、フラッシュメモリセルを用いることにより、ウェハ完了後にフラッシュメモリセルの閾値を調整することができ、基準電圧のプロセス依存（前半工程（ウェハ工程の完了まで）への依存）を最小にすることができるからである。
【００１８】
図中、５１および５２は同一サイズのフラッシュメモリセルである。また、５３および５４はフラッシュメモリセル５１および５２の閾値電圧が経時変化しないように、フラッシュメモリセル５１、５２のドレイン電圧を調整するためのバイアストランジスタであり、その出力はフラッシュメモリ５１、５２のドレインに接続される。５５および５６はロード（負荷）となるＰチャネル型トランジスタである。トランジスタ５５のドレインはトランジスタ５５と５６の両方のゲートに接続され、トランジスタ５６のドレインは出力（基準電圧）２９の電圧を直接制御する出力トランジスタ５７のゲートに接続されている。また、６０および６１は出力２９の電圧を分割してフラッシュメモリセル５１のゲートにフィードバックをかけるための抵抗である。
【００１９】
ここで、フラッシュメモリセル５１の閾値をフラッシュメモリセル５２の閾値よりも低く設定しておくと、図８に示すようにフラッシュメモリセル５１を流れる電流Ｉ１とフラッシュメモリセル５２に流れる電流Ｉ２が同じとなる交点Ｅにおいて、この回路は安定状態になる。よって、ウェハ工程が完了した時点で、フラッシュメモリセル５１および５２の各々の閾値Ｖｔｈを微調整することにより、ウェハ特性に依存することなく所望の基準電圧を得ることが可能となる。
【００２０】
上記回路では、フラッシュメモリセル５１、５２およびロードであるトランジスタ５５、５６の両方に電流を流し、かつ、出力トランジスタ５７の閾値による出力低下をなくすために、この回路の電源となるノード５９には、少なくとも４Ｖ〜５Ｖ程度の電圧が必要になる。しかし、最近のフラッシュメモリでは、電源電圧は３Ｖまたは１．８Ｖが一般的になってきており、電源電圧ＶＣＣをそのままこの回路に供給することは不可能であるため、基準電圧発生回路３１内の昇圧回路５８を用いて、ノード５９の電圧を電源電圧以上に昇圧する必要がある。この昇圧回路５８は、ＷＳＭから出力されるプログラム開始を示す命令信号６２を受けて、１．８Ｖ〜３Ｖの電源電圧から基準電圧発生に必要な４Ｖ〜５Ｖ程度の電圧への昇圧を開始する。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記図７に示した昇圧回路５８がノード５９に充電を開始し、ノード５９が所定の電圧（４Ｖ〜５Ｖ程度）に到達するためには、数μｓ程度の時間が必要となる。そして、この期間、図５の昇圧回路３０は基準電圧が定まっていないために電圧発生を開始せず、待ち時間となっている（図８中のＴ１）。一般に、フラッシュメモリのバイト単位のプログラム時間は、ダイナミックＲＡＭの書き込み時間と比べてほぼ２桁程度長くなっており、このような待ち時間により、さらにプログラム時間を増大させている。特に、フラッシュメモリの電源電圧が低くなるほど、この待ち時間は大きくなり、プログラム時間を益々増大させることになる。
【００２２】
本発明は、このような従来技術の課題を解決するべくなされたものであり、プログラム時間を短縮化することができる不揮発性半導体記憶装置およびその制御方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メモリセルに対してデータを書き込みまたは消去する際に、外部電源電圧よりも高い電圧を発生させるために使用される昇圧回路を有する不揮発性半導体記憶装置において、前記データの書き込み時に活性化されて、前記外部電源電圧を用いて第１の基準電圧を生成する第１の基準電圧発生回路と、前記データの書き込み時に活性化されて、前記外部電源電圧を用いて該外部電源電圧よりも高い内部電圧を生成し、該内部電圧を用いて前記第１の基準電圧よりも高い第２の基準電圧を生成する第２の基準電圧発生回路と、前記第１の基準電圧発生回路の出力と前記第２の基準電圧発生回路の出力のいずれか一方を選択して前記昇圧回路の基準電圧入力端子に供給する選択回路とを有し、前記第１の基準電圧発生回路は、出力レベルが前記第１の基準電圧で安定するまでの時間が、前記第２の基準電圧発生回路における出力レベルが前記第２の基準電圧で安定するまでの時間よりも速く、前記選択回路は、前記データの書き込み時において、前記第１の基準電圧発生回路の出力を選択し、前記昇圧回路は、前記第１の基準電圧発生回路の出力が安定した時点で活性化され、前記選択回路は、前記昇圧回路が活性化された後に前記第２の基準電圧発生回路にて生成される前記第２の基準電圧が安定すると、前記第１の基準電圧発生回路の出力に代えて該第２の基準電圧発生回路の出力を選択し、前記昇圧回路の出力が前記第２の基準電圧よりも高い所定電圧に到達した時点で、該昇圧回路の出力が前記メモリセルに印加されることを特徴とし、そのことにより上記目的が達成される。
【００２４】
また、本発明は、請求項１に記載の不揮発性半導体記憶装置を制御する方法であって、データを書き込む際の高電圧を必要とする動作の開始に伴い、前記選択回路が前記第１の基準電圧発生回路の出力を選択して前記昇圧回路の基準電圧入力端子に接続すると共に、該第１の基準電圧発生回路および前記第２の基準電圧発生回路を活性化する工程と、次に、前記第１の基準電圧発生回路の出力レベルが前記第１の基準電圧で安定した時点で前記昇圧回路を活性化して昇圧動作を開始する工程と、その後、前記第２の基準電圧発生回路の出力レベルが前記第２の基準電圧で安定した時点で前記選択回路が前記第２の基準電圧発生回路の出力を選択してその出力電圧を前記昇圧回路の基準電圧入力端子に供給する工程と、その後に、前記昇圧回路の出力が前記第２の基準電圧よりも高い所定電圧に到達した時点で、該昇圧回路の出力をメモリセルに印加する工程と、を包含することを特徴とし、そのことにより上記目的が達成される。
【００２７】
以下に、本発明の作用について説明する。
【００２８】
本発明にあっては、第１の基準電圧発生回路で生成される基準電圧と第２の基準電圧発生回路で生成される基準電圧のいずれか一方を選択回路により選択して昇圧回路の基準電圧入力端子に供給することが可能である。
【００２９】
データ書き込み（プログラム）の高電圧を必要とする動作の開始に伴い、変動量は大きいが基準電圧の出力レベルが安定するまでの時間が速い第１の基準電圧発生回路の出力を昇圧回路の基準電圧入力端子に接続し、その基準電圧が安定した時点で昇圧動作を開始させる。その後、昇圧回路の出力電圧が安定する時点付近では、変動量は少ないが基準電圧の出力レベルが安定するまでの時間が速い第２の基準電圧発生回路も十分安定した出力レベルに達しているので、第２の基準電圧発生回路の出力を昇圧回路の基準電圧入力端子に接続し、変動の少ない基準電圧を供給する。これにより、従来の不揮発性半導体記憶装置において必要であった図６中の待ち時間Ｔ１を短縮して、プログラム時間の短縮化を図ることが可能となる。
【００３０】
さらに、上記第１の基準電圧発生回路により生成される基準電圧を、第２の基準電圧発生回路により生成される基準電圧よりも電圧値が低くなるように設定することにより、昇圧回路の出力が規定値をオーバーして昇圧されることがないため、安全性を確保することが可能である。
【００３１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００３２】
図１は本発明の不揮発性半導体記憶装置の一実施形態であるフラッシュメモリの構成を示すブロック図である。図１中、１１１はフラッシュメモリセルアレイ、１１２はフラッシュメモリセルであり、１１６はＸ−デコーダ、１１７はＹ−デコーダ、１１８はソーススイッチ、１２２はビット線電圧制御回路、１２３はワード線電圧制御回路、１２４はソース電圧制御回路、１３０はプログラム用またはデータ消去用の高電圧を発生する昇圧回路、１３１は基準電圧発生回路であり、これらは図５に示した従来技術におけるフラッシュメモリセルアレイ１１、フラッシュメモリセル１２、Ｘ−デコーダ１６、Ｙ−デコーダ１７、ソーススイッチ１８、ビット線電圧制御回路２２、ワード線電圧制御回路２３、ソース電圧制御回路２４、昇圧回路３０および基準電圧発生回路３２と同様の回路構成となっている。
【００３３】
すなわち、フラッシュメモリセル１１２を複数個マトリックス状に配置したものがフラッシュメモリセルアレイ１１であり、フラッシュメモリセル１１２のドレインはビット線１１４に接続され、ビット線１１４はＹ−デコーダ１１７に接続されている。フラッシュメモリセル１１２のゲートはワード線１１３に接続され、ワード線１１３はＸ−デコーダ１１６に接続されている。フラッシュメモリセル１１２のソースはソース線１１５に接続され、ソース線１１５はソーススイッチ１１８に接続されている。ソーススイッチ１１８は、フラッシュメモリのデータ消去を行う際にメモリセルアレイ１１１内のフラッシュメモリセル１１２のソース線１１５に高電圧を印加し、プログラムまたは読み出しの際にはソース線１１５をＧＮＤに接続している。
【００３４】
ソース電圧制御回路１２４は消去動作時にイネーブル信号１２７が活性化されると基準電圧発生回路で発生された基準電圧１２９を基準として、昇圧回路１３０で発生された高電圧１２８を所定の電圧まで降圧してソーススイッチ１１８へ供給する。ビット線電圧制御回路１２２はプログラム時にフラッシュメモリセル１１２のドレイン電圧を制御するための回路であり、イネーブル信号１２５が活性化されると基準電圧発生回路で発生された基準電圧１２９を基準として、昇圧回路１３０で発生された高電圧１２８を所定の電圧まで降圧してＹ−デコーダ１１７に供給する。Ｙ−デコーダ１１７では、メモリセルアレイ１１１から所望のフラッシュメモリセル１１２を選択して、そのドレインにビット線電圧制御回路１２２で発生されたプログラム電圧１１９を印加する。ワード線電圧制御回路１２３はプログラム時にフラッシュメモリセル１１２のゲート電圧を制御するための回路であり、イネーブル信号１２６が活性化されると基準電圧発生回路で発生された基準電圧１２９を基準として、昇圧回路１３０で発生された高電圧１２８を所定の電圧まで降圧してＸ−デコーダ１１６に供給する。Ｘ−デコーダ１１６では、メモリセルアレイ１１１から所望のフラッシュメモリセル１１２を選択して、そのゲートにワード線電圧制御回路１２３で発生されたプログラム電圧１２０を印加する。
【００３５】
昇圧回路１３０は基準電圧発生回路からの基準電圧１２９を基準として、プログラムおよび消去に必要な高電圧を生成する。この昇圧回路１３０はイネーブル信号１３３により活性化される。また、基準電圧発生回路１３１はイネーブル信号１３２が入力されると活性化され、電源電圧ＶＣＣから安定した基準電圧１３６を生成する。
【００３６】
本実施形態のフラッシュメモリにおいては、さらに、基準電圧発生回路として、上記基準電圧発生回路１３１の他に、基準電圧発生回路１３４を備えている。この基準電圧発生回路１３４はイネーブル信号１３５が入力されると活性化され、電源電圧ＶＣＣから安定した基準電圧１３７を生成する。そして、この第１の基準電圧発生回路１３４で生成された基準電圧１３７と第２の基準電圧発生回路１３１で生成された基準電圧１３６を選択するためのマルチプレクサ１３８を備えている。
【００３７】
図２（ａ）〜図２（ｄ）に、上記第１の基準電圧発生回路１３４の回路例を示す。例えば図２（ａ）の例では、抵抗１５２および抵抗１５３によって電源電圧が抵抗分割され、ノード１５５から基準電圧が出力される。Ｐチャネル型トランジスタ１５１はスイッチ用トランジスタであり、入力１５４がＬになったときにノード１５５からの電圧が有効になる。この回路は、ノード１５５が抵抗分割されているため、温度やＩＣ製造時の前半工程における変動の影響を受けることはないが、電源電圧の変動には影響を受ける。
【００３８】
図２（ｄ）は第１の基準電圧発生回路１３４の他の例であり、ＩＣ内の寄生バイポーラトランジスタを利用したＮＰＮトランジスタ１５７と１５８を用いている。この回路例では、信号１６０がＬになると、Ｐチャネル型トランジスタ１５６が導通し、抵抗１５９を介して電流がノード１６１に供給される。そして、ノード１６１がＰＮ接合耐圧の２倍を超えたときにバイポーラトランジスタ１５７および１５８が導通し、ノード１６１の電圧が安定する。バイポーラトランジスタのベースエミッタ間の接触電位は、０．６Ｖ程度なので、ノード１６２は、約０．６Ｖ、ノード１６１はの電位は約１．２Ｖとなる。この回路は、電源電圧の変動の影響は受け難いが、温度とＩＣ製造時の前半工程における変動の影響を受ける。
【００３９】
図２（ｂ）の回路は図２（ａ）の抵抗１５２、１５３をダイオード接続したＰチャネル型トランジスタに置き換えたものである。この図２（ｂ）の回路は、図２（ａ）とほとんど同じ動作をするが、図２（ａ）の抵抗の代りにＰチャネル型トランジスタを用いているため、レイアウト面積を抑えることができる。
【００４０】
図２（ｃ）の回路は、図２（ｄ）の抵抗１５９とバイポーラトランジスタ１５７、１５８の位置を入れ替えたものである。この場合、基準電圧は、Ｖｃｃ電圧からバイポーラトランジスタ２段分の接触電位１．２Ｖを差し引いた電圧となる。この図２（ｃ）の回路は、電源電圧の影響をかなり受けるが、上記回路例の中で基準電圧の発生スピードが最も速い。
【００４１】
以上のように、図２（ａ）から図２（ｄ）に示した第１の基準電圧発生回路１３４の回路例の特徴は、発生させる基準電圧が電源電圧、温度、ＩＣ製造時の前半工程等の影響を受けるため、第２の基準電圧発生回路１３１（従来例で用いていた基準電圧発生回路３１）で発生させる基準電圧よりも変動量が大きいが、基準電圧の出力レベルが安定するまでの時間は、第２の基準電圧発生回路１３１よりもかなり短くできるということである。実際に、昇圧回路とフラッシュメモリセルを用いた第２の基準電圧発生回路１３１から出力される基準電圧が安定するための時間は５００ｎｓ〜１μｓ程度必要であるが、図２（ａ）から図２（ｄ）に示したような回路構成の第１の基準電圧発生回路１３４ではドライブする基準電圧線に寄生する寄生容量にも依存するものの、１００ｎｓ以下で安定させることが可能である。
【００４２】
次に、このように構成された本実施形態のフラッシュメモリセルにおける、プログラム（データ書き込み）時の主要な信号の遷移について、図３を参照しながら説明する。プログラム処理が開始される（図３中、Ａ点）と同時に、第１の基準電圧発生回路１３４のイネーブル信号１３５と第２の基準電圧発生回路１３１のイネーブル信号１３２が共にアクティブになり、第１の基準電圧発生回路１３４からは基準電圧１３７が出力されて安定になる（図３中、Ｂ点）。マルチプレクサ１３８は、プログラム処理の開始時点（図３中、Ａ点）から既に基準電圧１３７を選択してノード１２９に出力しており、この時点では、第２の基準電圧発生回路１３１の出力１３６は選択されていない。
【００４３】
第１の基準電圧発生回路１３４からの基準電圧１３７が安定したところで（図３中、Ｂ点）、昇圧回路１３０のイネーブル信号１３３がアクティブになり、基準電圧１３７を基準にとして昇圧回路１３０が昇圧動作を始める。昇圧回路１３０からの出力１２８が安定点に到達するまでには少し時間が必要であるため、その出力が安定する時点（図３中、Ｃ点）付近では、すでに第２の基準電圧発生回路１３１で生成される基準電圧１３６は、十分安定したレベルに到達している。
【００４４】
この時点（図３中、Ｃ点）で、マルチプレクサ１３８の選択信号１３９が変化し、それまで第１の基準電圧発生回路１３４からの基準電圧１３７を選択してノード１２９に出力していたものを、第２の基準電圧発生回路１３１からの基準電圧１３６を選択してノード１２９に出力するように切り替える。基準電圧１３６は、上述したように電源電圧、温度、ＩＣの製造条件等の変化やばらつきに対して影響を受けずに安定しているため、正確な基準電圧が昇圧回路１３０の基準電圧として用いられることになる。
【００４５】
このように、図３中のＣ点で昇圧回路１３０の基準電圧が基準電圧１３７から１３６に切り替えられるため、昇圧回路１３０の出力電圧１２８はより正確な電圧にコントロールされる。しかし、Ｃ点ではすでに出力電圧１２８はプログラム動作を実効するために十分高い電圧まで昇圧されているため、その変動に必要な時間は十分に短く抑えられ、図３中のＤ点で最終的に安定した電位に到達する。このＤ点でのプログラムパルスがメモリセルのドレインに印加され、実際のプログラムが実行される。
【００４６】
本実施形態によれば、昇圧回路１３０はまず、第１の基準電圧発生回路１３４からの立ち上がりの早い基準電圧１３７を基準として昇圧動作を開始し、次に第２の基準電圧発生回路１３１からの立ち上がりは遅いが正確な基準電圧１３６を基準として昇圧を完了し、最終電位に到達する。これにより、従来問題となっていた昇圧回路の待ち時間（図８の時間Ｔ１）を短縮してプログラム時間を短くすることができる。
【００４７】
さらに、図２に示した第１の基準電圧回路１３４で生成される基準電圧１３７の設定値を、デバイスの仕様値における温度範囲や電源電圧範囲の中で、第２の基準電圧発生回路１３１で生成される基準電圧１３６の設定値よりも必ず低くなるように設定しておくことにより、昇圧回路１３０の出力１２９がオーバー規定値以上の電圧に昇圧することが無くなるため、安全性に優れた設計を行うことができる。
【００４８】
なお、図２は簡単な基準電圧発生回路の一例を示しているのみであって、他の手法の基準電圧発生回路を用いてもよい。また、図２中の回路の電源電圧をＶＣＣではなく、他の電圧を用いてもよく、例えばフラッシュメモリの読み出しを行うときに使用する昇圧回路（本明細書では図示していない）から出力される電圧を用いてもよい。
【００４９】
【発明の効果】
以上詳述したように、本発明によれば、昇圧回路の待ち時間を短縮して不揮発性半導体記憶装置のプログラム時間の短縮化を図ることができる。特に、最近では、不揮発性半導体記憶装置の電源電圧が低くなり、プログラムに要する高電圧が安定するまでの時間が無視できなくなっているため、本発明の効果は顕著なものになる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるフラッシュメモリの構成を示すブロック図である。
【図２】（ａ）〜（ｄ）は、本発明の一実施形態であるフラッシュメモリにおける第１の基準電圧発生回路の例を示す回路図である。
【図３】本発明の一実施形態であるフラッシュメモリの動作を説明するためのタイミング図である。
【図４】一般的なフラッシュメモリセルの構成を示す断面図である。
【図５】従来のフラッシュメモリの構成を示すブロック図である。
【図６】従来のフラッシュメモリの動作を説明するためのタイミング図である。
【図７】従来の基準電圧発生回路を示す回路図である。
【図８】基準電圧発生回路の特性を説明するための図である。
【符号の説明】
１、２ 拡散領域
３、５ 酸化膜
４ フローティングゲート
６ コントロールゲート
１１、１１１、 フラッシュメモリセルアレイ
１２、１１２ フラッシュメモリセル
１３、１１３ ワード線
１４、１１４ ビット線
１５、１１５ ソース線
１６、１１６ Ｘ−デコーダ
１７、１１７ Ｙ−デコーダ
１８、１１８ ソーススイッチ
１９、１１９ ビット線電圧制御回路の出力
２０、１２０ ワード線電圧制御回路の出力
２１、１２１ ソース電圧制御回路の出力
２２、１２２ ビット線電圧制御回路
２３、１２３ ワード線電圧制御回路
２４、１２４ ソース電圧制御回路
２５、１２５ ビット線電圧制御回路のイネーブル信号
２６、１２６ ワード線電圧制御回路のイネーブル信号
２７、１２７ ソース電圧制御回路のイネーブル信号
２８、１２８ 昇圧回路で発生された高電圧
２９ 従来の基準電圧発生回路で発生された基準電圧
３０、１３０ 昇圧回路
３１ 従来の基準電圧発生回路
３２ 従来の基準電圧発生回路のイネーブル信号
３３、１３３ 昇圧回路のイネーブル信号
５１、５２ フラッシュメモリセル
５３、５４ バイアストランジスタ
５５、５６ Ｐチャネル型トランジスタ
５７ 出力トランジスタ
５８ 昇圧回路
５９ ノード
６０、６１ 抵抗
６２ プログラム開始命令
１２９ マルチプレクサで選択された基準電圧
１３１ 第２の基準電圧発生回路
１３２ 第２の基準電圧発生回路のイネーブル信号
１３４ 第１の基準電圧発生回路
１３５ 第１の基準電圧発生回路のイネーブル信号
１３６ 第２の基準電圧発生回路で発生された基準電圧
１３７ 第１の基準電圧発生回路で発生された基準電圧
１３８ マルチプレクサ
１３９ マルチプレクサのイネーブル信号
１５１、１５６ Ｐチャネル型トランジスタ
１５２、１５３、１５９ 抵抗
１５４、１６０ Ｐチャネル型トランジスタの入力
１５５、１６１、１６２ ノード
１５７、１５８ バイポーラトランジスタ
Claims (2)
- メモリセルに対してデータを書き込みまたは消去する際に、外部電源電圧よりも高い電圧を発生させるために使用される昇圧回路を有する不揮発性半導体記憶装置において、
前記データの書き込み時に活性化されて、前記外部電源電圧を用いて第１の基準電圧を生成する第１の基準電圧発生回路と、
前記データの書き込み時に活性化されて、前記外部電源電圧を用いて該外部電源電圧よりも高い内部電圧を生成し、該内部電圧を用いて前記第１の基準電圧よりも高い第２の基準電圧を生成する第２の基準電圧発生回路と、
前記第１の基準電圧発生回路の出力と前記第２の基準電圧発生回路の出力のいずれか一方を選択して前記昇圧回路の基準電圧入力端子に供給する選択回路とを有し、
前記第１の基準電圧発生回路は、出力レベルが前記第１の基準電圧で安定するまでの時間が、前記第２の基準電圧発生回路における出力レベルが前記第２の基準電圧で安定するまでの時間よりも速く、
前記選択回路は、前記データの書き込み時において、前記第１の基準電圧発生回路の出力を選択し、
前記昇圧回路は、前記第１の基準電圧発生回路の出力が安定した時点で活性化され、
前記選択回路は、前記昇圧回路が活性化された後に前記第２の基準電圧発生回路にて生成される前記第２の基準電圧が安定すると、前記第１の基準電圧発生回路の出力に代えて該第２の基準電圧発生回路の出力を選択し、
前記昇圧回路の出力が前記第２の基準電圧よりも高い所定電圧に到達した時点で、該昇圧回路の出力が前記メモリセルに印加されることを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置を制御する方法であって、
データを書き込む際の高電圧を必要とする動作の開始に伴い、前記選択回路が前記第１の基準電圧発生回路の出力を選択して前記昇圧回路の基準電圧入力端子に接続すると共に、該第１の基準電圧発生回路および前記第２の基準電圧発生回路を活性化する工程と、
次に、前記第１の基準電圧発生回路の出力レベルが前記第１の基準電圧で安定した時点で前記昇圧回路を活性化して昇圧動作を開始する工程と、
その後、前記第２の基準電圧発生回路の出力レベルが前記第２の基準電圧で安定した時点で前記選択回路が前記第２の基準電圧発生回路の出力を選択してその出力電圧を前記昇圧回路の基準電圧入力端子に供給する工程と、
その後に、前記昇圧回路の出力が前記第２の基準電圧よりも高い所定電圧に到達した時点で、該昇圧回路の出力をメモリセルに印加する工程と、
を包含することを特徴とする不揮発性半導体記憶装置の制御方法。
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