JP3583703B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3583703B2 JP3583703B2 JP2000288329A JP2000288329A JP3583703B2 JP 3583703 B2 JP3583703 B2 JP 3583703B2 JP 2000288329 A JP2000288329 A JP 2000288329A JP 2000288329 A JP2000288329 A JP 2000288329A JP 3583703 B2 JP3583703 B2 JP 3583703B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- voltage
- circuit
- logic level
- boosting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を昇圧する昇圧回路を備えた半導体装置に係り、特に発振回路から出力する位相がずれた複数のクロックにより昇圧駆動される昇圧回路を備えた半導体装置に関するもので、メモリセルのデータ消去、書込み、読み出しの際に使用される高電圧を昇圧回路で発生する半導体記憶装置などに使用される。
【０００２】
【従来の技術】
図７は、半導体記憶装置の１つであるフラッシュメモリにおける１つのメモリセルの素子断面構造を示している。図において、Ｐ型半導体基板（Ｐ−ｓｕｂｓｔｒａｔｅ）７１内にはＮ型ウエル領域（Ｎ−ｗｅｌｌ ）７２が形成されている。さらにこのＮ型ウエル領域７２内にはＰ型ウエル領域（Ｐ−ｗｅｌｌ ）７３が形成されている。上記Ｐ型ウエル領域７３内には、それぞれｎ＋型領域からなるメモリセルのソース、ドレイン領域７４、７５が互いに離間して形成されている。そして、このソース、ドレイン領域７４、７５相互間のチャネル領域上には、図示しない絶縁膜を介してフローティングゲート（Ｆｌｏａｔｉｎｇ ｇａｔｅ ）７６が形成され、さらにこのフローティングゲート７６上には、図示しない絶縁膜を介してコントロールゲート（Ｃｏｎｔｒｏｌ ｇａｔｅ）７７が形成されている。
【０００３】
また、上記Ｐ型半導体基板７１にはｐ＋ 型領域からなるコンタクト領域７８が、Ｎ型ウエル領域７２にはｎ＋ 型領域からなるコンタクト領域７９が、Ｐ型ウエル領域７３にはｐ＋ 型領域からなるコンタクト領域８０がそれぞれ形成されている。
【０００４】
動作時に、メモリセルのコントロールゲート７７にはゲート電圧Ｖｇ が、ドレイン領域７５にはドレイン電圧Ｖｄ が、ソース領域７４にはソース電圧Ｖｓ がそれぞれ供給される。また、コンタクト領域７９および８０にはソース電圧Ｖｓ と同じ電圧が、コンタクト領域７８には０ Ｖの接地電圧がそれぞれ供給される。
【０００５】
上記メモリセルは、フローティングゲート７６に蓄積される電子の量によってデータの”１” レベル、”０” レベルを記憶する。そして、記憶データのレベルに応じてコントロールゲート７７からみた閾値電圧が変わる。このようなメモリセルが複数設けられることによってメモリセルアレイが構成される。
【０００６】
図８は、ＮＯＲ型フラッシュメモリのメモリセルアレイの回路例を示している。複数のメモリセルＭＣが行列状に配置されており、同一行に配置されたメモリセルＭＣのコントロールゲートは、複数のワード線ＷＬ０ 〜ＷＬｎ のうち対応する１つのワード線に共通に接続されている。また、同一列に配置されたメモリセルＭＣのドレイン領域は、複数のビットＢＬ０ 〜ＢＬｍ のうち対応する１つのビット線に共通に接続されている。通常、メモリセルは複数のブロックに分割されており、同じブロック内のメモリセルＭＣのソース領域は複数のソース線ＳＬｉのうち対応するブロックのソース線に共通に接続されている。
【０００７】
図９は、図８のフラッシュメモリの動作時に、メモリセルのコントロールゲートに供給されるゲート電圧と、メモリセルのドレインに流れるドレイン電流との関係を示している。
【０００８】
ここでは、フローティングゲートに蓄積される電子の量が比較的多い状態、すなわちメモリセルの閾値電圧Ｖｔｈが高い状態を”０” データ（”０” データを記憶しているメモリセルを”０” ｃｅｌｌと称する）とし、逆に比較的少ない状態、すなわちメモリセルの閾値電圧Ｖｔｈが低い状態を”１” データ（”１” データを記憶しているメモリセルを”１” ｃｅｌｌと称する）としている。
【０００９】
図１０は、図８のフラッシュメモリの動作時（データの読み出し、書込み、消去時）にメモリセルに対して供給されるゲート電圧Ｖｇ 、ドレイン電圧Ｖｄ 、ソース電圧Ｖｓ の値（バイアス条件）の一例を示している。
【００１０】
データの読み出し時には、Ｖｇ 、Ｖｄ 、Ｖｓ はそれぞれ５ Ｖ、１ Ｖ、０ Ｖにされる。データの書込み時には、Ｖｇ 、Ｖｓ はそれぞれ９ Ｖ、０ Ｖにされ、Ｖｄ は”０” データを書込むメモリセルについては５ Ｖ、そうでないメモリセル（元の”１” データのままにされるメモリセル）については０ Ｖにされる。さらに、消去時には、Ｖｇ 、Ｖｓ はそれぞれ−７ Ｖ、１０Ｖにされ、Ｖｄ はフローティング状態にされる。
【００１１】
データの読み出しは、ドレイン領域に所定の電圧（本例では１ Ｖ）を供給した状態でコントロールゲートにゲート電圧Ｖｒｅａｄ （本例では５ Ｖ）を供給した時に、セル電流が流れる否かによって判定される。この判定は、図示しないセンスアンプにより、リファレンスセルに流れるリファレンス電流（Ｉｒｅｆ ）との比較により行われる。
【００１２】
消去は、Ｐ型ウエル領域（図７中７３）を共有する複数のメモリセルで一括して行われる。この消去時には、ファウラ・ノルトハイム（Ｆ・Ｎ）トンネル現象によってフローティングゲート７６からＰ型ウエル領域７３に電子が流れ、消去対象のメモリセルは全て”１” ｃｅｌｌにされる。
【００１３】
書込みはメモリセル１個毎に行われる。”０” データを書込むメモリセルのビット線を５ Ｖにバイアスして、チャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲート７６に注入する。元の”１” データのままとしたい”１” ｃｅｌｌのビット線は０ Ｖにされる。これにより、非書込みのメモリセルでは、フローティングゲート７６に対する電子の注入が起きず、閾値電圧Ｖｔｈの変化は生じない。
【００１４】
また、フラッシュメモリでは、書込み時および消去時に、書込みや消去の程度を確認するために書込みベリファイ動作や消去ベリファイ動作が行われる。書込みベリファイ動作は、コントロールゲート７７の電圧を、読出し時の電圧Ｖｒｅａｄ（本例では５ Ｖ）に比べて高い電圧Ｖｐｖ（例えば７ Ｖ）に設定して”０” 読み動作を行う。そして、書込み動作と書込みベリファイ動作とを交互に繰り返して実行し、書込み対象のメモリセルのデータが全て”０” になったら書込み動作が終了する。
【００１５】
消去時の場合には、コントロールゲート７７の電圧を、読出し時の電圧Ｖｒｅａｄに比べて低い電圧Ｖｅｖ（例えば３．５ Ｖ）に設定して”１” 読み動作を行う。そして、消去動作と消去ベリファイ動作とを交互に繰り返して実行し、消去対象のメモリセルのデータが全て”１” になったら消去動作が終了する。これにより、セル電流Ｉｃｅｌｌが十分に確保される。
【００１６】
このようにメモリセルのコントロールゲートに供給される電圧は、動作モードに応じて、例えば９ Ｖ、７ Ｖ、５ Ｖ、３．５ Ｖというように様々の値に変化する。これらの電圧のうち９ Ｖ、７ Ｖ、５ Ｖは、外部から供給される電源電圧よりも高い電圧である。
【００１７】
上記のような９ Ｖ、７ Ｖ、５ Ｖなど、外部から供給される電源電圧よりも高い種々の電圧を生成するために、電源電圧を昇圧する昇圧回路を必要な数だけ設けるようにしており、これら複数の昇圧回路の出力をスイッチによって適宜選択し、メモリセルのコントロールゲートに供給するようにしている。
【００１８】
上記したフラッシュメモリなどのように、外部から供給される電源電圧よりも高い種々の電圧をチップ内部で生成してデータ読み出しや書換えを行うメモリでは、電源電圧を昇圧する昇圧回路が用いられている。
【００１９】
図１１は、従来の昇圧電圧発生回路のシステム構成の一例を示す。図１２は、図１１の昇圧電圧発生回路の動作を説明するために主要な信号あるいは電圧の波形を示す。
【００２０】
図１１の昇圧回路の構成は、周知であり、発振回路（ＯＳＣ ）１０１ 、チャージポンプ回路を用いた例えば４個の昇圧回路（ＰＵＭＰ）１０２ 〜１０５ 、電圧検知回路（ＤＥＴＥＣＴ）１０６ が接続されてなる。
【００２１】
発振回路１０１ は、例えば図１３に示す構成のリング発振回路からなり、発振活性化信号ＯＳＣＥ入力の論理レベルに応じて発振動作／発振停止が制御され、ＯＳＣＥが”Ｈ” の期間に発振動作し、位相のずれた４個のクロックＣＬＫ０〜ＣＬＫ３を生成し、昇圧回路１０２ 〜１０５ に供給するものである。
【００２２】
各昇圧回路１０２ 〜１０５ は、例えば図１４に示すように、ゲート・ソース同士が接続されたＩ タイプ（ｉｎｔｒｉｎｓｉｃ ｔｙｐｅ：閾値が０ Ｖ近傍）のＮＭＯＳトランジスタＱとキャパシタＣ が複数組接続されてなるチャージポンプ回路が２系統設けられ、この２系統のチャージポンプ回路の各出力ノードが共通に接続されてなる。この場合、一方の系統のチャージポンプ回路は、駆動クロックＤＲＶ 入力がインバータＩＶ１ を介して供給されることによって昇圧駆動され、電源電圧Ｖｃｃを昇圧した電圧を出力ノードＯＵＴ に出力する。これに対して、他方の系統のチャージポンプ回路は、駆動クロックＤＲＶ 入力が二段のインバータＩＶ２ 、ＩＶ３ を介して供給されることによって昇圧駆動され、電源電圧Ｖｃｃを昇圧した電圧を出力ノードＯＵＴ に出力する。
【００２３】
電圧検知回路１０６ は、例えば図１５に示すように、レベルシフト回路１０７ と、抵抗分圧回路１０８ と、電圧比較回路１０９ が接続されて構成され、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰの分割電圧Ｖｄｉｖ が基準電圧Ｖｒｅｆ より高いか低いかを検知し、その結果に応じて発振活性化信号ＯＳＣＥ出力を”Ｌ” または”Ｈ” にする。
【００２４】
前記レベルシフト回路１０７ は、昇圧電圧ＶＰＰがソースに接続されるＰＭＯＳトランジスタＱＰ１ 、ＱＰ２ と、このトランジスタＱＰ１ 、ＱＰ２ の各ドレインと接地ノードとの間に対応して接続されたＮＭＯＳトランジスタＱＮ１ 、ＱＮ２ と、昇圧活性化信号ＶＰＰＥが入力し、これを反転してトランジスタＱＮ１ のゲートに入力するインバータＩＶ４と、このインバータＩＶ４ の出力を反転してトランジスタＱＮ２ のゲートに入力するインバータＩＶ５ とからなる。
【００２５】
前記抵抗分圧回路１０８ は、昇圧電圧ＶＰＰがソースに接続され、前記レベルシフト回路１０７ の出力がゲートに入力するＰＭＯＳトランジスタＱＰ３ と、このトランジスタＱＰ３ のドレインと接地ノードとの間に直列に接続された電圧分割用の２個の抵抗Ｒ１、Ｒ２および昇圧活性化信号ＶＰＰＥがゲートに入力する活性化制御用のＮＭＯＳトランジスタＱＮ３ とからなる。
【００２６】
前記電圧比較回路１０９ は、抵抗分圧回路１０８ の抵抗Ｒ１、Ｒ２によって分割された分割電圧Ｖｄ を基準電圧Ｖｒｅｆ と比較して前記発振活性化信号ＯＳＣＥを発生する。
【００２７】
次に、上記構成の昇圧電圧発生回路の動作を説明する。
【００２８】
電圧検知回路１０６ において、昇圧活性化信号ＶＰＰＥ入力が”Ｈ” になると、インバータＩＶ４ の出力が”Ｌ” 、インバータＩＶ５ の出力が”Ｈ” となり、レベルシフト回路１０７ の出力が”Ｌ” になる。すると、ＰＭＯＳトランジスタＱＰ３ がオンし、昇圧電圧ＶＰＰが２個の抵抗Ｒ１、Ｒ２によって分割され、この分割電圧Ｖｄｉｖ が電圧比較回路１０９ により基準電圧Ｖｒｅｆ と比較される。昇圧回路１０２ 〜１０５ の動作直後は昇圧電圧ＶＰＰの値が低いので、Ｖｒｅｆ ＞Ｖｄｉｖ の関係となり、電圧比較回路１０９ の出力である発振活性化信号ＯＳＣＥは”Ｈ” になる。
【００２９】
発振活性化信号ＯＳＣＥが”Ｈ” になって発振回路１０１ が発振動作し、位相のずれたクロックＣＬＫ０〜ＣＬＫ３が生成される。４個の昇圧回路１０２ 〜１０５ は、それぞれ対応して上記クロックＣＬＫ０〜ＣＬＫ３が駆動クロックＤＲＶ として入力して昇圧動作を行い、それぞれの出力ノードＯＵＴ の電圧が合成されて昇圧電圧ＶＰＰとなる。この際、４個の昇圧回路１０２ 〜１０５ は位相のずれたクロックＣＬＫ０〜ＣＬＫ３で昇圧動作が制御されるので、全体のピーク電流を抑えることができる。
【００３０】
電圧検知回路１０６ は、昇圧電圧ＶＰＰが入力し、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰが目標値より高くなった（Ｖｒｅｆ ＜Ｖｄｉｖ ）時を検知すると、発振活性化信号出力ＯＳＣＥを”Ｌ” にし、リング発振回路１０１ の発振動作を停止させ、昇圧回路１０２ 〜１０５ の昇圧動作を停止させる。
【００３１】
この状態で昇圧電圧ＶＰＰが目標値よりも低下すると、発振活性化信号ＯＳＣＥは再び”Ｈ” になり、発振動作が再開され、昇圧回路１０２ 〜１０５ における電荷の転送動作も再開される。このような動作は、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間中に繰り返して行われ、これにより昇圧電圧ＶＰＰが出力される。
【００３２】
ところで、図１３に示した従来のリング発振回路１０１ は、発振活性化信号ＯＳＣＥが”Ｌ” になっても直ちにクロックＣＬＫ０〜ＣＬＫ３を停止させることなく、ＣＬＫ３を出力するまで動作した後に停止する。このため、図１２に示すように、昇圧電圧ＶＰＰの目標値をＶＰＰ２ に設定しても、この目標値ＶＰＰ２ のレベルを電圧検知回路１０６が検知した後もしばらくクロックＣＬＫ０〜ＣＬＫ３が発生するので、実際には昇圧電圧ＶＰＰが目標オーバー値ＶＰＰ１ （＞ＶＰＰ２ ）のレベルまで上がってしまう。
【００３３】
この場合、昇圧回路１０２ 〜１０５ の電源電圧Ｖｃｃが高いほど、１クロック動作時の昇圧回路１０２ 〜１０５ の出力電流が増えるので、目標オーバー値ＶＰＰ１ のレベルはＶｃｃ依存性があり、Ｖｃｃが高いほどＶＰＰ１ のレベルも高くなってしまう。しかし、昇圧電圧ＶＰＰはＶｃｃ依存性が小さいことが望ましいので、特に広い範囲のＶｃｃを補償する場合には、この昇圧電圧ＶＰＰのＶｃｃ依存性が問題になってくる。
【００３４】
【発明が解決しようとする課題】
上記したように発振回路が活性化されている期間に出力する位相がずれた複数のクロックにより駆動される従来の昇圧回路は、昇圧電圧が目標値に達したことを電圧検知回路が検知して発振活性化信号を非活性化した後も、しばらくクロックが入力することに起因してしばらく昇圧動作が継続し、昇圧回路の出力電流が増え、昇圧電圧の電源電圧依存性が大きくなるという問題があった。
【００３５】
本発明は上記の問題点を解決するためになされたもので、位相がずれた複数のクロックを発生するための発振回路の発振活性化信号を非活性化した後に直ぐに昇圧動作が停止し、昇圧回路の出力電流の増加を抑制し、昇圧電圧の電源電圧依存性を小さく抑制し得る昇圧電圧発生回路を備えた半導体装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】
本発明の半導体装置は、位相のずれた複数のクロックを出力するクロック発生回路と、それぞれ昇圧駆動用クロックが入力し、電源電圧より高い昇圧電圧を発生し、出力ノードが共通に接続された複数の昇圧回路と、前記昇圧電圧を検知して所望の電圧より低い時に第１の論理レベルとなり、高い時に第２の論理レベルとなる検知信号を出力する電圧検知回路と、それぞれ前記複数の各クロック出力及び前記検知信号が入力し、該検知信号が第１の論理レベルの時には前記クロック発生回路の各クロック出力を前記各昇圧駆動用クロックとして転送させて前記昇圧電圧の昇圧動作を開始させ、前記検知信号が第２の論理レベルの時には前記昇圧駆動用クロックの論理レベルを保持して前記昇圧電圧の昇圧動作を停止させ、前記検知信号が第２の論理レベルから第１の論理レベルになった後に前記クロック発生回路の各クロック出力を前記昇圧駆動用クロックとして転送させるタイミングが、前記各クロック出力を転送させた時に保持状態の昇圧駆動用クロックの論理レベルが変化しないタイミングに設定される複数のクロック制御回路とを具備することを特徴とする。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３８】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示している。図２は、図１の回路の動作を説明するために主要信号あるいは主要電圧の波形を示す。
【００３９】
図１において、発振回路（ＯＳＣ ）１１は、発振活性化信号ＯＳＣＥが”Ｈの期間に動作し、位相のずれた例えば４個のクロックＣＬＫｉ（ｉ＝０ 〜３ ）を生成するものであり、例えば図１３を参照して前述したリング発振回路１０１ と同様に構成されたリング発振回路からなる。
【００４０】
４個のクロック制御回路（ＤＲＶＧＥＮ）１２１ 〜１２４ は、前記発振活性化信号ＯＳＣＥが共通に入力するとともにそれぞれ対応して前記クロックＣＬＫｉが入力し、４個の昇圧駆動クロックＤＲＶｉ（ｉ＝０ 〜３ ）を生成する。
【００４１】
４個の昇圧回路（ＰＵＭＰ）１３１ 〜１３４ は、上記昇圧駆動クロックＤＲＶｉ（ｉ＝０ 〜３ ）が対応して入力して昇圧動作を行い、電源電圧Ｖｃｃを昇圧した電圧をそれぞれの出力ノードＯＵＴ に出力し、各出力ノードＯＵＴ の電圧が合成されて昇圧電圧ＶＰＰとなるものであり、例えば図１４を参照して前述した昇圧回路１０２ 〜１０５ と同様に構成されている。
【００４２】
電圧検知回路（ＤＥＴＥＣＴ）１４は、昇圧電圧ＶＰＰが入力し、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰが目標値より高いか低いかに応じて発振活性化信号ＯＳＣＥ出力を”Ｌ” または”Ｈ” にするものである。この場合、目標値を検知すると、発振活性化信号出力ＯＳＣＥを”Ｌ” にし、リング発振回路１１の動作を停止し、各昇圧回路１３１ 〜１３４ の昇圧動作を停止させるものであり、例えば図１５を参照して前述した電圧検知回路１０６ と同様に構成されている。
【００４３】
上記構成の昇圧電圧発生回路において、電圧検知回路１４に入力する昇圧活性化信号ＶＰＰＥが”Ｈ” になると、発振活性化信号ＯＳＣＥが”Ｈ” になってリング発振回路１１が動作し、位相のずれた４個のクロックＣＬＫｉが生成される。これにより、位相のずれた４個の昇圧駆動クロックＤＲＶｉが生成され、４個の昇圧回路１３１ 〜１３４ が昇圧動作を行い、昇圧電圧ＶＰＰが得られる。この際、４個の昇圧回路１３１ 〜１３４ は、位相のずれた昇圧駆動クロックＤＲＶｉで昇圧動作が制御されるので、全体のピーク電流を抑えることができる。
【００４４】
電圧検知回路１４は、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰが目標値より高い時を検知すると、発振活性化信号ＯＳＣＥ出力を”Ｌ” にし、リング発振回路１１の動作を停止させるとともにその時点の昇圧駆動クロックＤＲＶｉを保持させることにより、昇圧回路１３１ 〜１３４ の昇圧動作を停止させる。
【００４５】
図３（ａ）は、図１中のクロック制御回路１２１ 〜１２４ のうちの１個を代表的に取り出して一例を示す回路図である。
【００４６】
図３（ａ）において、リング発振回路（図１中１１）から入力するクロックＣＬＫｉはクロックトインバータ３１に入力し、このクロックトインバータ３１の出力は２個のインバータが逆並列接続されてなるラッチ回路３２を経て対応する昇圧回路（図１中１３１ 〜１３４ ）の昇圧駆動クロックＤＲＶｉとなる。
【００４７】
３３は上記クロックトインバータ３１の活性化制御を行う制御回路である。この制御回路３３は、発振活性化信号ＯＳＣＥが入力するインバータ３４と、前記クロックＣＬＫｉおよび昇圧駆動クロックＤＲＶｉが入力する排他的ノアゲート３５と、上記インバータ３４の出力をリセット入力、前記排他的ノアゲート３５の出力をセット入力とするフリップフロップ回路３６とからなる。そして、このフリップフロップ回路３６のセット出力が前記クロックトインバータ３１の活性化制御信号として供給される。
【００４８】
図３（ｂ）は、図１中のクロック制御回路１２１ 〜１２４ のうちの１個を代表的に取り出して他の例を示す回路図である。
【００４９】
このクロック制御回路は、図３（ａ）を参照して前述したクロック制御回路と比べて、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路の反転段数が奇数である（例えばクロックＣＬＫｉはインバータ３０を経てクロックトインバータ３１に入力する）点、これに伴って排他的ノアゲート３５に代えて排他的オアゲート３７が用いられている点が異なり、その他は同じであるので図３（ａ）中と同一符号を付している。
【００５０】
次に、図２を参照して図１の回路と図３（ａ）の回路の動作を説明する。
【００５１】
図３（ａ）のクロック制御回路において、発振活性化信号ＯＳＣＥが”Ｈ” の時には、インバータ３４の出力が”Ｌ” 、フリップフロップ回路３６のセット出力が”Ｈ” であり、クロックトインバータ３１を活性化する。これにより、クロックＣＬＫｉに対応して昇圧駆動クロックＤＲＶｉが変化し、対応する昇圧回路１３１ 〜１３４ の昇圧動作が行われ、昇圧電圧ＶＰＰが得られる。
【００５２】
上記昇圧電圧ＶＰＰが目標値のレベルより高い／低いに応じて、図１の電圧検知回路１４は発振活性化信号ＯＳＣＥを”Ｌ” ／”Ｈ” にする。発振活性化信号ＯＳＣＥが”Ｌ” になると、インバータ３４の出力が”Ｈ” になり、フリップフロップ回路３６のセット出力が”Ｌ” になり、クロックトインバータ３１が非活性化され、ＣＬＫｉ入力は転送されなくなる。これにより、その時点の昇圧駆動クロックＤＲＶｉの論理レベルがラッチ回路３２により保持され、昇圧駆動クロックＤＲＶｉは変化しなくなり、対応する昇圧回路１３１ 〜１３４ の昇圧動作が停止する。したがって、図１の電圧検知回路１４が昇圧電圧ＶＰＰの目標値のレベルを検知した後、昇圧電圧ＶＰＰの不要な上昇を引き起こさない。
【００５３】
その後、昇圧電圧ＶＰＰが検知抵抗やデバイスのリーク電流により次第に低下し、昇圧電圧ＶＰＰが目標値のレベルより下がると、発振活性化信号ＯＳＣＥが再び”Ｈ” になる。この後、ＣＬＫｉ入力の論理レベルが所定の論理レベルになると、フリップフロップ回路３６をセットさせてセット出力を”Ｈ” にし、クロックトインバータ３１を再び活性化してＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路をオンさせ、昇圧動作を再開させる。
【００５４】
昇圧動作の再開により、数回の昇圧動作で昇圧電圧ＶＰＰのレベルが回復し、発振活性化信号ＯＳＣＥが再び”Ｌ” になると、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路は再びオフになる。本例では、昇圧駆動クロックＤＲＶｉの変化が２回（昇圧駆動クロックＤＲＶ０の立上がりおよび立下がり）の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しており、昇圧電圧ＶＰＰのオーバーシュートは小さくなっている。したがって、従来例では、昇圧動作を再開する際に昇圧駆動クロックＤＲＶｉの変化が８回程度の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しているのに比較して、昇圧電圧ＶＰＰのオーバーシュートは１／４程度で済む。
【００５５】
ところで、前記したように昇圧動作を再開させる際、クロックトインバータ３１の活性化タイミングを選択設定することにより、ＣＬＫｉ入力がクロックトインバータ３１を転送された時に保持状態の昇圧駆動クロックＤＲＶｉの論理レベルが変化しないようにし、昇圧電圧ＶＰＰの不要な上昇を引き起こさないように昇圧動作を再開させ、昇圧電圧ＶＰＰのＶｃｃ依存性を小さくすることが望ましい。
【００５６】
そのためには、図３（ａ）に示したクロック制御回路のように、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路の反転段数が偶数であれば、ＣＬＫｉ入力の論理レベルが保持状態の昇圧駆動クロックＤＲＶｉの論理レベルに一致した時を検知し、この検知信号によりフリップフロップ回路３６をセットさせてそのセット出力（クロックトインバータ３１の活性化信号）を”Ｈ” にさせればよい。
【００５７】
これに対して、図３（ｂ）に示したクロック制御回路のように、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路の反転段数が奇数であれば、ＣＬＫｉ入力の論理レベルが保持状態の昇圧駆動クロックＤＲＶｉの論理レベルに不一致の時を検知し、この検知信号によりフリップフロップ回路３６をセットさせてそのセット出力（クロックトインバータ３１の活性化信号）を”Ｈ” にさせればよい。
【００５８】
なお、図１中の昇圧回路１３１ 〜１３４ は、図１４に示した昇圧回路１０２ 〜１０５ と同様に、２系統のチャージポンプ回路が対応して昇圧駆動クロックＤＲＶｉの立上がり時および立下がり時にそれぞれ昇圧駆動され、それぞれの出力が合成されているが、昇圧駆動クロックＤＲＶｉの立上がり時に昇圧駆動される１系統のチャージポンプ回路を用いるようにしてもよい。
【００５９】
＜第２の実施の形態＞
図４は、本発明の第２の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示している。図５は、図４の昇圧電圧発生回路の動作を説明するために主要信号あるいは主要電圧の波形を示す。
【００６０】
図４の昇圧電圧発生回路は、図１を参照して前述した昇圧電圧発生回路と比べて、クロック制御回路（ＤＲＶＧＥＮ）１２１ 〜１２４ に代えて構成を簡略化したクロック制御回路（ＣＬＫＳＷ ）１２１ａ〜１２４ａを用いた点が異なり、その他は同じであるので同一符号を付している。
【００６１】
図６は、図４中のクロック制御回路１２１ａ〜１２４ａのうちの１個を代表的に取り出して示す回路図である。
【００６２】
このクロック制御回路は、図３（ａ）を参照して前述したクロック制御回路と比べて、クロックトインバータ３１の活性化信号として発振活性化信号ＯＳＣＥが使用されており、制御回路３３が省略され、構成が簡単化されている点が異なり、その他は同じであるので図３（ａ）中と同一符号を付している。
【００６３】
このクロック制御回路は、発振活性化信号ＯＳＣＥが”Ｌ” になると、その時点の昇圧駆動クロックＤＲＶｉを保持し、ＣＬＫｉ入力を転送しない。したがって、図１の電圧検知回路１４が昇圧電圧ＶＰＰの目標値のレベルを検知した後、昇圧電圧ＶＰＰの不要な上昇を引き起こさない。
【００６４】
その後、昇圧電圧ＶＰＰが検知抵抗やデバイスのリーク電流により次第に低下し、昇圧電圧ＶＰＰが目標値のレベルより下がって発振活性化信号ＯＳＣＥが再び”Ｈ” になると、ＣＬＫｉ入力の論理レベルに関係なく、直ちにクロックトインバータ３１を活性化して昇圧動作を再開させる。
【００６５】
この際、仮にＣＬＫｉ入力の論理レベルと保持状態の昇圧駆動クロックＤＲＶｉの論理レベルが反転関係にあった場合には、発振活性化信号ＯＳＣＥが”Ｈ” になった瞬間に昇圧駆動クロックＤＲＶｉが”Ｈ” になる可能性がある。この時、図４の４個の昇圧回路１３１ 〜１３４ が同時に活性化して昇圧動作すると、ピーク電流が増えてしまう。しかし、この現象は、昇圧動作再開時のみの短期間であり、この短期間のピーク電流の増加が問題とならない場合には、第２の実施の形態でも支障はない。
【００６６】
なお、前記昇圧動作を再開させると、数回の昇圧動作で昇圧電圧ＶＰＰのレベルが回復し、発振活性化信号ＯＳＣＥが再び”Ｌ” になると、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路は再びオフになる。本例では、昇圧駆動クロックＤＲＶｉの変化が５回（昇圧駆動クロックＤＲＶ０の立上がりおよび立下がり、ＤＲＶ１の立上がりおよび立下がり、ＤＲＶ２の立上がり）の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しており、昇圧電圧ＶＰＰのオーバーシュートは小さくなっている。したがって、従来例では、昇圧動作を再開する際に昇圧駆動クロックＤＲＶｉの変化が８回程度の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しているのに比較して、昇圧電圧ＶＰＰのオーバーシュートは５／８程度で済む。
【００６７】
なお、本発明に係る昇圧電圧発生回路は、フラッシュメモリの読み出しワード線電圧、書込みワード線電圧、書込みビット線電圧、消去電圧の発生回路に適用可能である。
【００６８】
図１６は、本発明を適用可能なフラッシュメモリの全体構成の一例を概略的に示すブロック図である。図１６において、アドレスラッチ（Ａｄｄｒｅｓｓ ｌａｔｃｈ ）１６１ は、外部のアドレスバス（Ａｄｄｒｅｓｓ ｂｕｓ ）からアドレスを受けてラッチする。アドレスカウンタ（Ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ ）１６２ は、アドレスラッチ１６１ のラッチアドレスを受けてカウントする。アドレスバッファ（Ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）１６３ は、アドレスカウンタ１６２ のカウント出力を受け、読み出しまたは書込みまたは消去するメモリセルに対応した内部アドレスを出力する。
【００６９】
Ｉ／Ｏ バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ ）１６４ は、外部のデータバス（Ｄａｔａ ｂｕｓ）との内部のデータラッチ（Ｄａｔａ ｌａｔｃｈ）１６５ と間で読み出しデータ／書込みデータを授受する。センスアンプ（ｓｅｎｓｅ ａｍｐ ）１６６ は、読み出し時にメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ ）１６７ 内のメモリセルのデータをカラムゲート回路（ｃｏｌｕｍｎ ｇａｔｅｓ）１６８ を介してセンスしてデータラッチ（Ｄａｔａ ｌａｔｃｈ）１６５ に出力する。
【００７０】
書込み回路（Ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ ）１６９ は、書込み時にデータラッチ１６５ から供給される書込みデータが入力し、カラムゲート回路（ｃｏｌｕｍｎ ｇａｔｅｓ）１６８ を介してメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ ）１６７ 内の対応するビット線に書込み電圧を供給する。
【００７１】
コマンドレジスタ（Ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）１７０ は、外部のコントロールバス（Ｃｏｎｔｒｏｌ ｂｕｓ ）から入力されるコマンド（書込みや消去コマンドなど）を保持する。コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）１７１ は、コマンドレジスタ１７０ で保持されているコマンドを受けて、メモリ内の各回路を制御するための制御信号を発生する。
【００７２】
ロウデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ ）１７２ は、アドレスバッファ１６３ から出力される内部アドレスを受け、メモリセルアレイ１６７ 内の対応するワード線を選択する。カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１７３ は、アドレスバッファ１６３ から出力される内部アドレスを受け、カラムゲート回路１６８ 内のカラムゲートを内部アドレスに応じて選択駆動する。これにより、メモリセルアレイ１６７ 内の選択ビット線が、カラムゲート回路１６８ を介してセンスアンプ１６６ に接続される。
【００７３】
チャージポンプ回路（Ｃｈａｒｇｅ ｐｕｍｐｓ）１７４ は、外部電源電圧を昇圧して書込み用の５ Ｖの電圧、消去用の１０Ｖ（Ｖｐｐ ）及び−７ Ｖの電圧を発生する。このチャージポンプ回路（Ｃｈａｒｇｅ ｐｕｍｐｓ）１７４ を含む昇圧電圧発生回路に本発明を適用可能である。
【００７４】
上記チャージポンプ回路１７４ で発生された書込み用の５ Ｖの電圧は書込み回路１６９ に供給され、−７ Ｖの電圧はメモリセルアレイ１６７ に供給され、１０Ｖの電圧Ｖｐｐ はレギュレータ回路（Ｒｅｇｕｌａｔｏｒ ）１７５ に供給される。
【００７５】
このレギュレータ回路１７５ は、メモリセルの書込み時や読み出し時にワード線、つまりメモリセルのコントロールゲートに供給するための種々の電圧Ｖｒｅｇを、１つのチャージポンプ回路１７４ で得られる電圧から時系列的に順次出力することが可能である。これにより、フラッシュメモリは、いくつものチャージポンプ回路を設ける必要がなくなり、この結果、チップ全体の面積の大型化を防ぐことができる。しかも、チャージポンプ回路１７４ には比較的大きな電流が流れ、消費電流が多いために、チャージポンプ回路１７４ の数を減らすことによって、チップ全体の消費電流を削減することができる。
【００７６】
なお、レギュレータ回路１７５ で発生された電圧Ｖｒｅｇはロウデコーダ１７２ を経由してメモリセルアレイ１６７ 内のワード線、つまりメモリセルのコントロールゲートに供給される。
【００７７】
なお、本発明に係る昇圧電圧発生回路は、上記フラッシュメモリに限らず、他のメモリ、ＤＲＡＭ、ＳＲＡＭ、強誘電帯ＲＡＭ、磁性メモリなどにおける昇圧電圧発生回路にも適用することが可能である。
【００７８】
【発明の効果】
上述したように本発明の半導体装置によれば、オシレータの出力クロックを昇圧駆動クロックとして供給するか否かを昇圧電圧検知回路の出力信号で直接制御することができるので、昇圧電圧が設定値に達してからオシレータの動作が停止するまでの昇圧動作を防止でき、その結果、昇圧電圧レベルの制御を精度よく行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示すブロック図。
【図２】図１の回路の動作を説明するために主要信号、主要電圧の波形を示す図。
【図３】図１中のクロック制御回路のうちの１個を代表的に取り出して一例および他の例を示す回路図。
【図４】本発明の第２の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示すブロック図。
【図５】図４の回路の動作を説明するために主要信号、主要電圧の波形を示す図。
【図６】図４中のクロック制御回路のうちの１個を代表的に取り出して一例を示す回路図。
【図７】フラッシュメモリにおける１つのメモリセルの素子断面構造を示す図。
【図８】ＮＯＲ型フラッシュメモリのメモリセルアレイの回路例を示す図。
【図９】図８のフラッシュメモリの動作時に、メモリセルのコントロールゲートに供給されるゲート電圧と、メモリセルのドレインに流れるドレイン電流との関係を示す図。
【図１０】図８のフラッシュメモリの動作時（データの読み出し、書込み、消去時）にメモリセルに対して供給されるゲート電圧Ｖｇ 、ドレイン電圧Ｖｄ 、ソース電圧Ｖｓ の値（バイアス条件）の一例を示す図。
【図１１】従来の昇圧電圧発生回路のシステム構成を示すブロック図。
【図１２】図１１の回路の動作を説明するために主要な信号、電圧の波形を示す図。
【図１３】図１１中のオシレータの一例を示す回路図。
【図１４】図１１中の昇圧回路の一例を示す回路図。
【図１５】図１１中の検知回路の一例を示す回路図。
【図１６】本発明を適用したフラッシュメモリの全体構成を概略的に示すブロック図。
【符号の説明】
１１…リングオシレータ（ＯＳＣ ）、
１２１ 〜１２４ …クロック制御回路（ＤＲＶＧＥＮ）、
１３１ 〜１３４ …昇圧回路（ＰＵＭＰ）、
１４…検知回路（ＤＥＴＥＣＴ）。
【発明の属する技術分野】
本発明は、電源電圧を昇圧する昇圧回路を備えた半導体装置に係り、特に発振回路から出力する位相がずれた複数のクロックにより昇圧駆動される昇圧回路を備えた半導体装置に関するもので、メモリセルのデータ消去、書込み、読み出しの際に使用される高電圧を昇圧回路で発生する半導体記憶装置などに使用される。
【０００２】
【従来の技術】
図７は、半導体記憶装置の１つであるフラッシュメモリにおける１つのメモリセルの素子断面構造を示している。図において、Ｐ型半導体基板（Ｐ−ｓｕｂｓｔｒａｔｅ）７１内にはＮ型ウエル領域（Ｎ−ｗｅｌｌ ）７２が形成されている。さらにこのＮ型ウエル領域７２内にはＰ型ウエル領域（Ｐ−ｗｅｌｌ ）７３が形成されている。上記Ｐ型ウエル領域７３内には、それぞれｎ＋型領域からなるメモリセルのソース、ドレイン領域７４、７５が互いに離間して形成されている。そして、このソース、ドレイン領域７４、７５相互間のチャネル領域上には、図示しない絶縁膜を介してフローティングゲート（Ｆｌｏａｔｉｎｇ ｇａｔｅ ）７６が形成され、さらにこのフローティングゲート７６上には、図示しない絶縁膜を介してコントロールゲート（Ｃｏｎｔｒｏｌ ｇａｔｅ）７７が形成されている。
【０００３】
また、上記Ｐ型半導体基板７１にはｐ＋ 型領域からなるコンタクト領域７８が、Ｎ型ウエル領域７２にはｎ＋ 型領域からなるコンタクト領域７９が、Ｐ型ウエル領域７３にはｐ＋ 型領域からなるコンタクト領域８０がそれぞれ形成されている。
【０００４】
動作時に、メモリセルのコントロールゲート７７にはゲート電圧Ｖｇ が、ドレイン領域７５にはドレイン電圧Ｖｄ が、ソース領域７４にはソース電圧Ｖｓ がそれぞれ供給される。また、コンタクト領域７９および８０にはソース電圧Ｖｓ と同じ電圧が、コンタクト領域７８には０ Ｖの接地電圧がそれぞれ供給される。
【０００５】
上記メモリセルは、フローティングゲート７６に蓄積される電子の量によってデータの”１” レベル、”０” レベルを記憶する。そして、記憶データのレベルに応じてコントロールゲート７７からみた閾値電圧が変わる。このようなメモリセルが複数設けられることによってメモリセルアレイが構成される。
【０００６】
図８は、ＮＯＲ型フラッシュメモリのメモリセルアレイの回路例を示している。複数のメモリセルＭＣが行列状に配置されており、同一行に配置されたメモリセルＭＣのコントロールゲートは、複数のワード線ＷＬ０ 〜ＷＬｎ のうち対応する１つのワード線に共通に接続されている。また、同一列に配置されたメモリセルＭＣのドレイン領域は、複数のビットＢＬ０ 〜ＢＬｍ のうち対応する１つのビット線に共通に接続されている。通常、メモリセルは複数のブロックに分割されており、同じブロック内のメモリセルＭＣのソース領域は複数のソース線ＳＬｉのうち対応するブロックのソース線に共通に接続されている。
【０００７】
図９は、図８のフラッシュメモリの動作時に、メモリセルのコントロールゲートに供給されるゲート電圧と、メモリセルのドレインに流れるドレイン電流との関係を示している。
【０００８】
ここでは、フローティングゲートに蓄積される電子の量が比較的多い状態、すなわちメモリセルの閾値電圧Ｖｔｈが高い状態を”０” データ（”０” データを記憶しているメモリセルを”０” ｃｅｌｌと称する）とし、逆に比較的少ない状態、すなわちメモリセルの閾値電圧Ｖｔｈが低い状態を”１” データ（”１” データを記憶しているメモリセルを”１” ｃｅｌｌと称する）としている。
【０００９】
図１０は、図８のフラッシュメモリの動作時（データの読み出し、書込み、消去時）にメモリセルに対して供給されるゲート電圧Ｖｇ 、ドレイン電圧Ｖｄ 、ソース電圧Ｖｓ の値（バイアス条件）の一例を示している。
【００１０】
データの読み出し時には、Ｖｇ 、Ｖｄ 、Ｖｓ はそれぞれ５ Ｖ、１ Ｖ、０ Ｖにされる。データの書込み時には、Ｖｇ 、Ｖｓ はそれぞれ９ Ｖ、０ Ｖにされ、Ｖｄ は”０” データを書込むメモリセルについては５ Ｖ、そうでないメモリセル（元の”１” データのままにされるメモリセル）については０ Ｖにされる。さらに、消去時には、Ｖｇ 、Ｖｓ はそれぞれ−７ Ｖ、１０Ｖにされ、Ｖｄ はフローティング状態にされる。
【００１１】
データの読み出しは、ドレイン領域に所定の電圧（本例では１ Ｖ）を供給した状態でコントロールゲートにゲート電圧Ｖｒｅａｄ （本例では５ Ｖ）を供給した時に、セル電流が流れる否かによって判定される。この判定は、図示しないセンスアンプにより、リファレンスセルに流れるリファレンス電流（Ｉｒｅｆ ）との比較により行われる。
【００１２】
消去は、Ｐ型ウエル領域（図７中７３）を共有する複数のメモリセルで一括して行われる。この消去時には、ファウラ・ノルトハイム（Ｆ・Ｎ）トンネル現象によってフローティングゲート７６からＰ型ウエル領域７３に電子が流れ、消去対象のメモリセルは全て”１” ｃｅｌｌにされる。
【００１３】
書込みはメモリセル１個毎に行われる。”０” データを書込むメモリセルのビット線を５ Ｖにバイアスして、チャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲート７６に注入する。元の”１” データのままとしたい”１” ｃｅｌｌのビット線は０ Ｖにされる。これにより、非書込みのメモリセルでは、フローティングゲート７６に対する電子の注入が起きず、閾値電圧Ｖｔｈの変化は生じない。
【００１４】
また、フラッシュメモリでは、書込み時および消去時に、書込みや消去の程度を確認するために書込みベリファイ動作や消去ベリファイ動作が行われる。書込みベリファイ動作は、コントロールゲート７７の電圧を、読出し時の電圧Ｖｒｅａｄ（本例では５ Ｖ）に比べて高い電圧Ｖｐｖ（例えば７ Ｖ）に設定して”０” 読み動作を行う。そして、書込み動作と書込みベリファイ動作とを交互に繰り返して実行し、書込み対象のメモリセルのデータが全て”０” になったら書込み動作が終了する。
【００１５】
消去時の場合には、コントロールゲート７７の電圧を、読出し時の電圧Ｖｒｅａｄに比べて低い電圧Ｖｅｖ（例えば３．５ Ｖ）に設定して”１” 読み動作を行う。そして、消去動作と消去ベリファイ動作とを交互に繰り返して実行し、消去対象のメモリセルのデータが全て”１” になったら消去動作が終了する。これにより、セル電流Ｉｃｅｌｌが十分に確保される。
【００１６】
このようにメモリセルのコントロールゲートに供給される電圧は、動作モードに応じて、例えば９ Ｖ、７ Ｖ、５ Ｖ、３．５ Ｖというように様々の値に変化する。これらの電圧のうち９ Ｖ、７ Ｖ、５ Ｖは、外部から供給される電源電圧よりも高い電圧である。
【００１７】
上記のような９ Ｖ、７ Ｖ、５ Ｖなど、外部から供給される電源電圧よりも高い種々の電圧を生成するために、電源電圧を昇圧する昇圧回路を必要な数だけ設けるようにしており、これら複数の昇圧回路の出力をスイッチによって適宜選択し、メモリセルのコントロールゲートに供給するようにしている。
【００１８】
上記したフラッシュメモリなどのように、外部から供給される電源電圧よりも高い種々の電圧をチップ内部で生成してデータ読み出しや書換えを行うメモリでは、電源電圧を昇圧する昇圧回路が用いられている。
【００１９】
図１１は、従来の昇圧電圧発生回路のシステム構成の一例を示す。図１２は、図１１の昇圧電圧発生回路の動作を説明するために主要な信号あるいは電圧の波形を示す。
【００２０】
図１１の昇圧回路の構成は、周知であり、発振回路（ＯＳＣ ）１０１ 、チャージポンプ回路を用いた例えば４個の昇圧回路（ＰＵＭＰ）１０２ 〜１０５ 、電圧検知回路（ＤＥＴＥＣＴ）１０６ が接続されてなる。
【００２１】
発振回路１０１ は、例えば図１３に示す構成のリング発振回路からなり、発振活性化信号ＯＳＣＥ入力の論理レベルに応じて発振動作／発振停止が制御され、ＯＳＣＥが”Ｈ” の期間に発振動作し、位相のずれた４個のクロックＣＬＫ０〜ＣＬＫ３を生成し、昇圧回路１０２ 〜１０５ に供給するものである。
【００２２】
各昇圧回路１０２ 〜１０５ は、例えば図１４に示すように、ゲート・ソース同士が接続されたＩ タイプ（ｉｎｔｒｉｎｓｉｃ ｔｙｐｅ：閾値が０ Ｖ近傍）のＮＭＯＳトランジスタＱとキャパシタＣ が複数組接続されてなるチャージポンプ回路が２系統設けられ、この２系統のチャージポンプ回路の各出力ノードが共通に接続されてなる。この場合、一方の系統のチャージポンプ回路は、駆動クロックＤＲＶ 入力がインバータＩＶ１ を介して供給されることによって昇圧駆動され、電源電圧Ｖｃｃを昇圧した電圧を出力ノードＯＵＴ に出力する。これに対して、他方の系統のチャージポンプ回路は、駆動クロックＤＲＶ 入力が二段のインバータＩＶ２ 、ＩＶ３ を介して供給されることによって昇圧駆動され、電源電圧Ｖｃｃを昇圧した電圧を出力ノードＯＵＴ に出力する。
【００２３】
電圧検知回路１０６ は、例えば図１５に示すように、レベルシフト回路１０７ と、抵抗分圧回路１０８ と、電圧比較回路１０９ が接続されて構成され、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰの分割電圧Ｖｄｉｖ が基準電圧Ｖｒｅｆ より高いか低いかを検知し、その結果に応じて発振活性化信号ＯＳＣＥ出力を”Ｌ” または”Ｈ” にする。
【００２４】
前記レベルシフト回路１０７ は、昇圧電圧ＶＰＰがソースに接続されるＰＭＯＳトランジスタＱＰ１ 、ＱＰ２ と、このトランジスタＱＰ１ 、ＱＰ２ の各ドレインと接地ノードとの間に対応して接続されたＮＭＯＳトランジスタＱＮ１ 、ＱＮ２ と、昇圧活性化信号ＶＰＰＥが入力し、これを反転してトランジスタＱＮ１ のゲートに入力するインバータＩＶ４と、このインバータＩＶ４ の出力を反転してトランジスタＱＮ２ のゲートに入力するインバータＩＶ５ とからなる。
【００２５】
前記抵抗分圧回路１０８ は、昇圧電圧ＶＰＰがソースに接続され、前記レベルシフト回路１０７ の出力がゲートに入力するＰＭＯＳトランジスタＱＰ３ と、このトランジスタＱＰ３ のドレインと接地ノードとの間に直列に接続された電圧分割用の２個の抵抗Ｒ１、Ｒ２および昇圧活性化信号ＶＰＰＥがゲートに入力する活性化制御用のＮＭＯＳトランジスタＱＮ３ とからなる。
【００２６】
前記電圧比較回路１０９ は、抵抗分圧回路１０８ の抵抗Ｒ１、Ｒ２によって分割された分割電圧Ｖｄ を基準電圧Ｖｒｅｆ と比較して前記発振活性化信号ＯＳＣＥを発生する。
【００２７】
次に、上記構成の昇圧電圧発生回路の動作を説明する。
【００２８】
電圧検知回路１０６ において、昇圧活性化信号ＶＰＰＥ入力が”Ｈ” になると、インバータＩＶ４ の出力が”Ｌ” 、インバータＩＶ５ の出力が”Ｈ” となり、レベルシフト回路１０７ の出力が”Ｌ” になる。すると、ＰＭＯＳトランジスタＱＰ３ がオンし、昇圧電圧ＶＰＰが２個の抵抗Ｒ１、Ｒ２によって分割され、この分割電圧Ｖｄｉｖ が電圧比較回路１０９ により基準電圧Ｖｒｅｆ と比較される。昇圧回路１０２ 〜１０５ の動作直後は昇圧電圧ＶＰＰの値が低いので、Ｖｒｅｆ ＞Ｖｄｉｖ の関係となり、電圧比較回路１０９ の出力である発振活性化信号ＯＳＣＥは”Ｈ” になる。
【００２９】
発振活性化信号ＯＳＣＥが”Ｈ” になって発振回路１０１ が発振動作し、位相のずれたクロックＣＬＫ０〜ＣＬＫ３が生成される。４個の昇圧回路１０２ 〜１０５ は、それぞれ対応して上記クロックＣＬＫ０〜ＣＬＫ３が駆動クロックＤＲＶ として入力して昇圧動作を行い、それぞれの出力ノードＯＵＴ の電圧が合成されて昇圧電圧ＶＰＰとなる。この際、４個の昇圧回路１０２ 〜１０５ は位相のずれたクロックＣＬＫ０〜ＣＬＫ３で昇圧動作が制御されるので、全体のピーク電流を抑えることができる。
【００３０】
電圧検知回路１０６ は、昇圧電圧ＶＰＰが入力し、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰが目標値より高くなった（Ｖｒｅｆ ＜Ｖｄｉｖ ）時を検知すると、発振活性化信号出力ＯＳＣＥを”Ｌ” にし、リング発振回路１０１ の発振動作を停止させ、昇圧回路１０２ 〜１０５ の昇圧動作を停止させる。
【００３１】
この状態で昇圧電圧ＶＰＰが目標値よりも低下すると、発振活性化信号ＯＳＣＥは再び”Ｈ” になり、発振動作が再開され、昇圧回路１０２ 〜１０５ における電荷の転送動作も再開される。このような動作は、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間中に繰り返して行われ、これにより昇圧電圧ＶＰＰが出力される。
【００３２】
ところで、図１３に示した従来のリング発振回路１０１ は、発振活性化信号ＯＳＣＥが”Ｌ” になっても直ちにクロックＣＬＫ０〜ＣＬＫ３を停止させることなく、ＣＬＫ３を出力するまで動作した後に停止する。このため、図１２に示すように、昇圧電圧ＶＰＰの目標値をＶＰＰ２ に設定しても、この目標値ＶＰＰ２ のレベルを電圧検知回路１０６が検知した後もしばらくクロックＣＬＫ０〜ＣＬＫ３が発生するので、実際には昇圧電圧ＶＰＰが目標オーバー値ＶＰＰ１ （＞ＶＰＰ２ ）のレベルまで上がってしまう。
【００３３】
この場合、昇圧回路１０２ 〜１０５ の電源電圧Ｖｃｃが高いほど、１クロック動作時の昇圧回路１０２ 〜１０５ の出力電流が増えるので、目標オーバー値ＶＰＰ１ のレベルはＶｃｃ依存性があり、Ｖｃｃが高いほどＶＰＰ１ のレベルも高くなってしまう。しかし、昇圧電圧ＶＰＰはＶｃｃ依存性が小さいことが望ましいので、特に広い範囲のＶｃｃを補償する場合には、この昇圧電圧ＶＰＰのＶｃｃ依存性が問題になってくる。
【００３４】
【発明が解決しようとする課題】
上記したように発振回路が活性化されている期間に出力する位相がずれた複数のクロックにより駆動される従来の昇圧回路は、昇圧電圧が目標値に達したことを電圧検知回路が検知して発振活性化信号を非活性化した後も、しばらくクロックが入力することに起因してしばらく昇圧動作が継続し、昇圧回路の出力電流が増え、昇圧電圧の電源電圧依存性が大きくなるという問題があった。
【００３５】
本発明は上記の問題点を解決するためになされたもので、位相がずれた複数のクロックを発生するための発振回路の発振活性化信号を非活性化した後に直ぐに昇圧動作が停止し、昇圧回路の出力電流の増加を抑制し、昇圧電圧の電源電圧依存性を小さく抑制し得る昇圧電圧発生回路を備えた半導体装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】
本発明の半導体装置は、位相のずれた複数のクロックを出力するクロック発生回路と、それぞれ昇圧駆動用クロックが入力し、電源電圧より高い昇圧電圧を発生し、出力ノードが共通に接続された複数の昇圧回路と、前記昇圧電圧を検知して所望の電圧より低い時に第１の論理レベルとなり、高い時に第２の論理レベルとなる検知信号を出力する電圧検知回路と、それぞれ前記複数の各クロック出力及び前記検知信号が入力し、該検知信号が第１の論理レベルの時には前記クロック発生回路の各クロック出力を前記各昇圧駆動用クロックとして転送させて前記昇圧電圧の昇圧動作を開始させ、前記検知信号が第２の論理レベルの時には前記昇圧駆動用クロックの論理レベルを保持して前記昇圧電圧の昇圧動作を停止させ、前記検知信号が第２の論理レベルから第１の論理レベルになった後に前記クロック発生回路の各クロック出力を前記昇圧駆動用クロックとして転送させるタイミングが、前記各クロック出力を転送させた時に保持状態の昇圧駆動用クロックの論理レベルが変化しないタイミングに設定される複数のクロック制御回路とを具備することを特徴とする。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３８】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示している。図２は、図１の回路の動作を説明するために主要信号あるいは主要電圧の波形を示す。
【００３９】
図１において、発振回路（ＯＳＣ ）１１は、発振活性化信号ＯＳＣＥが”Ｈの期間に動作し、位相のずれた例えば４個のクロックＣＬＫｉ（ｉ＝０ 〜３ ）を生成するものであり、例えば図１３を参照して前述したリング発振回路１０１ と同様に構成されたリング発振回路からなる。
【００４０】
４個のクロック制御回路（ＤＲＶＧＥＮ）１２１ 〜１２４ は、前記発振活性化信号ＯＳＣＥが共通に入力するとともにそれぞれ対応して前記クロックＣＬＫｉが入力し、４個の昇圧駆動クロックＤＲＶｉ（ｉ＝０ 〜３ ）を生成する。
【００４１】
４個の昇圧回路（ＰＵＭＰ）１３１ 〜１３４ は、上記昇圧駆動クロックＤＲＶｉ（ｉ＝０ 〜３ ）が対応して入力して昇圧動作を行い、電源電圧Ｖｃｃを昇圧した電圧をそれぞれの出力ノードＯＵＴ に出力し、各出力ノードＯＵＴ の電圧が合成されて昇圧電圧ＶＰＰとなるものであり、例えば図１４を参照して前述した昇圧回路１０２ 〜１０５ と同様に構成されている。
【００４２】
電圧検知回路（ＤＥＴＥＣＴ）１４は、昇圧電圧ＶＰＰが入力し、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰが目標値より高いか低いかに応じて発振活性化信号ＯＳＣＥ出力を”Ｌ” または”Ｈ” にするものである。この場合、目標値を検知すると、発振活性化信号出力ＯＳＣＥを”Ｌ” にし、リング発振回路１１の動作を停止し、各昇圧回路１３１ 〜１３４ の昇圧動作を停止させるものであり、例えば図１５を参照して前述した電圧検知回路１０６ と同様に構成されている。
【００４３】
上記構成の昇圧電圧発生回路において、電圧検知回路１４に入力する昇圧活性化信号ＶＰＰＥが”Ｈ” になると、発振活性化信号ＯＳＣＥが”Ｈ” になってリング発振回路１１が動作し、位相のずれた４個のクロックＣＬＫｉが生成される。これにより、位相のずれた４個の昇圧駆動クロックＤＲＶｉが生成され、４個の昇圧回路１３１ 〜１３４ が昇圧動作を行い、昇圧電圧ＶＰＰが得られる。この際、４個の昇圧回路１３１ 〜１３４ は、位相のずれた昇圧駆動クロックＤＲＶｉで昇圧動作が制御されるので、全体のピーク電流を抑えることができる。
【００４４】
電圧検知回路１４は、昇圧活性化信号ＶＰＰＥが”Ｈ” の期間に昇圧電圧ＶＰＰが目標値より高い時を検知すると、発振活性化信号ＯＳＣＥ出力を”Ｌ” にし、リング発振回路１１の動作を停止させるとともにその時点の昇圧駆動クロックＤＲＶｉを保持させることにより、昇圧回路１３１ 〜１３４ の昇圧動作を停止させる。
【００４５】
図３（ａ）は、図１中のクロック制御回路１２１ 〜１２４ のうちの１個を代表的に取り出して一例を示す回路図である。
【００４６】
図３（ａ）において、リング発振回路（図１中１１）から入力するクロックＣＬＫｉはクロックトインバータ３１に入力し、このクロックトインバータ３１の出力は２個のインバータが逆並列接続されてなるラッチ回路３２を経て対応する昇圧回路（図１中１３１ 〜１３４ ）の昇圧駆動クロックＤＲＶｉとなる。
【００４７】
３３は上記クロックトインバータ３１の活性化制御を行う制御回路である。この制御回路３３は、発振活性化信号ＯＳＣＥが入力するインバータ３４と、前記クロックＣＬＫｉおよび昇圧駆動クロックＤＲＶｉが入力する排他的ノアゲート３５と、上記インバータ３４の出力をリセット入力、前記排他的ノアゲート３５の出力をセット入力とするフリップフロップ回路３６とからなる。そして、このフリップフロップ回路３６のセット出力が前記クロックトインバータ３１の活性化制御信号として供給される。
【００４８】
図３（ｂ）は、図１中のクロック制御回路１２１ 〜１２４ のうちの１個を代表的に取り出して他の例を示す回路図である。
【００４９】
このクロック制御回路は、図３（ａ）を参照して前述したクロック制御回路と比べて、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路の反転段数が奇数である（例えばクロックＣＬＫｉはインバータ３０を経てクロックトインバータ３１に入力する）点、これに伴って排他的ノアゲート３５に代えて排他的オアゲート３７が用いられている点が異なり、その他は同じであるので図３（ａ）中と同一符号を付している。
【００５０】
次に、図２を参照して図１の回路と図３（ａ）の回路の動作を説明する。
【００５１】
図３（ａ）のクロック制御回路において、発振活性化信号ＯＳＣＥが”Ｈ” の時には、インバータ３４の出力が”Ｌ” 、フリップフロップ回路３６のセット出力が”Ｈ” であり、クロックトインバータ３１を活性化する。これにより、クロックＣＬＫｉに対応して昇圧駆動クロックＤＲＶｉが変化し、対応する昇圧回路１３１ 〜１３４ の昇圧動作が行われ、昇圧電圧ＶＰＰが得られる。
【００５２】
上記昇圧電圧ＶＰＰが目標値のレベルより高い／低いに応じて、図１の電圧検知回路１４は発振活性化信号ＯＳＣＥを”Ｌ” ／”Ｈ” にする。発振活性化信号ＯＳＣＥが”Ｌ” になると、インバータ３４の出力が”Ｈ” になり、フリップフロップ回路３６のセット出力が”Ｌ” になり、クロックトインバータ３１が非活性化され、ＣＬＫｉ入力は転送されなくなる。これにより、その時点の昇圧駆動クロックＤＲＶｉの論理レベルがラッチ回路３２により保持され、昇圧駆動クロックＤＲＶｉは変化しなくなり、対応する昇圧回路１３１ 〜１３４ の昇圧動作が停止する。したがって、図１の電圧検知回路１４が昇圧電圧ＶＰＰの目標値のレベルを検知した後、昇圧電圧ＶＰＰの不要な上昇を引き起こさない。
【００５３】
その後、昇圧電圧ＶＰＰが検知抵抗やデバイスのリーク電流により次第に低下し、昇圧電圧ＶＰＰが目標値のレベルより下がると、発振活性化信号ＯＳＣＥが再び”Ｈ” になる。この後、ＣＬＫｉ入力の論理レベルが所定の論理レベルになると、フリップフロップ回路３６をセットさせてセット出力を”Ｈ” にし、クロックトインバータ３１を再び活性化してＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路をオンさせ、昇圧動作を再開させる。
【００５４】
昇圧動作の再開により、数回の昇圧動作で昇圧電圧ＶＰＰのレベルが回復し、発振活性化信号ＯＳＣＥが再び”Ｌ” になると、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路は再びオフになる。本例では、昇圧駆動クロックＤＲＶｉの変化が２回（昇圧駆動クロックＤＲＶ０の立上がりおよび立下がり）の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しており、昇圧電圧ＶＰＰのオーバーシュートは小さくなっている。したがって、従来例では、昇圧動作を再開する際に昇圧駆動クロックＤＲＶｉの変化が８回程度の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しているのに比較して、昇圧電圧ＶＰＰのオーバーシュートは１／４程度で済む。
【００５５】
ところで、前記したように昇圧動作を再開させる際、クロックトインバータ３１の活性化タイミングを選択設定することにより、ＣＬＫｉ入力がクロックトインバータ３１を転送された時に保持状態の昇圧駆動クロックＤＲＶｉの論理レベルが変化しないようにし、昇圧電圧ＶＰＰの不要な上昇を引き起こさないように昇圧動作を再開させ、昇圧電圧ＶＰＰのＶｃｃ依存性を小さくすることが望ましい。
【００５６】
そのためには、図３（ａ）に示したクロック制御回路のように、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路の反転段数が偶数であれば、ＣＬＫｉ入力の論理レベルが保持状態の昇圧駆動クロックＤＲＶｉの論理レベルに一致した時を検知し、この検知信号によりフリップフロップ回路３６をセットさせてそのセット出力（クロックトインバータ３１の活性化信号）を”Ｈ” にさせればよい。
【００５７】
これに対して、図３（ｂ）に示したクロック制御回路のように、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路の反転段数が奇数であれば、ＣＬＫｉ入力の論理レベルが保持状態の昇圧駆動クロックＤＲＶｉの論理レベルに不一致の時を検知し、この検知信号によりフリップフロップ回路３６をセットさせてそのセット出力（クロックトインバータ３１の活性化信号）を”Ｈ” にさせればよい。
【００５８】
なお、図１中の昇圧回路１３１ 〜１３４ は、図１４に示した昇圧回路１０２ 〜１０５ と同様に、２系統のチャージポンプ回路が対応して昇圧駆動クロックＤＲＶｉの立上がり時および立下がり時にそれぞれ昇圧駆動され、それぞれの出力が合成されているが、昇圧駆動クロックＤＲＶｉの立上がり時に昇圧駆動される１系統のチャージポンプ回路を用いるようにしてもよい。
【００５９】
＜第２の実施の形態＞
図４は、本発明の第２の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示している。図５は、図４の昇圧電圧発生回路の動作を説明するために主要信号あるいは主要電圧の波形を示す。
【００６０】
図４の昇圧電圧発生回路は、図１を参照して前述した昇圧電圧発生回路と比べて、クロック制御回路（ＤＲＶＧＥＮ）１２１ 〜１２４ に代えて構成を簡略化したクロック制御回路（ＣＬＫＳＷ ）１２１ａ〜１２４ａを用いた点が異なり、その他は同じであるので同一符号を付している。
【００６１】
図６は、図４中のクロック制御回路１２１ａ〜１２４ａのうちの１個を代表的に取り出して示す回路図である。
【００６２】
このクロック制御回路は、図３（ａ）を参照して前述したクロック制御回路と比べて、クロックトインバータ３１の活性化信号として発振活性化信号ＯＳＣＥが使用されており、制御回路３３が省略され、構成が簡単化されている点が異なり、その他は同じであるので図３（ａ）中と同一符号を付している。
【００６３】
このクロック制御回路は、発振活性化信号ＯＳＣＥが”Ｌ” になると、その時点の昇圧駆動クロックＤＲＶｉを保持し、ＣＬＫｉ入力を転送しない。したがって、図１の電圧検知回路１４が昇圧電圧ＶＰＰの目標値のレベルを検知した後、昇圧電圧ＶＰＰの不要な上昇を引き起こさない。
【００６４】
その後、昇圧電圧ＶＰＰが検知抵抗やデバイスのリーク電流により次第に低下し、昇圧電圧ＶＰＰが目標値のレベルより下がって発振活性化信号ＯＳＣＥが再び”Ｈ” になると、ＣＬＫｉ入力の論理レベルに関係なく、直ちにクロックトインバータ３１を活性化して昇圧動作を再開させる。
【００６５】
この際、仮にＣＬＫｉ入力の論理レベルと保持状態の昇圧駆動クロックＤＲＶｉの論理レベルが反転関係にあった場合には、発振活性化信号ＯＳＣＥが”Ｈ” になった瞬間に昇圧駆動クロックＤＲＶｉが”Ｈ” になる可能性がある。この時、図４の４個の昇圧回路１３１ 〜１３４ が同時に活性化して昇圧動作すると、ピーク電流が増えてしまう。しかし、この現象は、昇圧動作再開時のみの短期間であり、この短期間のピーク電流の増加が問題とならない場合には、第２の実施の形態でも支障はない。
【００６６】
なお、前記昇圧動作を再開させると、数回の昇圧動作で昇圧電圧ＶＰＰのレベルが回復し、発振活性化信号ＯＳＣＥが再び”Ｌ” になると、ＣＬＫｉ入力と昇圧駆動クロックＤＲＶｉとの間の経路は再びオフになる。本例では、昇圧駆動クロックＤＲＶｉの変化が５回（昇圧駆動クロックＤＲＶ０の立上がりおよび立下がり、ＤＲＶ１の立上がりおよび立下がり、ＤＲＶ２の立上がり）の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しており、昇圧電圧ＶＰＰのオーバーシュートは小さくなっている。したがって、従来例では、昇圧動作を再開する際に昇圧駆動クロックＤＲＶｉの変化が８回程度の昇圧動作で昇圧電圧ＶＰＰのレベルが回復しているのに比較して、昇圧電圧ＶＰＰのオーバーシュートは５／８程度で済む。
【００６７】
なお、本発明に係る昇圧電圧発生回路は、フラッシュメモリの読み出しワード線電圧、書込みワード線電圧、書込みビット線電圧、消去電圧の発生回路に適用可能である。
【００６８】
図１６は、本発明を適用可能なフラッシュメモリの全体構成の一例を概略的に示すブロック図である。図１６において、アドレスラッチ（Ａｄｄｒｅｓｓ ｌａｔｃｈ ）１６１ は、外部のアドレスバス（Ａｄｄｒｅｓｓ ｂｕｓ ）からアドレスを受けてラッチする。アドレスカウンタ（Ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ ）１６２ は、アドレスラッチ１６１ のラッチアドレスを受けてカウントする。アドレスバッファ（Ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）１６３ は、アドレスカウンタ１６２ のカウント出力を受け、読み出しまたは書込みまたは消去するメモリセルに対応した内部アドレスを出力する。
【００６９】
Ｉ／Ｏ バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ ）１６４ は、外部のデータバス（Ｄａｔａ ｂｕｓ）との内部のデータラッチ（Ｄａｔａ ｌａｔｃｈ）１６５ と間で読み出しデータ／書込みデータを授受する。センスアンプ（ｓｅｎｓｅ ａｍｐ ）１６６ は、読み出し時にメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ ）１６７ 内のメモリセルのデータをカラムゲート回路（ｃｏｌｕｍｎ ｇａｔｅｓ）１６８ を介してセンスしてデータラッチ（Ｄａｔａ ｌａｔｃｈ）１６５ に出力する。
【００７０】
書込み回路（Ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ ）１６９ は、書込み時にデータラッチ１６５ から供給される書込みデータが入力し、カラムゲート回路（ｃｏｌｕｍｎ ｇａｔｅｓ）１６８ を介してメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ ）１６７ 内の対応するビット線に書込み電圧を供給する。
【００７１】
コマンドレジスタ（Ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）１７０ は、外部のコントロールバス（Ｃｏｎｔｒｏｌ ｂｕｓ ）から入力されるコマンド（書込みや消去コマンドなど）を保持する。コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）１７１ は、コマンドレジスタ１７０ で保持されているコマンドを受けて、メモリ内の各回路を制御するための制御信号を発生する。
【００７２】
ロウデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ ）１７２ は、アドレスバッファ１６３ から出力される内部アドレスを受け、メモリセルアレイ１６７ 内の対応するワード線を選択する。カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１７３ は、アドレスバッファ１６３ から出力される内部アドレスを受け、カラムゲート回路１６８ 内のカラムゲートを内部アドレスに応じて選択駆動する。これにより、メモリセルアレイ１６７ 内の選択ビット線が、カラムゲート回路１６８ を介してセンスアンプ１６６ に接続される。
【００７３】
チャージポンプ回路（Ｃｈａｒｇｅ ｐｕｍｐｓ）１７４ は、外部電源電圧を昇圧して書込み用の５ Ｖの電圧、消去用の１０Ｖ（Ｖｐｐ ）及び−７ Ｖの電圧を発生する。このチャージポンプ回路（Ｃｈａｒｇｅ ｐｕｍｐｓ）１７４ を含む昇圧電圧発生回路に本発明を適用可能である。
【００７４】
上記チャージポンプ回路１７４ で発生された書込み用の５ Ｖの電圧は書込み回路１６９ に供給され、−７ Ｖの電圧はメモリセルアレイ１６７ に供給され、１０Ｖの電圧Ｖｐｐ はレギュレータ回路（Ｒｅｇｕｌａｔｏｒ ）１７５ に供給される。
【００７５】
このレギュレータ回路１７５ は、メモリセルの書込み時や読み出し時にワード線、つまりメモリセルのコントロールゲートに供給するための種々の電圧Ｖｒｅｇを、１つのチャージポンプ回路１７４ で得られる電圧から時系列的に順次出力することが可能である。これにより、フラッシュメモリは、いくつものチャージポンプ回路を設ける必要がなくなり、この結果、チップ全体の面積の大型化を防ぐことができる。しかも、チャージポンプ回路１７４ には比較的大きな電流が流れ、消費電流が多いために、チャージポンプ回路１７４ の数を減らすことによって、チップ全体の消費電流を削減することができる。
【００７６】
なお、レギュレータ回路１７５ で発生された電圧Ｖｒｅｇはロウデコーダ１７２ を経由してメモリセルアレイ１６７ 内のワード線、つまりメモリセルのコントロールゲートに供給される。
【００７７】
なお、本発明に係る昇圧電圧発生回路は、上記フラッシュメモリに限らず、他のメモリ、ＤＲＡＭ、ＳＲＡＭ、強誘電帯ＲＡＭ、磁性メモリなどにおける昇圧電圧発生回路にも適用することが可能である。
【００７８】
【発明の効果】
上述したように本発明の半導体装置によれば、オシレータの出力クロックを昇圧駆動クロックとして供給するか否かを昇圧電圧検知回路の出力信号で直接制御することができるので、昇圧電圧が設定値に達してからオシレータの動作が停止するまでの昇圧動作を防止でき、その結果、昇圧電圧レベルの制御を精度よく行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示すブロック図。
【図２】図１の回路の動作を説明するために主要信号、主要電圧の波形を示す図。
【図３】図１中のクロック制御回路のうちの１個を代表的に取り出して一例および他の例を示す回路図。
【図４】本発明の第２の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示すブロック図。
【図５】図４の回路の動作を説明するために主要信号、主要電圧の波形を示す図。
【図６】図４中のクロック制御回路のうちの１個を代表的に取り出して一例を示す回路図。
【図７】フラッシュメモリにおける１つのメモリセルの素子断面構造を示す図。
【図８】ＮＯＲ型フラッシュメモリのメモリセルアレイの回路例を示す図。
【図９】図８のフラッシュメモリの動作時に、メモリセルのコントロールゲートに供給されるゲート電圧と、メモリセルのドレインに流れるドレイン電流との関係を示す図。
【図１０】図８のフラッシュメモリの動作時（データの読み出し、書込み、消去時）にメモリセルに対して供給されるゲート電圧Ｖｇ 、ドレイン電圧Ｖｄ 、ソース電圧Ｖｓ の値（バイアス条件）の一例を示す図。
【図１１】従来の昇圧電圧発生回路のシステム構成を示すブロック図。
【図１２】図１１の回路の動作を説明するために主要な信号、電圧の波形を示す図。
【図１３】図１１中のオシレータの一例を示す回路図。
【図１４】図１１中の昇圧回路の一例を示す回路図。
【図１５】図１１中の検知回路の一例を示す回路図。
【図１６】本発明を適用したフラッシュメモリの全体構成を概略的に示すブロック図。
【符号の説明】
１１…リングオシレータ（ＯＳＣ ）、
１２１ 〜１２４ …クロック制御回路（ＤＲＶＧＥＮ）、
１３１ 〜１３４ …昇圧回路（ＰＵＭＰ）、
１４…検知回路（ＤＥＴＥＣＴ）。
Claims (4)
- 位相のずれた複数のクロックを出力するクロック発生回路と、
それぞれ昇圧駆動用クロックが入力し、電源電圧より高い昇圧電圧を発生し、出力ノードが共通に接続された複数の昇圧回路と、
前記昇圧電圧を検知して所望の電圧より低い時に第１の論理レベルとなり、高い時に第２の論理レベルとなる検知信号を出力する電圧検知回路と、
それぞれ前記複数の各クロック出力及び前記検知信号が入力し、該検知信号が第１の論理レベルの時には前記クロック発生回路の各クロック出力を前記各昇圧駆動用クロックとして転送させて前記昇圧電圧の昇圧動作を開始させ、前記検知信号が第２の論理レベルの時には前記昇圧駆動用クロックの論理レベルを保持して前記昇圧電圧の昇圧動作を停止させ、前記検知信号が第２の論理レベルから第１の論理レベルになった後に前記クロック発生回路の各クロック出力を前記昇圧駆動用クロックとして転送させるタイミングが、前記各クロック出力を転送させた時に保持状態の昇圧駆動用クロックの論理レベルが変化しないタイミングに設定される複数のクロック制御回路
とを具備することを特徴とする半導体装置。 - 前記複数の各クロック制御回路は、前記クロック発生回路のクロック出力を転送させる経路の反転段数が偶数であり、前記クロック出力の論理レベルが保持状態の昇圧駆動用クロックの論理レベルに一致した時を検知した時に前記クロック出力を転送させることを特徴とする請求項１記載の半導体装置。
- 前記複数の各クロック制御回路は、前記クロック発生回路のクロック出力を転送させる経路の反転段数が奇数であり、前記クロック出力の論理レベルが保持状態の昇圧駆動用クロックの論理レベルに不一致となった時を検知した時に前記クロック出力を転送させることを特徴とする請求項１記載の半導体装置。
- 前記複数の各昇圧回路は、内蔵のメモリセルのデータ消去あるいは書込みあるいは読み出しの際に使用される高電圧を発生することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288329A JP3583703B2 (ja) | 2000-09-22 | 2000-09-22 | 半導体装置 |
| US09/957,029 US6438034B1 (en) | 2000-09-22 | 2001-09-21 | Semiconductor device |
| US10/180,083 US6567309B2 (en) | 2000-09-22 | 2002-06-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288329A JP3583703B2 (ja) | 2000-09-22 | 2000-09-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002101644A JP2002101644A (ja) | 2002-04-05 |
| JP3583703B2 true JP3583703B2 (ja) | 2004-11-04 |
Family
ID=18771928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000288329A Expired - Fee Related JP3583703B2 (ja) | 2000-09-22 | 2000-09-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6438034B1 (ja) |
| JP (1) | JP3583703B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4156248B2 (ja) * | 2002-02-18 | 2008-09-24 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| KR100543318B1 (ko) * | 2002-10-07 | 2006-01-20 | 주식회사 하이닉스반도체 | 부스팅 전압 제어회로 |
| US6858135B2 (en) * | 2002-11-15 | 2005-02-22 | Advanced Research And Technology Institute, Inc. | Hydrophilic monolithic columns for separation of saccharide mixtures |
| KR100520138B1 (ko) * | 2002-11-28 | 2005-10-10 | 주식회사 하이닉스반도체 | 펌핑전압 발생장치 |
| US6961259B2 (en) * | 2003-01-23 | 2005-11-01 | Micron Technology, Inc. | Apparatus and methods for optically-coupled memory systems |
| US6930536B2 (en) * | 2003-11-04 | 2005-08-16 | Micron Technology, Inc. | Voltage booster |
| US7876339B2 (en) | 2004-08-19 | 2011-01-25 | Sharp Kabushiki Kaisha | Multi-primary color display device and liquid crystal display device |
| US7196940B1 (en) * | 2004-10-22 | 2007-03-27 | Xilinx, Inc. | Method and apparatus for a multiplexed address line driver |
| KR100691358B1 (ko) * | 2005-01-25 | 2007-03-12 | 삼성전자주식회사 | 모드 레지스터 세트의 신호를 이용하는 반도체 메모리장치의 승압소자 구동신호 발생회로 및 발생방법 |
| JP4950049B2 (ja) * | 2005-07-25 | 2012-06-13 | スパンション エルエルシー | 半導体装置およびその制御方法 |
| WO2007017926A1 (ja) | 2005-08-08 | 2007-02-15 | Spansion Llc | 半導体装置およびその制御方法 |
| US7443230B2 (en) * | 2006-08-10 | 2008-10-28 | Elite Semiconductor Memory Technology Inc. | Charge pump circuit |
| JP2008112507A (ja) * | 2006-10-30 | 2008-05-15 | Toshiba Corp | 半導体記憶装置 |
| KR100894490B1 (ko) * | 2008-03-03 | 2009-04-22 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 내부전압 생성회로 |
| JP5439661B2 (ja) * | 2009-01-06 | 2014-03-12 | 三菱電機株式会社 | 半導体装置 |
| US8013666B1 (en) * | 2009-07-31 | 2011-09-06 | Altera Corporation | Low ripple charge pump |
| JP2011118967A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 半導体記憶装置および昇圧回路 |
| JP2011175710A (ja) * | 2010-02-24 | 2011-09-08 | Toshiba Corp | 半導体記憶装置 |
| US8248153B2 (en) * | 2010-06-29 | 2012-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for full clock cycle charge pump operation |
| JP2012104164A (ja) * | 2010-11-05 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びその制御方法 |
| KR20120061574A (ko) * | 2010-12-03 | 2012-06-13 | 에스케이하이닉스 주식회사 | 펌프회로 및 이를 구비한 반도체 메모리 장치 |
| US8872552B2 (en) * | 2012-09-29 | 2014-10-28 | Infineon Technologies Austria Ag | High-side semiconductor-switch low-power driving circuit and method |
| JP2014187764A (ja) | 2013-03-22 | 2014-10-02 | Toshiba Corp | 電圧変換回路および切替制御回路 |
| US9105321B1 (en) * | 2014-06-06 | 2015-08-11 | Winbond Electronics Corp. | Memory device and driving circuit adopted by the memory device |
| KR20170012623A (ko) * | 2015-07-21 | 2017-02-03 | 에스케이하이닉스 주식회사 | 전압 생성 회로 및 시스템 |
| US10636456B2 (en) | 2016-01-12 | 2020-04-28 | Sony Corporation | Semiconductor storage device and method of controlling the semiconductor storage device to minimize failures in data writing |
| JP6482690B1 (ja) * | 2018-01-11 | 2019-03-13 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10868524B2 (en) | 2018-12-13 | 2020-12-15 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor circuit layout system |
| KR102611781B1 (ko) * | 2019-06-19 | 2023-12-08 | 에스케이하이닉스 주식회사 | 차지 펌프 회로를 포함하는 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3162564B2 (ja) * | 1993-08-17 | 2001-05-08 | 株式会社東芝 | 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 |
| US5495453A (en) * | 1994-10-19 | 1996-02-27 | Intel Corporation | Low power voltage detector circuit including a flash memory cell |
| US5483486A (en) * | 1994-10-19 | 1996-01-09 | Intel Corporation | Charge pump circuit for providing multiple output voltages for flash memory |
| JP4094104B2 (ja) | 1997-02-27 | 2008-06-04 | 株式会社東芝 | 半導体集積回路装置および記憶装置 |
| JP3090097B2 (ja) | 1997-06-30 | 2000-09-18 | 日本電気株式会社 | 昇圧回路及びその制御方法 |
-
2000
- 2000-09-22 JP JP2000288329A patent/JP3583703B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-21 US US09/957,029 patent/US6438034B1/en not_active Expired - Fee Related
-
2002
- 2002-06-27 US US10/180,083 patent/US6567309B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002101644A (ja) | 2002-04-05 |
| US6438034B1 (en) | 2002-08-20 |
| US6567309B2 (en) | 2003-05-20 |
| US20020036924A1 (en) | 2002-03-28 |
| US20020163836A1 (en) | 2002-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3583703B2 (ja) | 半導体装置 | |
| JP4149637B2 (ja) | 半導体装置 | |
| KR100332001B1 (ko) | 반도체불휘발성기억장치 | |
| US7254084B2 (en) | Data processing device | |
| US7564717B2 (en) | Semiconductor memory device | |
| JPH07249294A (ja) | 半導体集積回路装置 | |
| JP3496285B2 (ja) | フラッシュ・メモリ | |
| JPWO2006059373A1 (ja) | 半導体装置及び半導体装置の制御方法 | |
| US7428169B2 (en) | Nonvolatile semiconductor memory device and voltage generating circuit for the same | |
| JP6588116B2 (ja) | レベルシフタ | |
| KR100515533B1 (ko) | 반도체 장치 | |
| US20160012900A1 (en) | Semiconductor device | |
| JP3836787B2 (ja) | 半導体装置 | |
| KR100627087B1 (ko) | 비휘발성 반도체 메모리 | |
| US10192623B2 (en) | Semiconductor device | |
| JPH1186573A (ja) | 不揮発性半導体記憶装置 | |
| JP2000040385A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040729 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070806 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |