JP2012104164A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】内部電圧生成回路を活性化させる際又は非活性化させる際における内部電圧の急激な変動を防止する。
【解決手段】外部電圧ＶＤＤから生成した内部電圧ＶＰＰを内部電源配線１１０ａに供給する内部電圧生成回路１１０と、内部電圧生成回路１１０の動作を制御する制御回路３００と、前記第１の電圧のレベルを検出する電圧検出回路３３０とを備える。例えば、制御回路３００は、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を第１の速度で段階的に上昇させ、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を第１との速度と異なる第２の速度で段階的に下降させる。これにより、内部電圧生成回路１１０を活性化／非活性化させる際の内部電圧ＶＰＰの大幅な変動をそれぞれ最適に防止することが可能となる。
【選択図】図３

Description

本発明は半導体装置及びその制御方法に関し、特に、内部電圧生成回路を含む半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、外部から供給される外部電圧とは異なる内部電圧に基づいて動作する回路が含まれていることがある。このような半導体装置においては、外部電圧に基づいて内部電圧を生成する内部電圧生成回路が設けられる（特許文献１〜４参照）。

特許文献１，２に記載された内部電圧生成回路は、並列接続された複数のステージを並列動作させることによって内部電圧を生成している。また、特許文献３に記載された記載された内部電圧生成回路は、並列接続された複数のステージを選択的に動作させることによって内部電圧を生成している。特許文献４に記載された記載された内部電圧生成回路は、並列接続された複数のステージ間において動作の開始タイミングをずらすことにより、急激な電流変化を抑制している。

特開２００８−１１２５０７号公報 特開２０００−３０６３８０号公報 特開平２−１５６４９８号公報 特開２００４−１４７４５８号公報

特許文献１，２に記載された内部電圧生成回路は、位相の異なる複数のオシレータ信号を用い、これらオシレータ信号をそれぞれ複数のステージに供給することによって内部電圧の生成を行っている。このため、各ステージの動作開始タイミング及び動作停止タイミングは位相差分だけずれることになるが、動作開始又は動作停止の基準となるタイミングはあくまで共通であることから、内部電圧生成回路を活性化させる際又は非活性化させる際に内部電圧の変動が急峻となり、内部電圧の安定性が損なわれるおそれがある。これに対し、特許文献４に記載された内部電圧生成回路では、エッジカウンタを用いることによって動作開始の基準となるタイミングをずらしているが、動作終了の基準となるタイミングについては対策がされておらず、このため、内部電圧生成回路を非活性化させる際に内部電圧の変動が急峻となるおそれがある。

上記の問題は、使用可能な外部電圧の幅が広いワイドレンジ型の半導体装置において特に顕著となる。その理由は次の通りである。つまり、ワイドレンジ型の半導体装置では、実際に使用される外部電圧のレベルが使用可能な外部電圧の下限であるケースを想定して内部電圧生成回路を設計せざるを得ない。すなわち、内部電圧生成回路の電圧供給能力をあらかじめ高めに設計する必要がある。このため、実際に使用される外部電圧のレベルが使用可能な外部電圧の下限ではなく、例えば、上限の電圧である場合には、内部電圧生成回路の電圧供給能力が過剰となり、その結果、内部電圧生成回路の活性化及び非活性化に伴う内部電圧の変動が大きくなってしまう。このような問題は、特許文献１〜４に記載された内部電圧生成回路では解決困難である。

本発明の一側面による半導体装置は、所定の周期のオシレータ信号を出力するオシレータと、第１の電圧から生成した第２の電圧を、第１のノードに出力する内部電圧生成回路と、前記第２の電圧を第１の基準電圧と比較し、比較結果を第１の制御信号として出力する第１の電圧検出回路と、複数の第２の制御信号を生成し、前記内部電圧生成回路に供給する制御回路と、を備え、前記内部電圧生成回路は、それぞれの出力ノードが前記第１のノードに接続し、それぞれ共通に供給される前記オシレータ信号及びそれぞれ対応する前記複数の第２の制御信号によって、互いに独立して前記第１の電圧から前記第２の電圧を生成する複数のステージを含み、前記制御回路は、前記第１の制御信号の第１の遷移を基準とした前記オシレータ信号の複数のエッジポイントの中から互いに異なる複数の第１のエッジポイントを選択し、それら複数の第１のエッジポイントを基準として前記複数の第２の制御信号を遷移させ、よって前記複数のステージはそれぞれ異なるタイミングで活性化し、更に、前記第１の制御信号の第２の遷移を基準とした前記オシレータ信号の複数のエッジポイントの中から互いに異なる複数の第２のエッジポイントを選択し、それら複数の第２のエッジポイントを基準として前記複数の第２の制御信号を遷移させ、よって前記複数のステージはそれぞれ異なるタイミングで非活性化し、前記第１の遷移を基準とした前記複数の第１のエッジポイントと、前記第２の遷移を基準とした前記複数の第２のエッジポイントとは、互いに異なる、ことを特徴とする。

本発明の他の側面による半導体装置は、第１の電圧から生成した第２の電圧を内部電源配線に供給する内部電圧生成回路と、前記内部電圧生成回路の動作を制御する制御回路と、前記第１の電圧のレベルを検出する第１の電圧検出回路と、を備え、前記内部電圧生成回路は、前記第１の電圧の変動によらず、所定の電位として前記第２の電圧を生成し、前記制御回路は、前記内部電圧生成回路を活性化させる場合、前記第２の電圧の供給能力を第１の速度で段階的に上昇させ、前記第１の電圧検出回路により検出された前記第１の電圧のレベルが前記第２の電圧に近いほど前記第１の速度を遅く調整し、更に、前記内部電圧生成回路を非活性化させる場合、前記第２の電圧の供給能力を第２の速度で段階的に低下させ、前記第１の電圧検出回路により検出された前記第１の電圧のレベルが前記第２の電圧に近いほど前記第２の速度を速く調整する、ことを特徴とする。

本発明による半導体装置の制御方法は、それぞれが、所定の周期のオシレータ信号を元に第１の電圧から生成した第２の電圧を互いに共通な一つの出力ノードに出力する複数のステージを有する内部電圧生成回路の制御方法であって、第１のステージを、第１の制御信号の第１の遷移を基準として、前記第１の遷移から第１の所定時間経過した前記オシレータ信号の第１のエッジに応答してポンピングを開始し、第２のステージを、前記第１の制御信号の第１の遷移を基準として、前記第１の遷移から第２の所定時間経過した前記オシレータ信号の第２のエッジに応答してポンピングを開始し、前記第１のステージを、前記第１の制御信号の第２の遷移を基準として、前記第２の遷移から第３の所定時間経過した前記オシレータ信号の第３のエッジに応答してポンピングを停止し、第２のステージを、前記第１の制御信号の前記第２の遷移を基準として、前記第２の遷移から第４の所定時間経過した前記オシレータ信号の第４のエッジに応答してポンピングを停止し、前記第１乃至第４の所定時間は、それぞれ異なる時間であることを特徴とする。

本発明によれば、内部電圧生成回路を活性化させる際又は非活性化させる際の内部電圧の大幅な変動を防止することが可能となる。

本発明の原理を説明するための模式図である。 本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＰＰを生成する回路ブロック１００ｐを抜き出して示すブロック図である。 カウンタ回路部３１０の回路図である。 選択回路部３２０の回路図である。 電圧検出回路部３３０の回路図である。 デコーダ３３３の真理値表である。 制御信号Ｓ２０と開始信号ＳＴ及び停止信号ＥＸとの関係を選択信号ＳＥＬごとに示す表である。 活性化回路２３０，２４０，２５０の回路図である。 ステージ２００の回路図である。 選択信号ＳＥＬａが活性化している場合の動作を示すタイミング図である。 選択信号ＳＥＬｂが活性化している場合の動作を示すタイミング図である。 選択信号ＳＥＬｃが活性化している場合の動作を示すタイミング図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、オシレータ信号をカウントすることによってカウント値を生成し、互いに異なるカウント値に応答して、内部電圧生成回路に含まれる複数のステージを活性化させ及び非活性化させることを技術思想とする。複数のステージの活性化と非活性化は、それぞれ異なるカウント値で互いに独立に設定する。その設定条件は、外部電圧によっても異ならせる。つまり、単に位相の異なるオシレータ信号によって複数のステージを第１のタイミング（第１の位相）で順次活性化し、複数のステージを前記第１のタイミング（第１の位相）で順次非活性化させるのではなく、基準となる所定のオシレータ信号の異なるエッジに基づいて複数のステージの活性タイミングと非活性タイミングを異ならせて動作させることを特徴としている。これにより、あるステージの活性化又は非活性化のタイミングと、別のステージの活性化又は非活性化のタイミングとの間に、オシレータ信号の１周期以上の時間を持たせることができるとともに、当該時間をオシレータ信号の周期の整数倍で調整することが可能となる。

図１は、本発明の原理を説明するための模式図である。

本発明による半導体装置は、第１の電圧Ｖ１を受け、これに基づいて第２の電圧Ｖ２を生成する。電圧Ｖ１は、典型的には外部電圧である。電圧Ｖ２は、内部電源配線ＶＬＩＮＥを介して半導体装置内の所定の負荷Ｒに供給される。電圧Ｖ１と電圧Ｖ２との関係は特に限定されないが、典型的にはＶ１＜Ｖ２である。

電圧Ｖ２は、内部電圧生成回路２によって生成される。内部電圧生成回路２は、複数のステージ２−１〜２−ｎを含む。これらステージ２−１〜２−ｎの出力ノード２ａは、内部電源配線ＶＬＩＮＥに共通接続されている。各ステージ２−１〜２−ｎは、いずれも電圧Ｖ１から電圧Ｖ２を生成する回路であり、それぞれ対応する動作信号ＡＣＴ１〜ＡＣＴｎに基づき、互いに独立した動作を行う。

内部電圧生成回路２によって生成された電圧Ｖ２は、電圧検出回路４に供給される。電圧検出回路４は、電圧Ｖ２と基準電圧Ｖｒｅｆとを比較し、その結果得られる第１の制御信号Ｓ１をオシレータ６に供給する。オシレータ６は、制御信号Ｓ１が活性化するとオシレータ信号ＯＳＣを出力し、これを制御回路８に供給する。

制御回路８は、オシレータ信号ＯＳＣをカウントするカウンタ回路部８ａを備えている。カウンタ回路部８ａは、そのカウント値が所定の値を示したことに応答して、該カウント値に対応する第２の制御信号Ｓ２−１〜Ｓ２−ｎをそれぞれ活性化させる。その後、制御信号Ｓ１が非活性化すると、カウンタ回路部８ａは、カウント値がさらに所定の値を示したことに応答して、該カウント値に対応する第２の制御信号Ｓ２−１〜Ｓ２−ｎをそれぞれ非活性化させるとともに、オシレータ６を停止させる。

制御信号Ｓ２−１〜Ｓ２−ｎは、それぞれ対応するＡＮＤゲート回路８ｂ−１〜８ｂ−ｎの一方の入力ノードに供給される。ＡＮＤゲート回路８ｂ−１〜８ｂ−ｎの他方の入力ノードには、オシレータ信号ＯＳＣが共通に供給されている。ＡＮＤゲート回路８ｂ−１〜８ｂ−ｎの出力は、それぞれ動作信号ＡＣＴ１〜ＡＣＴｎとして用いられ、それぞれ対応するステージ２−１〜２−ｎに供給される。

かかる構成により、例えば電圧Ｖ２が基準電圧Ｖｒｅｆを下回った場合、制御信号Ｓ１が活性化し、オシレータ６によるオシレータ信号ＯＳＣの出力が開始される。これにより、カウンタ回路部のカウント動作が開始され、カウント値に応じて制御信号Ｓ２−１〜Ｓ２−ｎが順次活性化する。ある制御信号が活性化されてから次の制御信号が活性化されるまでの間隔は、オシレータ信号ＯＳＣの周期の整数倍である。その結果、内部電圧生成回路２に含まれるステージ２−１〜２−ｎが順次活性化され、電圧Ｖ２のレベルが上昇する。

その後、電圧Ｖ２が基準電圧Ｖｒｅｆを超えると制御信号Ｓ１が非活性化するが、オシレータ６によるオシレータ信号ＯＳＣの出力は直ちには停止されず、カウンタ回路部８ａによるカウント動作が継続される。その結果、カウント値に応じて制御信号Ｓ２−１〜Ｓ２−ｎが順次非活性化し、その後、オシレータ６の動作が停止される。ある制御信号が非活性化されてから次の制御信号が非活性化されるまでの間隔は、オシレータ信号ＯＳＣの周期の整数倍である。

このように、本発明においては、オシレータ信号ＯＳＣをカウントしたカウント値に基づいて各ステージ２ａ−１〜２−ｎの活性化及び非活性化が制御されることから、電圧Ｖ２の供給能力を段階的に上昇させることができるとともに、その上昇速度を任意に設定することが可能となる。同様に、電圧Ｖ２の供給能力を段階的に低下させることができるとともに、その低下速度についても任意に設定することが可能となる。これにより、制御信号Ｓ１の変化時において生じやすい電圧Ｖ２の急激な変動を防止することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

ロウデコーダ１２及びカラムデコーダ１３の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２及びカラムデコーダ１３を制御する。また、アクセス制御回路２０は、アンプ回路１５の動作も制御する。

具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。また、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。したがって、コマンド信号ＣＭＤがリード動作を示している場合には、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２３から外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ端子２３を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路１００によって生成される。電源回路１００は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹについても同様である。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹ
である。

内部電圧ＶＰＰは、ロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧としてＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、低消費電力化が図られている。

図３は、電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＰＰを生成する回路ブロック１００ｐを抜き出して示すブロック図である。

図３に示すように、電源回路１００内の回路ブロック１００ｐは、外部電圧ＶＤＤから内部電圧ＶＰＰを生成し、これを内部電源配線１１０ａに出力する内部電圧生成回路１１０を備えている。内部電圧生成回路１１０は、内部電圧ＶＰＰを生成する３つのステージ２００，２１０，２２０を含み、これらの出力ノードは２００ａ，２１０ａ，２２０ａは内部電源配線１１０ａに共通接続されている。また、各ステージ２００，２１０，２２０の前段には、それぞれ対応する活性化回路２３０，２４０，２５０が設けられている。活性化回路２３０，２４０，２５０は、それぞれ対応するステージ２００，２１０，２２０の活性化／非活性化を制御する回路である。

回路ブロック１００ｐは、電圧検出回路１２０、オシレータ１３０及び制御回路３００をさらに備えている。電圧検出回路１１０は、内部電源配線１１０ａに現れる内部電圧ＶＰＰと基準電圧Ｖｒｅｆ０とを比較し、比較結果を制御信号Ｓ１０として出力する回路である。具体的には、内部電圧ＶＰＰが基準電圧Ｖｒｅｆ０よりも高い場合には、制御信号Ｓ１０をローレベルに非活性化し、内部電圧ＶＰＰが基準電圧Ｖｒｅｆ０よりも低い場合には、制御信号Ｓ１０をハイレベルに活性化する。本命最初においては、制御信号Ｓ１０を「第１の制御信号」と呼ぶことがある。

制御信号Ｓ１０は、オアゲート回路Ｇ１を介してオシレータ１３０に供給されるほか、制御回路３００にも供給される。図３に示すように、制御回路３００は、カウンタ回路部３１０、選択回路部３２０及び電圧検出回路部３３０を含んでおり、これら回路ブロックによって制御信号Ｓ２０を生成する。但し、電圧検出回路部３３０については、制御回路３００の一部ではなく、別の回路ブロックであっても構わない。制御信号Ｓ２０には、開始信号ＯＮ１，ＯＮ２、停止信号ＯＦＦ０〜ＯＦＦ２、イネーブル信号ＥＮ０〜ＥＮ２が含まれる。本発明においては、開始信号ＯＮ１，ＯＮ２及び停止信号ＯＦＦ０〜ＯＦＦ２を「第２の制御信号」と呼び、イネーブル信号ＥＮ０〜ＥＮ２を「第３の制御信号」と呼ぶことがある。

図４は、カウンタ回路部３１０の回路図である。

図４に示すように、カウンタ回路部３１０は、スタートカウンタ３１０ａとイグジットカウンタ３１０ｂとを含んでいる。スタートカウンタ３１０ａ及びイグジットカウンタ３１０ｂは、いずれもオシレータ信号ＯＳＣをカウントするバイナリカウンタである。スタートカウンタ３１０ａはリセット信号ＳＲＢがハイレベルである場合にカウント動作を実行し、イグジットカウンタ３１０ｂはリセット信号ＥＲＢがハイレベルであり場合にカウント動作を実行する。リセット信号ＳＲＢは、制御信号Ｓ１０を受けるオアゲート回路Ｇ２の出力である。したがって、制御信号Ｓ１０がハイレベルに活性化すると、スタートカウンタ３１０ａはカウント動作を開始する。また、リセット信号ＥＲＢは、制御信号Ｓ１０を受けるインバータＩＮＶ２の出力である。したがって、制御信号Ｓ１０がローレベルに非活性化すると、イグジットカウンタ３１０ｂはカウント動作を開始する。

スタートカウンタ３１０ａは、縦続接続されたフリップフロップＦＦ１ａ〜ＦＦ５ａを備える。フリップフロップＦＦ１ａ〜ＦＦ５ａの出力は、それぞれ対応するエッジ検出回路Ｄ１ａ〜Ｄ５ａに供給される。エッジ検出回路Ｄ１ａ〜Ｄ５ａはハイレベルのリセット信号ＳＲＢにより活性化され、それぞれ対応するフリップフロップＦＦ１ａ〜ＦＦ５ａの出力がハイレベルに変化したことに応答して、それぞれ開始信号ＳＴ１，ＳＴ２，ＳＴ４，ＳＴ８，ＳＴ１６を活性化させる。かかる構成により、スタートカウンタ３１０ａのカウント値が１，２，４，８，１６を示すごとに、それぞれ開始信号ＳＴ１，ＳＴ２，ＳＴ４，ＳＴ８，ＳＴ１６が活性化することになる。

イグジットカウンタ３１０ｂは、縦続接続されたフリップフロップＦＦ１ｂ〜ＦＦ５ｂを備える。フリップフロップＦＦ１ｂ〜ＦＦ５ｂの出力は、それぞれ対応するエッジ検出回路Ｄ１ｂ〜Ｄ５ｂに供給される。エッジ検出回路Ｄ１ｂ〜Ｄ５ｂはハイレベルのリセット信号ＥＲＢにより活性化され、それぞれ対応するフリップフロップＦＦ１ｂ〜ＦＦ５ｂの出力がハイレベルに変化したことに応答して、それぞれ停止信号ＥＸ１，ＥＸ２，ＥＸ４，ＥＸ８，ＥＸ１６を活性化させる。かかる構成により、イグジットカウンタ３１０ｂのカウント値が１，２，４，８，１６を示すごとに、それぞれ停止信号ＥＸ１，ＥＸ２，ＥＸ４，ＥＸ８，ＥＸ１６が活性化することになる。但し、本実施形態においては、停止信号ＥＸ１６は使用しない。

さらに、イグジットカウンタ３１０ｂには、カウント値＝３を検出するための論理回路３１３及びカウント値＝６を検出するための論理回路３１６が含まれており、これら論理回路３１３，３１６の出力は、それぞれ対応するエッジ検出回路Ｄ６ｂ，Ｄ７ｂに供給される。エッジ検出回路Ｄ６ｂ，Ｄ７ｂもリセット信号ＥＲＢにより活性化される。これにより、イグジットカウンタ３１０ｂのカウント値が３，６を示すごとに、それぞれ停止信号ＥＸ３，ＥＸ６が活性化することになる。

さらに、停止信号ＥＸ８は、インバータＩＮＶ１を介してオアゲート回路Ｇ２に供給される。これにより、スタートカウンタ３１０ａは、制御信号Ｓ１０が非活性化した場合であっても、停止信号ＥＸ８がハイレベルに活性化するまで、カウント動作を継続する。これは、制御信号Ｓ１０がハイレベルに活性化した後、短時間でローレベルに変化した場合であっても、後述する一連の動作を最後まで実行させるためである。ここで、停止信号ＥＸ８とは、本実施形態において使用する停止信号のうち、最も遅れて活性化する停止信号である。したがって、停止信号ＥＸ１６を使用する場合には、停止信号ＥＸ８の代わりに停止信号ＥＸ１６をオアゲート回路Ｇ２に供給すればよい。

また、開始信号ＳＴ１は、図３に示したオアゲート回路Ｇ１に供給される。これにより、制御信号Ｓ１０がハイレベルに活性化した後、短時間でローレベルに変化した場合であっても、オシレータ１３０を活性化させる制御信号Ｓ３０はハイレベルを維持する。その結果、オシレータ１３０の動作が継続され、一連の動作が最後まで実行される。

カウンタ回路部３１０によって生成された開始信号ＳＴ１，ＳＴ２，ＳＴ４，ＳＴ８，ＳＴ１６及び停止信号ＥＸ１，ＥＸ２，ＥＸ４，ＥＸ８，ＥＸ１６，ＥＸ３，ＥＸ６は、選択回路部３２０に供給される。

図５は、選択回路部３２０の回路図である。

選択回路部３２０は、それぞれ開始信号ＯＮ１，ＯＮ２、停止信号ＯＦＦ０〜ＯＦＦ２、イネーブル信号ＥＮ０〜ＥＮ２を生成するマルチプレクサ３２１〜３２８からなる。これらマルチプレクサ３２１〜３２８は、３つの入力ノードａ，ｂ，ｃと１つの出力ノードｄを備えており、選択信号ＳＥＬａが活性化している場合には入力ノードａに供給される信号を出力ノードｄから出力し、選択信号ＳＥＬｂが活性化している場合には入力ノードｂに供給される信号を出力ノードｄから出力し、選択信号ＳＥＬｃが活性化している場合には入力ノードｃに供給される信号を出力ノードｄから出力する。

図５に示すように、マルチプレクサ３２１の入力ノードａ，ｂ，ｃには、それぞれ開始信号ＳＴ２，ＳＴ１，ＳＴ１が供給され、出力ノードｄから開始信号ＯＮ１が出力される。マルチプレクサ３２２の入力ノードａ，ｂ，ｃには、それぞれ開始信号ＳＴ８，ＳＴ４，ＳＴ２が供給され、出力ノードｄから開始信号ＯＮ２が出力される。

マルチプレクサ３２３の入力ノードａ，ｂ，ｃには、いずれも停止信号ＥＸ１が供給され、出力ノードｄから停止信号ＯＦＦ０が出力される。マルチプレクサ３２４の入力ノードａ，ｂ，ｃには、それぞれ停止信号ＥＸ２，ＥＸ４，ＥＸ４が供給され、出力ノードｄから停止信号ＯＦＦ１が出力される。マルチプレクサ３２５の入力ノードａ，ｂ，ｃには、それぞれ停止信号ＥＸ３，ＥＸ６，ＥＸ８が供給され、出力ノードｄから停止信号ＯＦＦ２が出力される。

マルチプレクサ３２６の入力ノードａ，ｂ，ｃには、それぞれ開始信号ＳＴ１，ＳＴ１及びＶＤＤが供給され、出力ノードｄからイネーブル信号ＥＮ０が出力される。マルチプレクサ３２７の入力ノードａ，ｂ，ｃには、それぞれ開始信号ＳＴ４，ＳＴ２及びＶＤＤが供給され、出力ノードｄからイネーブル信号ＥＮ１が出力される。マルチプレクサ３２８の入力ノードａ，ｂ，ｃには、それぞれ開始信号ＳＴ１６，ＳＴ８及びＶＤＤが供給され、出力ノードｄからイネーブル信号ＥＮ２が出力される。

このようにして生成される開始信号ＯＮ１，ＯＮ２、停止信号ＯＦＦ０〜ＯＦＦ２、イネーブル信号ＥＮ０〜ＥＮ２は、図３に示すように内部電圧生成回路１１０に供給される。具体的には、開始信号ＯＮ１，ＯＮ２はそれぞれ活性化回路２４０，２５０に供給され、停止信号ＯＦＦ０〜ＯＦＦ２はそれぞれ活性化回路２３０，２４０，２５０に供給され、イネーブル信号ＥＮ０〜ＥＮ２はそれぞれ活性化回路２３０，２４０，２５０に供給される。

図６は、電圧検出回路部３３０の回路図である。

図６に示すように、電圧検出回路部３３０は、外部電圧ＶＤＤを１／４に降圧させた電圧ＶＤＤｘと基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２とをそれぞれ比較する電圧検出回路（比較部）３３１，３３２を含んでいる。基準電圧Ｖｒｅｆ１はしきい値ＶＨを１／４に降圧させた電圧であり、基準電圧Ｖｒｅｆ２はしきい値ＶＬ（＜ＶＨ）を１／４に降圧させた電圧である。したがって、外部電圧ＶＤＤがしきい値ＶＨよりも高い場合には、電圧検出回路３３１，３３２の出力３３１ａ，３３２ａはいずれもローレベルとなる。また、外部電圧ＶＤＤがしきい値ＶＬよりも低い場合には、電圧検出回路３３１，３３２の出力３３１ａ，３３２ａはいずれもハイレベルとなる。そして、外部電圧ＶＤＤがしきい値ＶＬとしきい値ＶＨとの間にある場合には、電圧検出回路３３１の出力３３１ａはハイレベル、電圧検出回路３３１の出力３３２ａはローレベルとなる。

このようにして生成される電圧検出回路３３１，３３２の出力３３１ａ，３３２ａは、それぞれラッチ回路Ｌ１，Ｌ２を介してデコーダ３３３に供給される。ラッチ回路Ｌ１，Ｌ２は、電源投入後のイニシャライズ時に外部から供給されるリセット信号ＲＥＳＥＴＢに同期して、それぞれ出力３３１ａ，３３２ａをラッチする回路である。このようなラッチ回路Ｌ１，Ｌ２を介在させているのは、イニシャライズ後の通常動作時において一時的な電圧変動が生じた場合に、デコーダ３３３の出力を変化させないためである。

デコーダ３３３は、出力３３１ａ，３３２ａをデコードし、選択信号ＳＥＬａ〜ＳＥＬｃのいずれかを活性化させる。デコーダ３３３の真理値表は図７に示すとおりであり、外部電圧ＶＤＤがしきい値ＶＨよりも高い場合には選択信号ＳＥＬａが活性化し、外部電圧ＶＤＤがしきい値ＶＬとしきい値ＶＨとの間にある場合には選択信号ＳＥＬｂが活性化し、外部電圧ＶＤＤがしきい値ＶＬよりも低い場合には選択信号ＳＥＬｃが活性化する。本発明においては、選択信号ＳＥＬａ〜ＳＥＬｃを「第４の制御信号」と呼ぶことがある。

ここで、しきい値ＶＨは使用可能な外部電圧ＶＤＤの上限よりもやや低く設定され、しきい値ＶＬは使用可能な外部電圧ＶＤＤの下限よりもやや高く設定される。一例として、使用可能な外部電圧ＶＤＤの上限が１．５Ｖであり、下限が１．２Ｖである場合、しきい値ＶＨ，ＶＬのレベルはそれぞれ１．４５Ｖ，１．３０Ｖ程度に設定することが好ましい。この場合、実際に印加される外部電圧ＶＤＤのレベルが１．５Ｖであれば選択信号ＳＥＬａが活性化し、１．３５Ｖであれば選択信号ＳＥＬｂが活性化し、１．２Ｖであれば選択信号ＳＥＬｃが活性化する。

図８は、制御信号Ｓ２０と使用される開始信号ＳＴ及び停止信号ＥＸとの関係を選択信号ＳＥＬごとに示す表である。

図８に示すように、選択信号ＳＥＬａが活性化している場合、ステージ２００に対応するイネーブル信号ＥＮ０及び停止信号ＯＦＦ０は、それぞれ開始信号ＳＴ１及び停止信号ＥＸ１と同じ信号となり、ステージ２１０に対応する開始信号ＯＮ１、イネーブル信号ＥＮ１及び停止信号ＯＦＦ１は、それぞれ開始信号ＳＴ２，ＳＴ４及び停止信号ＥＸ２と同じ信号となり、ステージ２２０に対応する開始信号ＯＮ２、イネーブル信号ＥＮ２及び停止信号ＯＦＦ２は、それぞれ開始信号ＳＴ８，ＳＴ１６及び停止信号ＥＸ３と同じ信号となる。

また、選択信号ＳＥＬｂが活性化している場合、ステージ２００に対応するイネーブル信号ＥＮ０及び停止信号ＯＦＦ０は、それぞれ開始信号ＳＴ１及び停止信号ＥＸ１と同じ信号となり、ステージ２１０に対応する開始信号ＯＮ１、イネーブル信号ＥＮ１及び停止信号ＯＦＦ１は、それぞれ開始信号ＳＴ１，ＳＴ２及び停止信号ＥＸ４と同じ信号となり、ステージ２２０に対応する開始信号ＯＮ２、イネーブル信号ＥＮ２及び停止信号ＯＦＦ２は、それぞれ開始信号ＳＴ４，ＳＴ８及び停止信号ＥＸ６と同じ信号となる。

さらに、選択信号ＳＥＬｃが活性化している場合、ステージ２００に対応するイネーブル信号ＥＮ０及び停止信号ＯＦＦ０は、それぞれハイレベル及び停止信号ＥＸ１と同じ信号となり、ステージ２１０に対応する開始信号ＯＮ１、イネーブル信号ＥＮ１及び停止信号ＯＦＦ１は、それぞれ開始信号ＳＴ１、ハイレベル及び停止信号ＥＸ４と同じ信号となり、ステージ２２０に対応する開始信号ＯＮ２、イネーブル信号ＥＮ２及び停止信号ＯＦＦ２は、それぞれ開始信号ＳＴ２、ハイレベル及び停止信号ＥＸ８と同じ信号となる。

図９は、活性化回路２３０，２４０，２５０の回路図である。

図９に示すように、活性化回路２３０，２４０，２５０はいずれもＮＡＮＤゲート回路とＮＯＲゲート回路からなる。ＮＡＮＤゲート回路部にはオシレータ信号ＯＳＣ及び開始信号ＯＮ（又はハイレベル）が供給され、ＮＯＲゲート回路にはＮＡＮＤゲート回路部の出力と停止信号ＯＦＦが供給される。これにより、ＮＡＮＤゲート回路部に入力される開始信号ＯＮがハイレベルに活性化すると、その出力であるポンプ信号ＰＵ０〜ＰＵ２はオシレータ信号ＯＳＣと同じ波形となる。また、ＮＯＲゲート回路部に入力される停止信号ＯＦＦがハイレベルに活性化すると、その出力であるＰＵ０〜ＰＵ２はローレベルに固定される。

活性化回路２３０については、ＮＡＮＤゲート回路部の入力がハイレベルに固定されているため、オシレータ信号ＯＳＣが供給されると直ちにポンプ信号ＰＵ０が発生し、その後、停止信号ＯＦＦ０が活性化するとポンプ信号ＰＵ０が停止する。また、活性化回路２４０，２５０は、オシレータ信号ＯＳＣが供給された後、それぞれ開始信号ＯＮ１，ＯＮ２の活性化に応答してポンプ信号ＰＵ１，ＰＵ２を発生させ、その後、停止信号ＯＦＦ０が活性化するとポンプ信号ＰＵ１，ＰＵ２を停止させる。

尚、活性化回路２３０，２４０，２５０に供給されるオシレータ信号ＯＳＣは、互いに同一の信号であっても構わないが、互いに位相を異ならせることが好ましい。互いに位相の異なるオシレータ信号ＯＳＣを用いる場合には、図３に示すように、オシレータ信号ＯＳＣの信号パスに遅延回路ＤＬＹを挿入すればよい。

図１０は、ステージ２００の回路図である。

ステージ２００はいわゆる昇圧ポンプ回路であり、ポンプ信号ＰＵ０が入力されるインバータ２０１，２０２と、キャパシタＣ１，Ｃ２と、トランジスタＮ１，Ｎ２を備えている。インバータ２０２に含まれるＰチャンネルＭＯＳトランジスタは、トランジスタＰ１，Ｐ２に分離されており、トランジスタＰ１についてはキャパシタＣ１に直接接続されている一方、トランジスタＰ２についてはトランジスタＰ３を介してキャパシタＣ１に接続されている。トランジスタＰ３のゲートには、イネーブル信号ＥＮ０が供給される。トランジスタＰ２のチャネル幅はトランジスタＰ１のチャネル幅よりも大きく設計されており、したがって電流駆動能力はトランジスタＰ２の方が高い。

キャパシタＣ１は、インバータ２０１の出力ノードと、インバータ２０２の高位側電源ノードとの間に接続されている。インバータ２０２の高位側電源ノードには、トランジスタＮ１を介して外部電圧ＶＤＤが供給される。また、キャパシタＣ２は、インバータ２０１の出力ノードとステージ２００の出力ノード２００ａとの間に接続されている。ステージ２００の出力ノード２００ａには、トランジスタＮ２を介して外部電圧ＶＤＤが供給される。

かかる構成により、オシレータ信号ＯＳＣがハイレベルである期間においては、インバータ２０１，２０２の出力はローレベルとなり、トランジスタＮ１，Ｎ２はオンすることから、キャパシタＣ１，Ｃ２の両端はＶＤＤに充電された状態となる。そして、オシレータ信号ＯＳＣがローレベルに変化すると、インバータ２０１，２０２の出力はハイレベルとなるため、キャパシタＣ１，Ｃ２に充電されている電荷がポンピングされ、昇圧された電圧が出力ノード２００ａに供給される。上記の動作をオシレータ信号ＯＳＣに同期して繰り返すことにより、出力ノード２００ａは上昇する。

さらに、ステージ２００には、イネーブル信号ＥＮ０によって活性化されるインバータ２０３が追加されている。インバータ２０３に含まれるトランジスタＰ５のチャネル幅は、インバータ２０１に含まれるトランジスタＰ１のチャネル幅よりも大きく設計されており、したがって電流駆動能力はトランジスタＰ５の方が高い。

これにより、イネーブル信号ＥＮ０が活性化している場合には、キャパシタＣ１をインバータ２０１とインバータ２０３の両方でポンピングすることになるため、ポンピング能力が向上する。さらに、イネーブル信号ＥＮ０が活性化している場合にはトランジスタＰ３もオンするため、キャパシタＣ２のポンピング能力についても向上する。したがって、イネーブル信号ＥＮ０が活性化している場合には、ステージ２００による内部電圧ＶＰＰの供給能力が高められる。本発明においては、イネーブル信号ＥＮ０が活性化していないために内部電圧ＶＰＰの供給能力が低い状態を「低能力モード」と呼び、イネーブル信号ＥＮ０が活性化しているために内部電圧ＶＰＰの供給能力が高い状態を「高能力モード」と呼ぶことがある。また、イネーブル信号ＥＮ０によって制御される回路部分を「能力調整部」と呼ぶことがある。

他のステージ２１０，２２０についても、図１０に示したステージ２００と同じ回路構成を有している。

以上が本実施形態による半導体装置１０の構成である。以下、内部電圧ＶＰＰを生成する回路ブロック１００ｐの動作について説明する。

図１１は、選択信号ＳＥＬａが活性化している場合の動作を示すタイミング図である。選択信号ＳＥＬａが活性化するのは、外部電圧ＶＤＤがしきい値ＶＨよりも高い場合である。

図１１に示すように、制御信号Ｓ１０がハイレベルに活性化すると、オシレータ信号ＯＳＣが発生し、スタートカウンタ３１０ａによるカウント動作が開始される。その結果、オシレータ信号ＯＳＣのエッジＥＧ１ａ，ＥＧ２ａ，ＥＧ４ａ，ＥＧ８ａ，ＥＧ１６ａに同期して、それぞれ開始信号ＳＴ１，ＳＴ２，ＳＴ４，ＳＴ８，ＳＴ１６が活性化する。ここで、オシレータ信号ＯＳＣのエッジＥＧ１ａ，ＥＧ２ａ，ＥＧ４ａ，ＥＧ８ａ，ＥＧ１６ａとは、制御信号Ｓ１０が活性化してからオシレータ信号ＯＳＣのそれぞれ１サイクル目、２サイクル目、４サイクル目、８サイクル目、１６サイクル目のエッジである。

図８を用いて説明したように、選択信号ＳＥＬａが活性化している場合には、ステージ２１０，２２０に対応する開始信号ＯＮ１，ＯＮ２がそれぞれ開始信号ＳＴ２，ＳＴ８と同じ信号となることから、ステージ２１０，２２０の動作はオシレータ信号ＯＳＣのエッジＥＧ２ａ，ＥＧ８ａに同期して開始されることになる。ステージ２００の動作はオシレータ信号ＯＳＣに同期して直ちに開始される。

さらに、選択信号ＳＥＬａが活性化している場合には、ステージ２００，２１０，２２０に対応するイネーブル信号ＥＮ０，ＥＮ１，ＥＮ２がそれぞれ開始信号ＳＴ１，ＳＴ４，ＳＴ１６と同じ信号となることから、ステージ２００，２１０，２２０はオシレータ信号ＯＳＣのエッジＥＧ１ａ，ＥＧ４ａ，ＥＧ１６ａに同期して低能力モードから高能力モードに切り替わることになる。

かかる制御により、内部電圧生成回路１１０による内部電圧ＶＰＰの供給能力は段階的に高められる。

その後、内部電源配線１１０ａのレベルがＶｒｅｆ０を超え、これによって制御信号Ｓ１０がローレベルに非活性化すると、イグジットカウンタ３１０ｂによるカウント動作が開始される。その結果、オシレータ信号ＯＳＣのエッジＥＧ１ｂ，ＥＧ２ｂ，ＥＧ３ｂ，ＥＧ４ｂ，ＥＧ８ｂ，ＥＧ８ｂに同期して、それぞれ停止信号ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ６，ＥＸ８が活性化する。ここで、オシレータ信号ＯＳＣのエッジＥＧ１ｂ，ＥＧ２ｂ，ＥＧ３ｂ，ＥＧ４ｂ，ＥＧ８ｂ，ＥＧ８ｂとは、制御信号Ｓ１０が非活性化してからオシレータ信号ＯＳＣのそれぞれ１サイクル目、２サイクル目、３サイクル目、４サイクル目、６サイクル目、８サイクル目のエッジである。

図８を用いて説明したように、選択信号ＳＥＬａが活性化している場合には、ステージ２００，２１０，２２０に対応する停止信号ＯＦＦ０，ＯＦＦ１，ＯＦＦ２がそれぞれ停止信号ＥＸ１，ＥＸ２，ＥＸ３と同じ信号となることから、ステージ２００，２１０，２２０の動作はオシレータ信号ＯＳＣのエッジＥＧ１ｂ，ＥＧ２ｂ，ＥＧ３ｂに同期して停止されることになる。

かかる制御により、内部電圧生成回路１１０による内部電圧ＶＰＰの供給能力は段階的に低下する。

図１２は、選択信号ＳＥＬｂが活性化している場合の動作を示すタイミング図である。選択信号ＳＥＬｂが活性化するのは、外部電圧ＶＤＤがしきい値ＶＬとしきい値ＶＨの間にある場合である。

選択信号ＳＥＬｂが活性化している場合には、ステージ２１０，２２０に対応する開始信号ＯＮ１，ＯＮ２がそれぞれ開始信号ＳＴ１，ＳＴ４と同じ信号となることから、ステージ２１０，２２０の動作はオシレータ信号ＯＳＣのエッジＥＧ１ａ，ＥＧ４ａに同期して開始されることになる。ステージ２００の動作はオシレータ信号ＯＳＣに同期して直ちに開始される。

さらに、選択信号ＳＥＬｂが活性化している場合には、ステージ２００，２１０，２２０に対応するイネーブル信号ＥＮ０，ＥＮ１，ＥＮ２がそれぞれ開始信号ＳＴ１，ＳＴ２，ＳＴ８と同じ信号となることから、ステージ２００，２１０，２２０はオシレータ信号ＯＳＣのエッジＥＧ１ａ，ＥＧ２ａ，ＥＧ８ａに同期して低能力モードから高能力モードに切り替わることになる。

かかる制御により、内部電圧生成回路１１０による内部電圧ＶＰＰの供給能力は段階的に高められる。図１２に示す例では、内部電圧ＶＰＰの供給能力を高める速度が図１１に示す例よりも速い。図１２に示す例では、外部電圧ＶＤＤの電圧が図１１に示した例よりも低く、このため、速やかに内部電圧ＶＰＰの供給能力を高める必要があるからである。逆に、図１１に示した例のように、外部電圧ＶＤＤが高い場合には、内部電圧ＶＰＰの供給能力を緩やかに上昇させることにより、内部電圧ＶＰＰの急激な上昇を防止することができる。

その後、内部電源配線１１０ａのレベルがＶｒｅｆ０を超え、これによって制御信号Ｓ１０がローレベルに非活性化すると、イグジットカウンタ３１０ｂによるカウント動作が開始される。そして、選択信号ＳＥＬｂが活性化している場合には、ステージ２００，２１０，２２０に対応する停止信号ＯＦＦ０，ＯＦＦ１，ＯＦＦ２がそれぞれ停止信号ＥＸ１，ＥＸ４，ＥＸ６と同じ信号となることから、ステージ２００，２１０，２２０の動作はオシレータ信号ＯＳＣのエッジＥＧ１ｂ，ＥＧ４ｂ，ＥＧ６ｂに同期して停止されることになる。

かかる制御により、内部電圧生成回路１１０による内部電圧ＶＰＰの供給能力は段階的に低下する。図１２に示す例では、内部電圧ＶＰＰの供給能力を低下させる速度が図１１に示す例よりも遅い。図１２に示す例では、外部電圧ＶＤＤの電圧が図１１に示した例よりも低く、このため、緩やかに内部電圧ＶＰＰの供給能力を低下させることにより、内部電圧ＶＰＰの変動を抑制することができるからである。逆に、図１１に示した例のように、外部電圧ＶＤＤが高い場合には、内部電圧ＶＰＰの供給能力を速やかに低下させることにより、内部電圧ＶＰＰの過剰な上昇を防止することができる。

図１３は、選択信号ＳＥＬｃが活性化している場合の動作を示すタイミング図である。選択信号ＳＥＬｃが活性化するのは、外部電圧ＶＤＤがしきい値ＶＬよりも低い場合である。

選択信号ＳＥＬｃが活性化している場合には、ステージ２１０，２２０に対応する開始信号ＯＮ１，ＯＮ２がそれぞれ開始信号ＳＴ１，ＳＴ２と同じ信号となることから、ステージ２１０，２２０の動作はオシレータ信号ＯＳＣのエッジＥＧ１ａ，ＥＧ２ａに同期して開始されることになる。ステージ２００の動作はオシレータ信号ＯＳＣに同期して直ちに開始される。

さらに、選択信号ＳＥＬｃが活性化している場合には、ステージ２００，２１０，２２０に対応するイネーブル信号ＥＮ０，ＥＮ１，ＥＮ２が常時活性化されることから、ステージ２００，２１０，２２０は最初から高能力モードで動作する。

かかる制御により、内部電圧生成回路１１０による内部電圧ＶＰＰの供給能力は段階的に高められる。図１３に示す例では、内部電圧ＶＰＰの供給能力を高める速度が図１２に示す例よりもさらに速い。図１３に示す例では、外部電圧ＶＤＤの電圧が図１２に示した例よりもさらに低く、このため、より速やかに内部電圧ＶＰＰの供給能力を高める必要があるからである。

その後、内部電源配線１１０ａのレベルがＶｒｅｆ０を超え、これによって制御信号Ｓ１０がローレベルに非活性化すると、イグジットカウンタ３１０ｂによるカウント動作が開始される。そして、選択信号ＳＥＬｃが活性化している場合には、ステージ２００，２１０，２２０に対応する停止信号ＯＦＦ０，ＯＦＦ１，ＯＦＦ２がそれぞれ停止信号ＥＸ４，ＥＸ８と同じ信号となることから、ステージ２００，２１０，２２０の動作はオシレータ信号ＯＳＣのエッジＥＧ１ｂ，ＥＧ４ｂ，ＥＧ８ｂに同期して停止されることになる。

かかる制御により、内部電圧生成回路１１０による内部電圧ＶＰＰの供給能力は段階的に低下する。図１３に示す例では、内部電圧ＶＰＰの供給能力を低下させる速度が図１２に示す例よりもさらに遅い。図１３に示す例では、外部電圧ＶＤＤの電圧が図１２に示した例よりもさらに低く、このため、より緩やかに内部電圧ＶＰＰの供給能力を低下させることにより、内部電圧ＶＰＰの変動を抑制することができるからである。

以上説明したように、本実施形態によれば、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を段階的に上昇させるとともに、電圧検出回路部３３０により検出された外部電圧ＶＤＤのレベル高いほど、つまり内部電圧ＶＰＰに近いほど、供給能力の上昇速度を遅くしていることから、外部電圧ＶＤＤが高い場合において内部電圧ＶＰＰの急激な変動を防止できる一方、外部電圧ＶＤＤが低い場合において速やかに内部電圧ＶＰＰを所望のレベルに上昇させることが可能となる。

また、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を段階的に低下させるとともに、電圧検出回路部３３０により検出された外部電圧ＶＤＤのレベル高いほど、つまり内部電圧ＶＰＰに近いほど、供給能力の低下速度を速くしていることから、外部電圧ＶＤＤが高い場合において内部電圧ＶＰＰの過剰な上昇を防止できる一方、外部電圧ＶＤＤが低い場合において内部電圧ＶＰＰの急激な変動を防止することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、内部電圧生成回路１１０に３つのステージ２００，２１０，２２０が含まれているが、内部電圧生成回路に含まれるステージ数としては３つに限定されるものではなく、段階的な能力上昇又は段階的な能力低下が可能である限りにおいて、いくつであっても構わない。したがって、内部電圧生成回路に含まれるステージ数を１つとし、当該ステージの供給能力を多段階に切り替えられる構成としても構わない。

上記実施形態では、各ステージ２００，２１０，２２０が高能力モードと低能力モードを有しているが、段階的な能力上昇又は段階的な能力低下が可能である限りにおいて、このようなモード切替が可能であることは必須でない。

さらに、上記実施形態では、活性化回路２３０，２４０，２５０に供給されるオシレータ信号ＯＳＣの位相をずらしているが、本発明においてこの点は必須でなく、全く同じ信号をこれら活性化回路２３０，２４０，２５０に供給しても構わない。但し、位相のずれたオシレータ信号ＯＳＣを用いた方が、内部電圧ＶＰＰの急激な変動が防止されるとともに、ポンピング動作に伴う電源ノイズを抑制することができる。

さらに、上記実施形態では、外部電圧ＶＤＤを昇圧することによって内部電圧ＶＰＰを生成する場合を例に説明したが、これとは逆に、接地電圧ＶＳＳを負方向に昇圧することによって負電位ＶＢＢを生成することも可能である。

本願の技術思想は、正電圧及び負電圧を生成する内部電圧生成回路に適用できる。また、ポンピング作用を伴うか否かにおいて、限定されない。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２，１１０ 内部電圧生成回路
２−１〜２−ｎ，２００，２１０，２２０ ステージ
２ａ，２００ａ，２１０ａ，２２０ａ 出力ノード
４，１２０ 電圧検出回路
６，１３０ オシレータ
８，３００ 制御回路
８ａ，３１０ カウンタ回路部
１０ 半導体装置
１００ 電源回路
２３０，２４０，２５０ 活性化回路
３１０ａ スタートカウンタ
３１０ｂ イグジットカウンタ
３２０ 選択回路部
３２１〜３２８ マルチプレクサ３３０ 電圧検出回路部
３３１，３３２ 電圧検出回路
ＥＮ イネーブル信号
ＥＸ，ＯＦＦ 停止信号
ＳＴ，ＯＮ 開始信号
ＯＳＣ オシレータ信号
ＳＥＬ 選択信号
ＶＤＤ 外部電圧
ＶＬＩＮＥ，１１０ａ 内部電源配線
ＶＰＰ 内部電圧
Ｖｒｅｆ０，Ｖｒｅｆ１，Ｖｒｅｆ２ 基準電圧

Claims (20)

1. 所定の周期のオシレータ信号を出力するオシレータと、
   第１の電圧から生成した第２の電圧を、第１のノードに出力する内部電圧生成回路と、
   前記第２の電圧を第１の基準電圧と比較し、比較結果を第１の制御信号として出力する第１の電圧検出回路と、
   複数の第２の制御信号を生成し、前記内部電圧生成回路に供給する制御回路と、を備え、
   前記内部電圧生成回路は、それぞれの出力ノードが前記第１のノードに接続し、それぞれ共通に供給される前記オシレータ信号及びそれぞれ対応する前記複数の第２の制御信号によって、互いに独立して前記第１の電圧から前記第２の電圧を生成する複数のステージを含み、
   前記制御回路は、
   前記第１の制御信号の第１の遷移を基準とした前記オシレータ信号の複数のエッジポイントの中から互いに異なる複数の第１のエッジポイントを選択し、それら複数の第１のエッジポイントを基準として前記複数の第２の制御信号を遷移させ、よって前記複数のステージはそれぞれ異なるタイミングで活性化し、更に、
   前記第１の制御信号の第２の遷移を基準とした前記オシレータ信号の複数のエッジポイントの中から互いに異なる複数の第２のエッジポイントを選択し、それら複数の第２のエッジポイントを基準として前記複数の第２の制御信号を遷移させ、よって前記複数のステージはそれぞれ異なるタイミングで非活性化し、前記第１の遷移を基準とした前記複数の第１のエッジポイントと、前記第２の遷移を基準とした前記複数の第２のエッジポイントとは、互いに異なる、半導体装置。
2. 前記制御回路は、更に、複数の第３の制御信号を生成し、
   前記複数のステージのそれぞれは、前記第２の電圧を生成する能力を可変する能力調整部を含み、
   前記制御回路は、前記第１の遷移を基準とした前記オシレータ信号の複数のエッジポイントの中から互いに異なる複数の第３のエッジポイントを選択し、それら複数の第３のエッジポイントを基準として前記複数の第３の制御信号を遷移させ、よって前記複数のステージが有する複数の前記能力調整部は、それぞれ異なるタイミングで制御される、請求項１の半導体装置。
3. 更に、前記第１の電圧を第２の基準電圧と比較し、比較結果を第４の制御信号として出力する第２の電圧検出回路を、備え、
   前記制御回路は、前記第４の制御信号に対応して、前記複数の第３の制御信号がそれぞれ遷移する複数のエッジポイントを変更し、よって前記複数のステージがそれぞれ有する前記複数の能力調整部は、それぞれ異なるタイミングで制御される、請求項２の半導体装置。
4. 更に、前記第１の電圧を第２の基準電圧と比較し、比較結果を第４の制御信号として出力する第２の電圧検出回路を、備え、
   前記制御回路は、前記第４の制御信号に対応して、前記複数の第２の制御信号がそれぞれ遷移する複数のエッジポイントを変更し、よって前記複数のステージはそれぞれ異なるタイミングで活性化および／または非活性化する、請求項１の半導体装置。
5. 前記制御回路は、前記オシレータ信号をカウントするカウンタ回路部を含み、前記カウンタ回路部のカウント値によって前記複数のエッジポイントが選択される、請求項１の半導体装置。
6. 前記制御回路は、前記オシレータ信号をカウントするカウンタ回路部及び選択回路部を含み、
   前記選択回路部は、前記カウンタ回路部の複数のカウント値の中から前記第４の制御信号に基づいていずれかのカウント値を選択し、
   選択された前記カウント値によって前記複数の第２の制御信号がそれぞれ遷移する複数のエッジポイントが選択される、請求項３又は４の半導体装置。
7. 前記カウンタ回路部は、前記第１の制御信号の前記第２の遷移を検出し、且つ、前記カウント値が所定値以上である場合にリセットされる、請求項５又は６の半導体装置。
8. 前記制御回路は、前記第１の制御信号の前記第２の遷移を検出した後も、前記カウンタ回路部がリセットされるまで前記オシレータの活性状態を維持する、請求項７の半導体装置。
9. 前記カウンタ回路部は、前記オシレータ信号をカウントする第１及び第２のカウンタを含み、
   前記第１のカウンタのカウント値によって前記複数の第１のエッジポイントが選択され、
   前記第２のカウンタのカウント値によって前記複数の第２のエッジポイントが選択される、請求項５乃至８のいずれか一項に記載の半導体装置。
10. 前記第２のカウンタは、前記第１の制御信号の第２の遷移に応答して前記オシレータ信号のカウントを開始する、請求項９の半導体装置。
11. 前記半導体装置は、複数の前記第２の基準電圧を含み、
    前記複数の第２の基準電圧は、相対的に高い第３の基準電圧と相対的に低い第４の基準電圧を含んでおり、
    前記第２の電圧検出回路は、前記第１の電圧と第３の基準電圧とを比較することにより第１の検知信号を生成する第１の比較部と、前記第１の電圧と第４の基準電圧とを比較することにより第２の検知信号を生成する第２の比較部と、前記第１及び第２の検知信号に基づいて前記第４の制御信号を生成する論理回路部と、を含む請求項３又は４の半導体装置。
12. 第１の電圧から生成した第２の電圧を内部電源配線に供給する内部電圧生成回路と、
    前記内部電圧生成回路の動作を制御する制御回路と、
    前記第１の電圧のレベルを検出する第１の電圧検出回路と、を備え、
    前記内部電圧生成回路は、前記第１の電圧の変動によらず、所定の電位として前記第２の電圧を生成し、
    前記制御回路は、前記内部電圧生成回路を活性化させる場合、前記第２の電圧の供給能力を第１の速度で段階的に上昇させ、前記第１の電圧検出回路により検出された前記第１の電圧のレベルが前記第２の電圧に近いほど前記第１の速度を遅く調整し、
    前記制御回路は、更に、前記内部電圧生成回路を非活性化させる場合、前記第２の電圧の供給能力を第２の速度で段階的に低下させ、前記第１の電圧検出回路により検出された前記第１の電圧のレベルが前記第２の電圧に近いほど前記第２の速度を速く調整する、ことを特徴とする半導体装置。
13. 前記制御回路は、少なくとも、前記調整された第１の速度と前記調整された第２の速度とを互いに異ならせる制御とする、及び前記第１の速度を遅くする度合いと前記第２の速度を早くする度合いとを異ならせる制御とする、のいずれか一方の制御を有する、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記第２の電圧を基準電圧と比較し、比較結果を制御信号として出力する第２の電圧検出回路をさらに備え、
    前記制御回路は、前記制御信号が第１の論理レベルから第２の論理レベルに変化したことに応答して前記内部電圧生成回路を前記調整された第１の速度で活性化させ、前記制御信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記内部電圧生成回路を前記調整された第２の速度で非活性化させる、ことを特徴とする請求項１３に記載の半導体装置。
15. 前記内部電圧生成回路は、前記第２の電圧をそれぞれ出力する複数の出力ノードが前記内部電源配線に共通接続された複数のステージを含み、
    前記制御回路は、
    前記内部電圧生成回路を活性化させる場合、前記複数のステージを前記調整された第１の速度で順次活性化させることにより、前記第２の電圧の供給能力を段階的に上昇させ、
    前記内部電圧生成回路を非活性化させる場合、前記複数のステージを前記調整された第２の速度で順次非活性化させることにより、前記第２の電圧の供給能力を段階的に下降させる、ことを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記複数のステージは、それぞれ前記第２の電圧の供給能力が相対的に低い低能力モードと前記第２の電圧の供給能力が相対的に高い高能力モードとを有しており、
    前記制御回路は、前記内部電圧生成回路を活性化させる場合、前記複数のステージを前記低能力モードから前記高能力モードに前記調整された第１の速度で順次切り替えることにより、前記第２の電圧の供給能力を段階的に上昇させる、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記制御回路は、前記内部電圧生成回路を非活性化させる場合、前記複数のステージを前記調整された第２の速度で順次非活性化させることにより、前記第２の電圧の供給能力を段階的に低下させる、ことを特徴とする請求項１６に記載の半導体装置。
18. 前記第１の電圧は外部から供給される外部電圧である、ことを特徴とする請求項１２乃至１７のいずれか一項に記載の半導体装置。
19. 前記第２の電圧の絶対値は前記第１の電圧よりも高い、ことを特徴とする請求項１２乃至１８のいずれか一項に記載の半導体装置。
20. それぞれが、所定の周期のオシレータ信号を元に第１の電圧から生成した第２の電圧を互いに共通な一つの出力ノードに出力する複数のステージを有する内部電圧生成回路の制御方法であって、
    第１のステージを、第１の制御信号の第１の遷移を基準として、前記第１の遷移から第１の所定時間経過した前記オシレータ信号の第１のエッジに応答してポンピングを開始し、
    第２のステージを、前記第１の制御信号の第１の遷移を基準として、前記第１の遷移から第２の所定時間経過した前記オシレータ信号の第２のエッジに応答してポンピングを開始し、
    前記第１のステージを、前記第１の制御信号の第２の遷移を基準として、前記第２の遷移から第３の所定時間経過した前記オシレータ信号の第３のエッジに応答してポンピングを停止し、
    第２のステージを、前記第１の制御信号の前記第２の遷移を基準として、前記第２の遷移から第４の所定時間経過した前記オシレータ信号の第４のエッジに応答してポンピングを停止し、
    前記第１乃至第４の所定時間は、それぞれ異なる時間である、半導体装置の制御方法。

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