JP2011061457A - クロック生成回路及びこれを備える半導体装置並びにデータ処理システム - Google Patents

クロック生成回路及びこれを備える半導体装置並びにデータ処理システム Download PDF

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Abstract

【課題】クロック生成回路の消費電力を低減する。
【解決手段】内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０を制御することによって内部クロック信号ＬＣＬＫの位相を調整する位相制御部１２０と、位相制御部１２０の動作モードを切り替えるモード切り替え回路１３０とを備える。位相制御部１２０は、サンプリングクロック信号ＳＹＮＣＬＫ２に同期して内部クロック信号ＬＣＬＫの位相を変化させる第１の動作モードと、内部クロック信号ＬＣＬＫの位相を固定させる第２の動作モードを有しており、モード切り替え回路１３０は、リフレッシュ信号ＲＥＦＢなどのトリガ信号に応答して位相制御部１２０を第１の動作モードに遷移させ、内部クロック信号ＬＣＬＫが所望の位相に達したことに応答して位相制御部１２０を第２の動作モードに遷移させる。
【選択図】図２

Description

本発明はクロック生成回路及びこれを備える半導体装置に関し、特に、ＤＬＬ回路のように位相調整された内部クロック信号を生成するクロック生成回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
ＤＬＬ回路は、外部クロック信号と内部クロック信号の位相に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備えている。カウント値の更新はＤＬＬ回路がロックした後、つまり、内部クロック信号の位相が外部クロック信号の位相に対して所望の位相に達した（一般的には、位相ゼロ）後も、外部クロック信号に追従すべく更新動作が継続される。このため、ＤＬＬ回路はロックした後においても所定の電力を消費し続けることになる。
特許文献２には、リフレッシュ動作中にＤＬＬ回路への電力供給を停止可能な半導体装置が記載されている。リフレッシュ動作中は、ＤＬＬ回路の出力である内部クロック信号が使用されないことから、リフレッシュ動作中にＤＬＬ回路への電力供給を停止すれば、少なくともリフレッシュ動作中の消費電力を低減することが可能となる。
特開２００５−２９２９４７号公報 特開２００４−２７３１０６号公報
しかしながら、ＤＬＬ回路への電力供給を停止すると、カウンタ回路のカウント値もリセットされてしまう。このため、ＤＬＬ回路への電力供給を再開した後、ＤＬＬ回路が再びロックするまでの期間はアクセスができなくなり、半導体装置のパフォーマンスを低下させてしまう。
また、リフレッシュコマンドが発行されるまではＤＬＬ回路が動作し続けることから、この期間におけるＤＬＬ回路の消費電力を低減することはできない。
このような問題は、ＤＬＬ回路のみならず、位相制御された内部クロック信号を生成するクロック生成回路において共通に生じる問題である。
本発明によるクロック生成回路は、第１のクロック信号を生成するクロック生成部と、前記クロック生成部を制御することによって前記第１のクロック信号の位相を調整する位相制御部と、前記位相制御部の動作モードを切り替えるモード切り替え回路と、を備え、前記位相制御部は、所定の周期で前記第１のクロック信号の位相を変化させる第１の動作モードと、前記第１のクロック信号の位相を固定させる第２の動作モードを有しており、前記モード切り替え回路は、トリガ信号に応答して前記位相制御部を前記第１の動作モードに遷移させ、前記第１のクロック信号が所望の位相に達したことに応答して前記位相制御部を前記第２の動作モードに遷移させることを特徴とする。
本発明によれば、クロック生成部の出力である第１のクロック信号が所望の位相に達した場合には第１のクロック信号の位相が固定されることから、位相制御動作に伴って生じる消費電力を低減することが可能となる。また、トリガ信号に応答して位相制御動作が再開されることから、内部クロック信号の位相が所望の位相から大幅に外れることもない。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 本発明の第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。 モード切り替え回路（ディザー判定回路）１３０の回路図である。 モード切り替え回路１３０の動作を説明するためのタイミング図である。 本発明の第２の実施形態によるＤＬＬ回路２００の構成を示すブロック図である。 モード切り替え回路２３０の回路図である。 モード切り替え回路２３０の動作を説明するためのタイミング図である。 本発明の第３の実施形態による半導体装置１０ａの構成を示すブロック図である。 電圧変動検知回路３００の回路図である。 本発明の第４の実施形態による半導体装置１０ｂの構成を示すブロック図である。 変形例による半導体装置１０ｃの構成を示すブロック図である。 半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、生成されるクロック信号が所望の位相に達した場合、クロック信号の生成を停止するのではなく、クロック信号の位相制御動作を停止することによって消費電力を低減させるとともに、トリガ信号に応答して位相制御動作を再開することを技術思想とするものである。すなわち、位相制御動作を間欠的に行うことによって、消費電力の低減を図ることを特徴としている。半導体装置の電源起動時またはＤＬＬ回路のリセットコマンドが投入された時に、ＤＬＬ回路が位相制御動作を実行し、位相制御が完了すると（外部クロック信号と内部クロック信号との位相がマッチングした状態）、ＤＬＬ回路は位相制御動作を停止する。その後、トリガ信号に応答して位相制御動作を再開し、所定の位相制御動作の結果に対応して位相制御動作を自動停止する。つまり、トリガ信号に応答して位相制御動作が非活性な第２の動作モードから位相制御動作が活性な第１の動作モードへ遷移し、更にその後自動的に第２の動作モードへ遷移する。ここで、トリガ信号はリセットコマンドとは異なる。第２の動作モードから第１の動作モードへ遷移は、直前の第２の動作モードの位相制御値を保持しつつ位相制御動作を行い、位相制御動作によって位相制御値を変更（更新）または維持（非更新）するのに対して、リセットコマンドはＤＬＬ回路自身をリセット（つまり、位相制御値を破棄する）し、新たに位相制御値を生成し直す。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路１００（２００）に供給する。
ＤＬＬ回路１００（２００）は、内部クロック信号ＩＣＬＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御された内部クロックＬＣＬＫを生成し、これをデータ入出力回路７０に供給する。図１に示すように、ＤＬＬ回路１００（２００）には、ディレイライン（クロック生成部）１１０、位相制御部１２０及びモード切り替え回路１３０が含まれている。ＤＬＬ回路１００（２００）の詳細について後述する。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、データ入出力回路７０及びＤＬＬ回路１００（２００）などに供給される。図１に示すように、内部コマンドＩＣＭＤのうちリフレッシュ信号ＲＥＦＢについては、少なくともロウ系制御回路５１及びＤＬＬ回路１００（２００）に供給される。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
ロウ系制御回路５１は、アドレスラッチ回路４２より供給されるロウアドレスをロウデコーダ６１に供給する回路である。また、ロウ系制御回路５１にはリフレッシュカウンタ５１ａが含まれており、リフレッシュ信号ＲＥＦＢが活性化されると、リフレッシュカウンタ５１ａのカウント値であるリフレッシュアドレスをロウデコーダ６１に供給する。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。メモリセルＭＣに記憶されたデータを保持するためには、リフレッシュ動作（メモリセルの情報の再更新）が必要である。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０には出力バッファ７１が含まれており、リード動作時においては内部クロックＬＣＬＫに同期して出力バッファ７１からリードデータＤＱが出力される。尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。
以上が本実施形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路１００について詳細に説明する。
図２は、本発明の第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。
図２に示すように、ＤＬＬ回路１００は、ディレイライン（クロック生成部）１１０、位相制御部１２０及びモード切り替え回路１３０を含んでいる。
ディレイライン１１０は、内部クロック信号ＩＣＬＫを遅延させることによって出力用の内部クロック信号ＬＣＬＫを生成する回路であり、その遅延量は位相制御部１２０によって調整される。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファインディレイラインを含んでいることが好ましい。
位相制御部１２０は、内部クロック信号ＩＣＬＫ及び出力用の内部クロック信号ＬＣＬＫを受け、これらに基づいてディレイライン１１０の遅延量を調整することによって、内部クロック信号ＬＣＬＫの位相を調整する回路ブロックである。図２に示すように、位相制御部１２０には、レプリカ回路１２１、位相判定回路１２２、カウンタ制御回路１２３、カウンタ回路１２４及び分周回路１２５が含まれている。
レプリカ回路１２１は、図１に示した出力バッファ７１と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してフィードバッククロック信号ｆｂＣＬＫを出力する。これにより、フィードバッククロック信号ｆｂＣＬＫの位相は、出力信号（リードデータ）ＤＱの位相と正確に一致することになる。但し、レプリカ回路１２１を構成するトランジスタのサイズとしては、出力バッファ７１を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
フィードバッククロック信号ｆｂＣＬＫ及び内部クロック信号ＩＣＬＫは、位相判定回路１２２に供給される。位相判定回路１２２は、内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出する回路である。上述の通り、フィードバッククロック信号ｆｂＣＬＫの位相はリードデータＤＱの位相と一致するよう、ディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＫ，／ＣＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１２２はこのような変化を検出し、内部クロック信号ＩＣＬＫに対してフィードバッククロック信号ｆｂＣＬＫの位相が進んでいるか或いは遅れているかを判定する。判定は内部クロック信号ＩＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤとしてカウンタ制御回路１２３に供給される。
カウンタ制御回路１２３は、位相判定信号ＰＤに基づいてアップダウン信号Ｕ／Ｄを生成する回路であり、アップダウン信号Ｕ／Ｄの更新はサンプリングクロック信号ＳＹＮＣＬＫ１に同期して行われる。ここで、サンプリングクロック信号ＳＹＮＣＬＫ１は、分周回路１２５によって生成される信号である。分周回路１２５は、内部クロック信号ＩＣＬＫを分周することによって、より周波数の低いサンプリングクロック信号ＳＹＮＣＬＫ１，２を生成する回路である。特に限定されるものではないが、分周数は１６又は３２に設定することができる。したがって、例えば、分周回路１２５が内部クロック信号ＩＣＬＫを１６分周する場合には、内部クロック信号ＩＣＬＫの１６サイクルごとにサンプリングクロック信号ＳＹＮＣＬＫ１，２が活性化することになる。この場合、サンプリング周期は１６クロックサイクルとなる。
カウンタ制御回路１２３によって生成されるアップダウン信号Ｕ／Ｄは、カウンタ回路１２４に供給される。カウンタ回路１２４は、アップダウン信号Ｕ／Ｄに基づいてカウントアップ又はカウントダウンする回路であり、カウントアップ又はカウントダウンは、サンプリングクロック信号ＳＹＮＣＬＫ１に対して位相の遅れたサンプリングクロック信号ＳＹＮＣＬＫ２に同期して行われる。カウンタ回路１２４のカウント値ＣＯＵＮＴはディレイライン１１０に供給され、これによってディレイライン１１０の遅延量が定められる。
以上の構成を有する位相制御部１２０は、サンプリングクロック信号ＳＹＮＣＬＫ２に同期してディレイライン１１０の遅延量を変化させる第１の動作モードと、ディレイライン１１０の遅延量を固定させる第２の動作モードを有している。つまり、第１の動作モードにおいては内部クロック信号ＬＣＬＫの位相制御動作が行われ、第２の動作モードにおいては内部クロック信号ＬＣＬＫの位相が固定される。
位相制御部１２０が第２の動作モードに遷移すると、各回路ブロック１２１〜１２５の動作が停止し、位相制御部１２０は電力をほとんど消費しない状態となる。但し、第２の動作モードに遷移した場合であってもカウンタ回路１２４のカウント値がリセットされることはなく、第２の動作モードに遷移した時点におけるカウント値が保持される。つまり、ディレイライン１１０の遅延量は、第２の動作モードに遷移する直前の遅延量に固定される。したがって、少なくともカウンタ回路１２４については電力供給を遮断してはならない。その他の回路ブロック（レプリカ回路１２１、位相判定回路１２２、カウンタ制御回路１２３及び分周回路１２５）については、第２の動作モードに遷移した場合、電力供給を遮断しても構わない。但し、第１の動作モードへ速やかに遷移（復帰）するためには、電力供給を遮断するのではなく、入力信号の変化によってスイッチングを行わない状態、つまり、論理固定された状態とすることが好ましい。
位相制御部１２０の動作モードは、モード切り替え回路１３０より供給される停止信号ＳＴＯＰによって選択される。具体的には、位相制御部１２０は、停止信号ＳＴＯＰが非活性状態（ローレベル）である場合は第１の動作モードとなり、停止信号ＳＴＯＰが活性状態（ハイレベル）である場合は第２の動作モードとなる。
図２に示すように、モード切り替え回路１３０には、カウンタ制御回路１２３の出力であるアップダウン信号Ｕ／Ｄと、コマンドデコーダ３２の出力であるリフレッシュ信号ＲＥＦＢが供給されており、これらに基づいて停止信号ＳＴＯＰを生成する。以下詳細に説明するように、本実施形態では、モード切り替え回路１３０がディザー判定回路によって構成されている。ディザー判定回路とは、アップダウン信号Ｕ／Ｄの変化パターンを監視することによって、ＤＬＬロックを検出する回路である。ここで「ＤＬＬロック」とは、内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫの位相がほぼ一致している状態を指す。
図３はモード切り替え回路（ディザー判定回路）１３０の回路図であり、図４はその動作を説明するためのタイミング図である。
図３に示すように、本実施形態におけるモード切り替え回路１３０は、リフレッシュ信号ＲＥＦＢをラッチするラッチ回路１３１，１３２と、これらラッチ回路１３１，１３２の出力ＤＴ０，ＤＴ１を受けるＡＮＤゲート１３３と、リフレッシュ信号ＲＥＦＢに基づいてワンショットパルスＯＰを生成するワンショットパルス生成回路１３４とを含んでいる。
リフレッシュ信号ＲＥＦＢはローアクティブな信号であり、通常時（半導体装置がセル情報のリフレッシュ動作を外部から命令されない状態のとき）はハイレベルに固定されている。そして、外部からリフレッシュコマンドが発行されると、コマンドデコーダ３２によってリフレッシュ信号ＲＥＦＢが所定時間ローレベルへ変化する。そして、ロウ系制御回路５１によるリフレッシュ動作が完了すると、リフレッシュ信号ＲＥＦＢはハイレベルに戻る。尚、外部から半導体装置へ発行されるリフレッシュコマンドとしては、オートリフレッシュコマンドが挙げられる。ここで、ロウ系制御回路５１によるリフレッシュ動作が完了した後、後述するワンショットパルス生成回路１３４によってＤＬＬ回路１００の位相制御動作が行われることに注意が必要である。ロウ系制御回路５１によるチップ（半導体装置）内の動作ノイズが、位相制御動作の精度に影響を与えない。
リフレッシュ信号ＲＥＦＢが非活性化、つまり、ローレベルからハイレベルに変化すると、図４に示すように、ワンショットパルス生成回路１３４によってワンショットパルスＯＰが生成される。ワンショットパルスＯＰが発生すると、ラッチ回路１３１，１３２はリセットされ、その出力ＤＴ０，ＤＴ１はいずれもローレベルとなる。このため、リフレッシュ動作の完了直後においては、ＡＮＤゲート１３３の出力である停止信号ＳＴＯＰは必ずローレベルとなる。上述の通り、停止信号ＳＴＯＰがローレベルである場合には、位相制御部１２０は第１の動作モードが選択される。つまり、サンプリングクロック信号ＳＹＮＣＬＫ２に同期した内部クロック信号ＬＣＬＫの位相制御動作が行われる。
また、ラッチ回路１３１のクロック入力端にはアップダウン信号Ｕ／Ｄが供給されており、ラッチ回路１３２のクロック入力端には反転されたアップダウン信号Ｕ／Ｄが供給されている。このため、アップダウン信号Ｕ／Ｄが１回変化すると、ラッチ回路１３１，１３２のいずれか一方にハイレベルがラッチされ、アップダウン信号Ｕ／Ｄがもう１回変化すると、ラッチ回路１３１，１３２の他方にもハイレベルがラッチされる。つまり、アップダウン信号Ｕ／Ｄが２回変化した場合（つまり、ディザー判定により位相調整の作業により位相がほぼゼロに達した状態を示すＤＬＬロックが検出された場合）にラッチ回路１３１，１３２の出力ＤＴ０，ＤＴ１の両方がハイレベルとなり、その結果、ＡＮＤゲート１３３の出力である停止信号ＳＴＯＰがハイレベルに変化する。上述の通り、停止信号ＳＴＯＰがハイレベルである場合には、位相制御部１２０は第２の動作モードが選択される。つまり、内部クロック信号ＬＣＬＫの位相が固定される。これが、ディザー判定回路のディザープロセスである。アップダウン信号Ｕ／Ｄは、ディザー信号ともいえる。
アップダウン信号Ｕ／Ｄが２回変化するケースとしては、アップ判定、ダウン判定、アップ判定の順に変化するケース（Ｕ／Ｄ／Ｕ）と、ダウン判定、アップ判定、ダウン判定の順に変化するケース（Ｄ／Ｕ／Ｄ）が挙げられる。いずれのケースも、外部クロック信号ＣＫとフィードバッククロック信号ｆｂＣＬＫの位相がほぼ一致している場合に出現するパターンであり、ＤＬＬロックした場合に現れる特徴である。
これにより、図４に示すように、ディザー判定によりＤＬＬロックが検出される度に第１の動作モードから第２の動作モードに遷移し、リフレッシュ信号ＲＥＦＢが活性化する度に第２の動作モードから第１の動作モードに遷移することになる。つまり、位相制御動作がトリガ信号（リフレッシュ信号ＲＥＦＢ）により間欠的に行われることになり、位相制御部１２０における消費電力が低減される。
ここで、位相制御部１２０が第２の動作モードに遷移すると、位相制御動作が停止することから、内部クロック信号ＬＣＬＫが外部クロック信号ＣＫ，／ＣＫに正しく追従しないおそれがある。しかしながら、本実施形態では、所定の頻度で活性化されるリフレッシュ信号ＲＥＦＢをトリガ信号として第１の動作モードに復帰させていることから、位相制御動作の停止による位相のズレはほとんど生じない。具体的には、オートリフレッシュコマンドの発行頻度はμｓｅｃオーダーであることから、このような短期間で顕著な位相のズレが生じることは稀であり、位相制御動作の間欠的な停止によってリードデータの出力品質が低下することはない。むしろ、位相制御動作を停止させている間は、内部クロック信号ＬＣＬＫにジッタが発生しないことから、リードデータの出力品質が高められる可能性もある。
また、本実施形態では、オートリフレッシュコマンドが所定の頻度で活性化される点に着目し、これを第２の動作モードから第１の動作モードに遷移するトリガ信号として利用していることから、位相制御部１２０を第１の動作モードに遷移させるための特別な回路を付加する必要もない。
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態によるＤＬＬ回路２００の構成を示すブロック図である。
本実施形態によるＤＬＬ回路２００は、位相制御部１２０が位相制御部２２０に置き換えられ、モード切り替え回路１３０がモード切り替え回路２３０に置き換えられている点において、図２に示したＤＬＬ回路１００と相違している。また、位相制御部２２０は、分周回路１２５が分周回路２２５に置き換えられている点において、図２に示した位相制御部１２０と相違している。その他の点については図２に示したＤＬＬ回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
分周回路２２５は、サンプリングクロック信号ＳＹＮＣＬＫ１，２に加え、セット信号ＳＥＴ及びリセット信号ＲＳＴを生成する。セット信号ＳＥＴは、サンプリングクロック信号ＳＹＮＣＬＫ１，２と同じ周期をもつ信号である。したがって、サンプリングクロック信号ＳＹＮＣＬＫ１，２の一方をセット信号ＳＥＴとして兼用することも可能である。一方、リセット信号ＲＳＴは、サンプリングクロック信号ＳＹＮＣＬＫ１，２よりも周期の長い信号であり、サンプリングクロック信号ＳＹＮＣＬＫ１，２の４倍程度に設定することが好ましい。この場合、サンプリングクロック信号ＳＹＮＣＬＫ１，２の周期が内部クロック信号ＩＣＬＫの１６倍であれば、リセット信号ＲＳＴの周期は内部クロック信号ＩＣＬＫの６４倍となる。
これらセット信号ＳＥＴ及びリセット信号ＲＳＴは、モード切り替え回路２３０に供給される。図５に示すように、モード切り替え回路２３０は、ディザー判定回路２４０及び連続判定回路２５０を含んでいる。
図６はモード切り替え回路２３０の回路図であり、図７はその動作を説明するためのタイミング図である。
図６に示すように、連続判定回路２５０は、２つのＳＲラッチ回路２６０，２７０と、これらＳＲラッチ回路２６０，２７０の出力である判定信号ＣＮ０，ＣＮ１を受けるＡＮＤゲート２８０を備えている。
ＳＲラッチ回路２６０は、ＮＡＮＤゲート２６１，２６２が循環接続された構成を有しており、ＮＡＮＤゲート２６１側がセット入力端（Ｓ）、ＮＡＮＤゲート２６２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）には位相判定信号ＰＤが供給され、リセット入力端（Ｒ）にはインバータ２８２によって反転されたセット信号ＳＥＴが供給される。
同様に、ＳＲラッチ回路２７０は、ＮＡＮＤゲート２７１，２７２が循環接続された構成を有しており、ＮＡＮＤゲート２７１側がセット入力端（Ｓ）、ＮＡＮＤゲート２７２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）にはインバータ２８２によって反転された位相判定信号ＰＤが供給され、リセット入力端（Ｒ）にはインバータ２８１によって反転されたセット信号ＳＥＴが供給される。
かかる構成により、セット信号ＳＥＴが活性化すると、そのときの位相判定信号ＰＤの論理レベルによって判定信号ＣＮ０，ＣＮ１の一方がハイレベル、他方がローレベルとなることから、セット信号ＳＥＴの活性化直後においては、判定信号ＣＮ０２は必ずローレベルとなる。その後、位相判定信号ＰＤの論理レベルが変化しなければ判定信号ＣＮ０２はローレベルを維持するが、次にセット信号ＳＥＴが活性化する前に位相判定信号ＰＤの論理レベルが変化すると、判定信号ＣＮ０２はハイレベルとなる。判定信号ＣＮ０２はラッチ回路２８３に供給され、セット信号ＳＥＴに同期して判定信号ＣＮ２として出力される。つまり、連続判定回路２５０は、セット信号ＳＥＴの活性化周期において位相判定信号ＰＤ論理レベルが変化したか否かを判定することができる。図７に示すタイミング図においては、セット信号ＳＥＴによって規定される連続した更新サイクルＣＹＣ１〜ＣＹＣ４の全てにおいて途中で位相判定信号ＰＤが変化しており、その結果、判定信号ＣＮ２がハイレベルを保持しているケースが示されている。
図６に示すように、連続判定回路２５０はＳＲラッチ回路２９０をさらに備えている。ＳＲラッチ回路２９０は、ＮＡＮＤゲート２９１，２９２が循環接続された構成を有しており、ＮＡＮＤゲート２９１側がセット入力端（Ｓ）、ＮＡＮＤゲート２９２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）には上述した判定信号ＣＮ２が供給され、リセット入力端（Ｒ）にはインバータ２８４によって反転されたリセット信号ＲＳＴが供給される。ＳＲラッチ回路２９０の出力である判定信号ＣＮＳ０１はラッチ回路２８５に供給され、リセット信号ＲＳＴに同期して判定信号ＣＮＳ１として出力される。判定信号ＣＮＳ１はインバータ２８６によって反転され、ハイアクティブな判定信号ＣＮＳ２として出力される。
かかる構成により、リセット信号ＲＳＴが活性化するとＳＲラッチ回路２９０の出力である判定信号ＣＮＳ０１はローレベルとなるが、次にリセット信号ＲＳＴが活性化する前に判定信号ＣＮ２が一度でもローレベルになると、判定信号ＣＮＳ０１はハイレベルとなる。上述の通り、判定信号ＣＮ２がローレベルとなるのは、位相判定信号ＰＤの論理レベルが更新サイクル中に変化しないケースである。これに対し、図７に示す例にように、次にリセット信号ＲＳＴが活性化するまで判定信号ＣＮ２が常にハイレベルを維持している場合には、ＳＲラッチ回路２９０はセットされず、その結果、判定信号ＣＮＳ０１はローレベルを維持する。上述の通り、判定信号ＣＮ２がハイレベルとなるのは、位相判定信号ＰＤの論理レベルが更新サイクル中に変化するケースである。
そして、ＳＲラッチ回路２９０の出力である判定信号ＣＮＳ０１はリセット信号ＲＳＴに同期してラッチ回路２８５にラッチされ、インバータ２８６を介して判定信号ＣＮＳ２として出力される。したがって、セット信号ＳＥＴの１周期である更新サイクルにおいて、位相判定信号ＰＤの論理レベルが変化しない現象がリセット信号ＲＳＴの１周期に一度でも出現すれば、判定信号ＣＮＳ２はローレベル（非活性レベル）となる。逆に、更新サイクル中に位相判定信号ＰＤの論理レベルが変化する現象がリセット信号ＲＳＴの１周期全ておいて出現すれば、判定信号ＣＮＳ２はハイレベル（活性レベル）となる。
このようにして得られた判定信号ＣＮＳ２は、ＯＲゲート２３１の一方の入力端に供給される。ＯＲゲート２３１の他方の入力端には、ディザー判定回路２４０からの出力である判定信号ＤＴＳ１が供給される。
ディザー判定回路２４０は、図３に示したモード切り替え回路１３０と同じ回路構成を有している。したがって、ディザー判定によりＤＬＬロックが検出された場合に、その出力である判定信号ＤＴＳ１をハイレベルに活性化させる。その動作については既に説明したとおりである。
本実施形態では、ＯＲゲート２３１の出力が停止信号ＳＴＯＰとして用いられる。したがって、ディザー判定回路２４０の出力（ＤＴＳ１）及び連続判定回路２５０の出力（ＣＮＳ２）の少なくとも一方が活性化すれば、停止信号ＳＴＯＰがハイレベルとなる。
したがって、本実施形態では、第１の実施形態のようにディザー判定によりＤＬＬロックが検出された場合のみならず、セット信号ＳＥＴの１周期内に位相判定信号ＰＤが変化する現象が複数回連続して出現した場合、すなわち、位相制御動作がトリガ信号（リフレッシュ信号ＲＥＦＢ）により第２の動作モードから第１の動作モードに遷移し、位相の検出をおこなうも内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫの位相がほぼ一致している状態でありアップダウン信号Ｕ／Ｄが変化しないＳｔａｂｌｅ状態を示す不連続判定によってＤＬＬロックが検出された場合においても、位相制御部２２０が第２の動作モードに遷移する。上記のように、連続した更新サイクルの全てにおいて途中で位相判定信号ＰＤが変化するというパターンは、ＤＬＬロックされた場合に出現するもう一つのパターンであり、ディザー判定による検出パターンよりも先に現れることがある。したがって、本実施形態のようにディザー判定と不連続判定を併用することにより、ＤＬＬ回路のロックを速やかに検出することが可能となる。その結果、消費電力をより低減することが可能となる。
次に、本発明の第３の実施形態について説明する。
図８は、本発明の第３の実施形態による半導体装置１０ａの構成を示すブロック図である。
本実施形態による半導体装置１０ａは、電圧変動検知回路３００及びＡＮＤゲート３０１が設けられている点において、図１に示した半導体装置１０と異なる。その他の点については、図１に示した半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
電圧変動検知回路３００は、電源電圧の変動を検知した場合に検知信号Ｊ３を活性化させる回路であり、生成される検知信号Ｊ３は、リフレッシュ信号ＲＥＦＢともにＡＮＤゲート３０１に入力される。本実施形態では、ＡＮＤゲート３０１の出力が停止信号ＳＴＯＰとして用いられ、ＤＬＬ回路１００，２００に供給される。
図９は、電圧変動検知回路３００の回路図である。
図９に示すように、電圧変動検知回路３００は、複数の抵抗Ｒ１〜Ｒ３と、コンパレータ３１１，３１２と、ＡＮＤゲート３２０によって構成されている。コンパレータ３１１の反転入力ノード（＋）は、電源間に直列接続された抵抗Ｒ１と抵抗Ｒ２の節点Ｎ１Ｕに接続されている。また、コンパレータ３１２の非反転入力ノード（−）は、電源間に直列接続された抵抗Ｒ２と抵抗Ｒ１の節点Ｎ１Ｌに接続されている。さらに、コンパレータ３１１の非反転入力ノード（−）及びコンパレータ３１２の反転入力ノード（＋）は、電源間に直列接続された２つの抵抗Ｒ３の節点Ｎ１に接続されている。
ここで、これら抵抗Ｒ１〜Ｒ３の抵抗値は、Ｒ１＞Ｒ２≫Ｒ３に設定されている。これにより、節点Ｎ１の電圧は電源電圧ＶＤＤの半分となり（＝ＶＤＤ／２）、節点Ｎ１Ｕの電圧は電源電圧ＶＤＤの半分よりも高くなり（＞ＶＤＤ／２）、節点Ｎ１Ｌの電圧は電源電圧ＶＤＤの半分よりも低くなる（＜ＶＤＤ／２）。一例として、電源電圧ＶＤＤが１．２Ｖである場合、Ｎ１＝０．６Ｖ、Ｎ１Ｕ＝０．７Ｖ、Ｎ１Ｌ＝０．５Ｖに設定される。その結果、コンパレータ３１１，３１２の出力である検知信号Ｊ１，Ｊ２はいずれもハイレベルとなり、検知信号Ｊ３もハイレベル（非活性レベル）となる。
ここで、電源電圧ＶＤＤが急速に変動すると、各節点Ｎ１，Ｎ１Ｕ，Ｎ１Ｌの電圧も変動するが、上述の通り、抵抗Ｒ１，Ｒ２の抵抗値が抵抗Ｒ３の抵抗値よりも十分に大きいことから、節点Ｎ１Ｕ，Ｎ１Ｌの電圧変動速度は、節点Ｎ１の電圧変動速度よりも遅くなる。このため、所定以上の加速度で電源電圧ＶＤＤが変動した場合、検知信号Ｊ１，Ｊ２のいずれかがローレベルに反転し、検知信号Ｊ３がローレベルに活性化される。このような原理により、電圧変動検知回路３００は、急速な電源電圧ＶＤＤの変動を検知することが可能となる。
図８に示したように、電圧変動検知回路３００の出力である検知信号Ｊ３はＡＮＤゲート３０１に入力される。このため、本実施形態では、リフレッシュ信号ＲＥＦＢが活性化した場合のみならず、検知信号Ｊ３が活性化した場合においてもＤＬＬ回路１００，２００は第１の動作モードとなり、位相制御動作が再開される。
このように、本実施形態においては、電源電圧ＶＤＤの変動を検知したことに応答して、位相制御部１２０を第２の動作モードから第１の動作モードに遷移させていることから、電源電圧ＶＤＤの変動による内部クロック信号ＬＣＬＫの位相のズレを防止することが可能となる。
次に、本発明の第４の実施形態について説明する。
図１０は、本発明の第４の実施形態による半導体装置１０ｂの構成を示すブロック図である。
本実施形態による半導体装置１０ｂは、タイマ回路４００及びＡＮＤゲート４０１が設けられている点において、図８に示した半導体装置１０ａと異なる。その他の点については、半導体装置１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
タイマ回路４００は、所定の周期でタイマ信号ＯＳＣを活性化させる回路であり、半導体装置１０ｂの外部とは非同期で動作する。タイマ信号ＯＳＣは、リフレッシュ信号ＲＥＦＢの代わりに用いられる信号であり、検知信号Ｊ３ともにＡＮＤゲート４０１に入力される。本実施形態では、ＡＮＤゲート４０１の出力が停止信号ＳＴＯＰとして用いられ、ＤＬＬ回路１００，２００に供給される。
本実施形態によれば、リフレッシュ信号ＲＥＦＢの代わりにタイマ信号ＯＳＣを用いていることから、位相制御部１２０を一定の周期で第２の動作モードから第１の動作モードに遷移させることが可能となる。このため、オートリフレッシュコマンドが連続して発行されることにより長時間第２の動作モードに遷移しないというケースや、オートリフレッシュコマンドが長時間発行されないことにより長時間第１の動作モードに遷移しないというケースが生じることがない。
タイマ回路４００としては、周知の電流値が抑制されたセルフリフレッシュ時に使用するリフレッシュタイマを用いることも可能である。これによれば、タイマ回路４００を別途設ける必要がなくなる。しかも、リフレッシュタイマは非常に低消費電力で動作することから、消費電力の増大も極めて少ない。また、リフレッシュタイマを用いれば、タイマ信号ＯＳＣの活性化頻度がリフレッシュ信号ＲＥＦＢの活性化頻度と一致することから、第１の動作モードに遷移する頻度も第１及び第２の実施形態と同じ頻度となる。
尚、図１１に示す半導体装置１０ｃのように、タイマ信号ＯＳＣとリフレッシュ信号ＲＥＦＢを併用しても構わない。
図１２は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
図１２に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１２においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
図１２に示すデータ処理システム５００は、少なくとも図１に示される半導体装置１０のクロック端子１１ａ，１１ｂ（第１の外部端子）とデータ入出力端子１４（第２の外部端子）が、システムバス５１０を介してデータプロセッサ５２０と接続されている。
また、図１２には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１２に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１２に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態ではＤＬＬ回路を搭載したＳＤＲＡＭを例に説明したが、本発明の適用範囲がこれに限定されるものではなく、メモリ以外の半導体装置に本発明を適用しても構わない。具体的には、ＤＬＬ回路を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。
また、本発明によるクロック生成回路がＤＬＬ回路に限定されるものではなく、位相調整された内部クロック信号を生成する回路であれば、他の種類のクロック生成回路であっても本発明を適用することができる。
さらに、上記実施形態では、位相制御部１２０の動作モードが第１及び第２の動作モード間で遷移しているが、位相制御部１２０が第３の動作モードを有していても構わない。つまり、第１の動作モードから第２の動作モード（又はその逆）に直接遷移することは必須でなく、第３の動作モードを経由しても構わない。
また、上記実施形態では、第１の動作モードに遷移するためのトリガ信号として、リフレッシュ信号ＲＥＦＢ、電源電圧ＶＤＤの変動を示す検知信号Ｊ３、タイマ信号ＯＳＣなどを用いているが、本発明においてトリガ信号がこれらに限定されるものではない。例えば、セルフリフレッシュをイグジットする外部コマンド（一般的には、外部端子ＣＫＥのＬｏｗからＨｉｇｈへの遷移で規定される）によって、トリガ信号としてもよい。また、２以上のトリガ信号を用いる場合、その組み合わせは任意である。さらに、トリガ信号は該半導体装置の内部で生成される信号であっても、外部から供給される信号であっても構わない。
同様に、上記実施形態では、第２の動作モードに遷移するためのＤＬＬロックの検出を、ディザー判定又は不連続判定により行っているが、ＤＬＬロックの検出方法がこれらに限定されるものではない。また、２以上の検出方法を用いる場合、その組み合わせは任意である。また、上記実施形態におけるディザー判定では、アップダウン信号Ｕ／Ｄが２回変化した場合にＤＬＬロックと判定しているが、具体的なディザー判定の判定ルールについては特に限定されない。不連続判定についても同様であり、具体的な不連続判定の判定ルールについては特に限定されない。
また、位相制御部１２０を２つ備え、一方の位相制御部によって内部クロック信号ＬＣＬＫの立ち上がりエッジの位置を制御し、他方の位相制御部によって内部クロック信号ＬＣＬＫの立ち下がりエッジの位置を制御するタイプのＤＬＬ回路に本発明を適用する場合は、内部クロック信号ＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジについてそれぞれＤＬＬロックの検出を行い、両方のエッジについてＤＬＬロックが検出された場合に、第２の動作モードに遷移させればよい。
また、上記実施形態では、第２の動作モードに遷移する位相制御部１２０，２２０を構成する全ての回路ブロックの動作を停止させているが、本発明において位相制御部を構成する全ての回路ブロックの動作を停止させることは必須でなく、一部の回路ブロックの動作を継続させても構わない。
また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。
また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、使用する半導体基板は、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
更に、ディザー判定回路や連続判定回路などの回路形式は、実施形態において開示した回路形式に限定されない。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０，１０ａ，１０ｂ，１０ｃ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５１ａ リフレッシュカウンタ
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ データ入出力回路
７１ 出力バッファ
１００，２００ ＤＬＬ回路
１１０ ディレイライン
１２０，２２０ 位相制御部
１２１ レプリカ回路
１２２ 位相判定回路
１２３ カウンタ制御回路
１２４ カウンタ回路
１２５，２２５ 分周回路
１３０，２３０ モード切り替え回路
２４０ ディザー判定回路
２５０ 連続判定回路
３００ 電圧変動検知回路
４００ タイマ回路
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス

Claims (22)

  1. 外部クロック信号に基づいて第１のクロック信号を生成するクロック生成部と、
    前記クロック生成部を制御することによって前記第１のクロック信号の位相を前記外部クロック信号の位相と同期するように調整する位相制御部と、
    前記位相制御部の動作モードを切り替えるモード切り替え回路と、を備え、
    前記位相制御部は、所定の周期で前記第１のクロック信号の位相を変化させる第１の動作モードと、前記第１のクロック信号の位相を固定させる第２の動作モードを有しており、且つ、前記第２の動作モードから第１の動作モードへの遷移に対応して、位相制御の結果により前記第２の動作モード時に保持する位相制御値から変更または維持し、
    前記モード切り替え回路は、トリガ信号に応答して前記第２の動作モード状態にある前記位相制御部を前記第１の動作モードに遷移させ、前記第１のクロック信号が所望の位相に達したことに応答して前記位相制御部を前記第２の動作モードに遷移させることを特徴とするクロック生成回路。
  2. 前記クロック生成部は、第２のクロック信号を遅延させることによって前記第１のクロック信号を生成するディレイラインを含み、
    前記位相制御部は、前記ディレイラインの遅延量を設定するカウンタ回路を含み、
    前記第１の動作モードにおいては、前記所定の周期で前記カウンタ回路のカウント値が更新され、
    前記第２の動作モードにおいては、前記カウンタ回路のカウント値の更新が停止されることを特徴とする請求項１に記載のクロック生成回路。
  3. 前記第２の動作モードにおいては、前記カウンタ回路のカウント値がリセットされることなく、前記第２の動作モードに遷移した時点におけるカウント値が保持されることを特徴とする請求項２に記載のクロック生成回路。
  4. 前記位相制御部は、前記第２のクロック信号と第３のクロック信号の位相を比較する位相判定回路をさらに含み、
    前記カウンタ回路のカウント値は、前記位相判定回路の出力に基づいて前記所定の周期で更新され、
    前記第２の動作モードにおいては、前記位相比較回路の動作が停止することを特徴とする請求項２又は３に記載のクロック生成回路。
  5. 前記位相制御部は、前記第１のクロック信号を分周することによって前記第１のクロック信号よりも周波数の低い第４のクロック信号を生成する分周回路をさらに含み、
    前記第１の動作モードにおいては、前記カウンタ回路は前記第４のクロック信号に同期してカウント値が更新され、
    前記第２の動作モードにおいては、前記分周回路の動作が停止することを特徴とする請求項４に記載のクロック生成回路。
  6. 前記位相制御部は、前記第１のクロック信号に基づいて前記第３のクロック信号を生成するレプリカ回路をさらに含み、
    前記第２の動作モードにおいては、前記レプリカ回路の動作が停止することを特徴とする請求項４又は５に記載のクロック生成回路。
  7. 前記モード切り替え回路は、前記カウンタ回路のカウント値が所定のパターンで変化したことに応答して、前記位相制御部を前記第２の動作モードに遷移させることを特徴とする請求項２乃至６のいずれか一項に記載のクロック生成回路。
  8. 前記所定のパターンは、前記カウンタ回路が前記所定の周期でアップカウントとダウンカウントを交互に繰り返すパターンを含むことを特徴とする請求項７に記載のクロック生成回路。
  9. 前記モード切り替え回路は、前記位相判定回路の出力変化に基づいて、前記位相制御部を前記第２の動作モードに遷移させることを特徴とする請求項４乃至６のいずれか一項に記載のクロック生成回路。
  10. 前記モード切り替え回路は、一定の期間内に前記位相判定回路の出力が変化する現象が複数回連続して出現したことに応答して、前記位相制御部を前記第２の動作モードに遷移させることを特徴とする請求項９に記載のクロック生成回路。
  11. 前記トリガ信号は、所定の頻度で活性化されることを特徴とする請求項１乃至１０のいずれか一項に記載のクロック生成回路。
  12. 前記トリガ信号は、メモリセルの情報を再更新するリフレッシュ動作の度に活性化されることを特徴とする請求項１乃至１１のいずれか一項に記載のクロック生成回路。
  13. 前記モード切り替え回路は、前記リフレッシュ動作が終了した後に、前記トリガ信号を活性することを特徴とする請求項１２に記載のクロック生成回路。
  14. 前記トリガ信号は、少なくとも、電源電圧の変動に応答して活性化されることを特徴とする請求項１乃至１３のいずれか一項に記載のクロック生成回路。
  15. 外部クロック信号に基づいて内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期して出力信号を外部に出力する出力バッファを備え、
    前記クロック生成回路は、
    前記内部クロック信号を生成するクロック生成部と、
    前記内部クロック信号に基づいてフィードバッククロック信号を生成するレプリカ回路と、
    前記外部クロック信号と前記フィードバッククロック信号の位相差に基づき前記クロック生成部を制御することによって、前記内部クロック信号の位相を前記外部クロック信号の位相と同期するように調整する位相制御部と、
    前記位相制御部の動作モードを切り替えるモード切り替え回路と、を備え、
    前記位相制御部は、所定の周期で前記内部クロック信号の位相を変化させる第１の動作モードと、前記内部クロック信号の位相を固定させる第２の動作モードを有しており、且つ、前記第２の動作モードから第１の動作モードへの遷移に対応して、位相制御の結果により前記第２の動作モード時に保持する位相制御値から変更または維持し、
    前記モード切り替え回路は、トリガ信号に応答して前記第２の動作モード状態にある前記位相制御部を前記第１の動作モードに遷移させ、前記内部クロック信号が所望の位相に達したことに応答して前記位相制御部を前記第２の動作モードに遷移させ、
    前記レプリカ回路は、前記出力バッファと実質的に同一の回路構成を有していることを特徴とする半導体装置。
  16. リフレッシュ動作によってデータの保持が必要な複数のメモリセルを有するメモリセルアレイをさらに備え、
    前記トリガ信号は、前記リフレッシュ動作の度に活性化される制御信号であることを特徴とする請求項１５に記載の半導体装置。
  17. 前記モード切り替え回路は、前記リフレッシュ動作が終了した後に、前記トリガ信号を活性することを特徴とする請求項１６に記載の半導体装置。
  18. 前記トリガ信号は、外部から発行されるオートリフレッシュコマンドであることを特徴とする請求項１６又は１７に記載の半導体装置。
  19. 前記トリガ信号は、該半導体装置の内部で生成される信号であることを特徴とする請求項１５乃至１８のいずれか一項に記載の半導体装置。
  20. 前記内部で生成される信号は、該半導体装置の電源検出回路の出力信号であることを特徴とする請求項１９に記載の半導体装置。
  21. 前記内部で生成される信号は、該半導体装置の外部とは非同期で動作するタイマ回路の出力信号であることを特徴とする請求項１９に記載の半導体装置。
  22. 請求項１５乃至２１のいずれか一項に記載の半導体装置と、前記半導体装置の第１と第２の外部端子に接続されたコントローラとを備えることを特徴とするデータ処理システム。
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