JP2004222276A - トラッキングアナログ−デジタル変換器を備えるアナログ遅延固定ループ及びアナログ位相固定ループ - Google Patents

Abstract

【課題】 待機モードで動作を停止でき、電力消費が最小となるアナログ遅延固定ループを提供すること。
【解決手段】 外部クロック（ＣＫＩＮ）をバッファして基準クロック（ＣＫＦ）を生成するアナログ遅延固定ループであって、バッファ時の遅延時間をモデリングする遅延モデル（６００）と、基準クロックの位相及び前記遅延モデルの出力信号の位相を比較する位相比較器（３００）と、位相比較器の出力に応じて電荷ポンピング動作を行う電荷ポンプ（４００）と、電荷ポンプからの電荷量によって基準電圧（ＶＣ）を決定するループフィルタ（５００）と、基準クロックを基準電圧に応じた時間だけ遅延して遅延モデルに出力する電圧制御遅延ライン（２００）と、基準電圧を一定に保持するために、基準電圧をデジタル値として格納し、デジタル値に該当するトラッキング電圧（ＶＴ）をループフィルタに出力するトラッキングアナログ−デジタル変換器とを備える。
【選択図】 図５

Description

本発明は、半導体装置に関し、特に、入力される外部クロックに同期した内部クロックを生成するアナログ遅延固定ループ及びアナログ位相固定ループに関する。

外部クロックに同期して動作する同期型半導体装置等は、クロックバッファやクロックドライバーを用いて内部クロックを生成するため、通常、内部クロックは外部クロックに比較して一定時間遅延し、これにより、半導体装置の動作性能が低下する。すなわち、半導体装置（チップ）のデータアクセス時間は、チップ内部のクロックバッファ等によって生じる所定の遅延時間だけ増加する問題点がある。

よって、チップ内部に、外部クロックに同期する内部クロックを生成する回路を備えることになるが、このとき用いられる回路が遅延固定ループである。通常、遅延固定ループは、外部クロックに内部クロックを同期させる方法によって、アナログ遅延固定ループとデジタル遅延固定ループとに分けられる。

図1は、従来技術に係るデジタル遅延固定ループの構成を示すブロック図である。

図１に示すように、デジタル遅延固定ループは、外部クロック信号ＣＫＩＮが入力バッファ１０によってバッファされるときに生じる遅延時間をモデリングして決定される遅延時間を有する遅延モデル５０と、基準クロック信号ＣＫＲの位相と、遅延モデル５０からの入力信号の位相とを比較して、基準クロック信号ＣＫＲの遅延時間を制御する位相比較器２０と、位相比較器２０から出力される左側シフト信号ＳＨＩＦＴ−ＬＥＦＴまたは右側シフト信号ＳＨＩＦＴ−ＲＩＧＨＴが入力されてデジタル遅延ライン３０を制御するシフトレジスタ４０と、シフトレジスタ４０の出力によって基準クロック信号ＣＫＲの遅延時間を調節するデジタル遅延ライン３０とを備える。

図２は、図１に示したデジタル遅延ライン３０の内部構成を示す回路図であり、３つの単位遅延を用いて構成したときの回路図である。

図２に示すように、デジタル遅延ライン３０は、シフトレジスタ４０から出力される第１〜第３シフト信号ＳＬ１〜ＳＬ３の制御によって、入力される基準クロック信号ＣＫＲを選択的に伝達する制御部３２と、制御部３２から出力される基準クロック信号ＣＫＲを所定の遅延時間だけ遅延させて出力する遅延部３１と、遅延部３１から入力される信号を出力する出力部３３とを備える。ここで、所定の遅延時間は、基準クロック信号ＣＫＲが通過する単位遅延の数によって決定される。

制御部３２は、基準クロック信号ＣＫＲ及び第１シフト信号ＳＬ１が入力されるＮＡＮＤゲート３２Ａと、基準クロック信号ＣＫＲ及び第２シフト信号ＳＬ２が入力されるＮＡＮＤゲート３２Ｂと、基準クロック信号ＣＫＲ及び第３シフト信号ＳＬ３が入力されるＮＡＮＤゲート３３Ｃとから構成されている。

遅延部３１は、３つの単位遅延から構成され、第１単位遅延は、ＮＡＮＤゲート３２Ｃの出力及び電源電圧ＶＣＣが入力されるＮＡＮＤゲート３１Ａと、ＮＡＮＤゲート３１Ａの出力及び電源電圧ＶＣＣが入力されるＮＡＮＤゲート３１Ｂとから構成される。

第２単位遅延は、ＮＡＮＤゲート３１Ｂの出力及びＮＡＮＤゲート３２Ｂの出力が入力されるＮＡＮＤゲート３１Ｃと、ＮＡＮＤゲート３１Ｃの出力及び電源電圧ＶＣＣが入力されるＮＡＮＤゲート３１Ｄとから構成される。第３単位遅延は、ＮＡＮＤゲート３１Ｄの出力及びＮＡＮＤゲート３２Ａの出力が入力されるＮＡＮＤゲート３１Ｅと、ＮＡＮＤゲート３１Ｅの出力及び電源電圧Ｖｃｃが入力されるＮＡＮＤゲート３１Ｆとから構成される。

図２に示す遅延部３１は、各々の単位遅延を２つのＮＡＮＤゲート（例えば、ＮＡＮＤゲート３１Ａ、３１Ｂ）から構成する場合の一例であり、各々の単位遅延を構成するＮＡＮＤゲートの数は、シフトレジスタ４０から出力される各々のシフト信号ＳＬ１〜ＳＬ３に対して基準クロック信号ＣＫＲを遅延させる時間によって決定される。

また、図２に示す遅延部３１は、３つの単位遅延から構成されており、遅延固定ループに備えられる単位遅延の数は、基準クロック信号ＣＫＲを遅延させる時間範囲によって決定される。

以下、図１及び図２を参照して、デジタル遅延固定ループの動作を説明する。入力バッファ１０では、外部クロック信号ＣＫＩＮをバッファして、所定の時間遅延した基準クロック信号ＣＫＲを出力する。基準クロック信号ＣＫＲは、位相比較器２０とデジタル遅延ライン３０に入力され、デジタル遅延ライン３０に入力された基準クロック信号ＣＫＲは、再び所定の時間遅延されて、フィードバッククロック信号ＣＫＦとして出力され、遅延モデル５０に入力される。遅延モデル５０は、クロック信号ＣＫＩＮが入力バッファ１０によって遅延される遅延時間をモデリングし、即ち、入力バッファ１０の遅延時間に相当する遅延時間を生じるように設計される。

位相比較器２０では、基準クロック信号ＣＫＲと、遅延モデル５０の出力信号とを比較して、左側シフト信号ＳＨＩＦＴ−ＬＥＦＴ又は右側シフト信号ＳＨＩＦＴ−ＲＩＧＨＴをシフトレジスタ４０に出力する。シフトレジスタ４０は、左側シフト信号ＳＨＩＦＴ−ＬＥＦＴ又は右側シフト信号ＳＨＩＦＴ−ＲＩＧＨＴに応じて、遅延ライン３０に第１〜第３シフト信号ＳＬ１〜ＳＬ３を出力する。

この後、デジタル遅延ライン３０では、第１〜第３シフト信号ＳＬ１〜ＳＬ３によって決定される遅延時間だけ基準クロック信号ＣＫＲを遅延させ、フィードバッククロック信号ＣＫＦとして、遅延モデル５０に出力する。

この後、遅延モデル５０は、入力されるフィードバッククロック信号ＣＫＦを所定の遅延時間（入力バッファ１０の遅延時間に相当）だけ遅延させて位相比較器２０に出力し、位相比較器２０は、遅延モデル５０の出力信号の位相と基準クロック信号ＣＫＲの位相とを比較する。

位相比較器２０が、基準クロック信号ＣＫＲの位相と遅延モデル５０の出力信号の位相とが同じであると検知すると、位相比較器２０は、シフトレジスタ４０に、基準クロック信号ＣＫＲを遅延させてフィードバッククロック信号ＣＫＦとして出力する遅延時間が固定されるようにホールド信号ＨＯＬＤを出力する。このとき、フィードバッククロック信号ＣＫＦが外部クロック信号ＣＫＩＮに同期した状態となっている。

この後、基準クロック信号ＣＫＲを遅延させてフィードバッククロック信号ＣＫＦを出力するデジタル遅延ライン３０の内部経路が固定され、遅延時間が固定されたフィードバッククロック信号ＣＫＦが、半導体装置内部で半導体装置の全動作の基準信号として用いられる。

デジタル遅延固定ループは、遅延を固定させる動作が終了した後、遅延固定された値をシフトレジスタ４０に格納する。よって、１度遅延時間を固定した後、電力消費を低減するための待機モードにおいて、外部クロック信号ＣＫＩＮが遅延ラインに入力されないようにすれば、動作電流を減らすことができる。待機モードが解除される場合、外部クロック信号ＣＫＩＮに同期したクロックが再び必要となるとき、シフトレジスタ４０に格納された値を用いることにより、数クロック以内に再び外部クロック信号ＣＫＩＮに同期したフィードバッククロック信号ＣＫＦを生成することができる。

これにより、デジタル遅延固定ループは、デジタルデータとして遅延固定の情報を格納しているため、待機モードにおいて、デジタル遅延ライン３０をディスエーブルさせることができ、電力消費を低減することができる利点を有する。

しかし、デジタル遅延固定ループは、その特性上、デジタル遅延ライン３０を構成する単位遅延の数によってその性能が左右され、性能を高めるためには、単位遅延の数を増やす必要がある。この単位遅延の数の増加によって、半導体装置の面積が非常に増大する問題がある。

また、単位遅延による遅延時間よりも短い時間範囲の値に、遅延時間が微細に調節されたクロック信号を生成することができない欠点を有しており、高速システムに適用するには多くの問題がある。また、クロック信号が、複数の論理ゲートを通過しなければならない構造であるため、出力されるクロック信号のジッタ特性が悪い問題もある。

これらのデジタル遅延固定ループの様々な問題点を、アナログ遅延固定ループによって解決することができる。

図３は、従来技術に係るアナログ遅延固定ループの構成を示すブロック図である。

図３に示すように、アナログ遅延固定ループは、外部クロック信号ＣＫＩＮが入力バッファ６０によってバッファされるときに生じる遅延時間をモデリングして決定された遅延時間を有する遅延モデル６５と、入力される基準クロック信号ＣＫＲを基準電圧Ｖｃに応じた所定の時間だけ遅延させてフィードバッククロック信号ＣＫＦを出力する電圧制御遅延ライン（Voltage Control Delay Line;ＶＣＤＬ）７０と、基準クロック信号ＣＫＲと遅延モデル６５から出力される出力信号との位相差を検知する位相比較器７５と、検知された位相差に応じて位相比較器７５から出力されるアップ信号ＵＰ及びダウン信号ＤＯＷＮに応じて、電荷をループフィルタ９０にポンピングする電荷ポンプ８０と、電荷ポンプ８０によってポンピングされる電荷を蓄積し、蓄積された電荷に対応する基準電圧Ｖｃを電圧制御遅延ライン７０に出力するループフィルタ９０とを備える。

図４は、図３に示した電荷ポンプ８０及びループフィルタ９０の内部構成の一例を示す回路図である。

図４に示すように、電荷ポンプ８０は、ドレインを介して電源電圧ＶＣＣが供給され、ゲートを介してターンオン状態を保持するためのバイアス電圧ＶＢＩＡＳＰが印加されるＭＯＳトランジスタＭＰ１と、ドレインがＭＯＳトランジスタＭＰ１のソースに接続され、ゲートを介してアップ信号ＵＰが入力されるトランジスタＭＰ２と、ドレインがＭＯＳトランジスタＭＰ２のソースに接続され、ゲートを介してダウン信号ＤＯＷＮが入力されるＭＯＳトランジスタＭＮ１と、ドレインがＭＯＳトランジスタＭＮ１のソースに接続され、ゲートを介してターンオン状態を保持するためのバイアス電圧ＶＢＩＡＳＮが印加され、ソースが接地されているＭＯＳトランジスタＭＮ２とを備えて構成される。

ループフィルタ９０は、電荷ポンプ８０から出力される電荷を蓄積するためのキャパシタＣと、キャパシタＣに電荷を伝達する抵抗Ｒから構成される。

以下、図３及び図４を参照して、アナログ遅延固定ループの動作について説明する。

まず、入力バッファ６０では、外部クロック信号ＣＫＩＮが入力されて、これを所定の時間遅延させた基準クロック信号ＣＫＲを出力する。基準クロック信号ＣＫＲは、電圧制御遅延ライン７０と位相比較器７５に同時に入力され、電圧制御遅延ライン７０に入力された基準クロック信号ＣＫＲは、電圧制御遅延ライン７０によって所定の時間遅延され、フィードバッククロック信号ＣＫＦとして出力され、フィードバッククロック信号ＣＫＦは遅延モデル６５に入力される。遅延モデル６５の遅延時間は、外部クロックＣＫＩＮが入力バッファ６０によって遅延される遅延時間をモデリングして設計される。

この後、位相比較器７５では、基準クロック信号ＣＫＲの位相と、遅延モデル６５から出力される出力信号の位相とを比較して、その比較結果に応じて、アップ信号ＵＰ又はダウン信号ＤＯＷＮを出力する。

電荷ポンプ８０は、バイアス電圧ＶＢＩＡＳＮ、ＶＢＩＡＳＰによってイネーブル状態になり、アップ信号ＵＰ又はダウン信号ＤＯＷＮによって、ループフィルタ９０のキャパシタＣを充電又は放電する。キャパシタＣに充電される電荷によって、一定の基準電圧Ｖｃが決定され、電圧制御遅延ライン７０に出力される。

この後、電圧制御遅延ライン７０では、ループフィルタ９０に印加される基準電圧Ｖｃに応じて、基準クロック信号ＣＫＲの遅延時間を調整することにより、フィードバッククロック信号ＣＫＦとして出力する。

この後、位相比較器７５は、基準クロック信号ＣＫＲの位相と遅延モデル６５から出力される出力信号の位相とを比較した結果、これらの位相が一致する場合、それ以上アップ信号ＵＰ又はダウン信号ＤＯＷＮを出力せず、これによって、ループフィルタ９０に印加される電圧ＶＣも一定の値を保持することになる。

よって、この後は、電圧制御遅延ライン７０は、一定の電圧レベルを保持する基準電圧ＶＣが入力されるので、これに該当する一定の時間だけ基準クロック信号ＣＫＲを遅延させてフィードバッククロック信号ＣＫＦとして出力し、このフィードバッククロック信号ＣＫＦは半導体装置の内部動作に用られることになる。

上述したように、アナログ遅延固定ループは、入力される位相差に応じて基準電圧ＶＣを調整し、これを用いてフィードバッククロック信号ＣＫＦの遅延時間を固定させるため、微小な位相差を検知して遅延時間を決定することができる。

これにより、遅延が固定された内部クロック信号を、外部クロック信号に高精度で同期させることができ、同期された内部クロック信号のジッタ特性がデジタル遅延固定ループと比較して良好であり、高速に遅延を固定することができるため、アナログ遅延固定ループは高速システムの入出力信号の同期処理に適している。

しかし、アナログ遅延固定ループでは、遅延固定に関する情報が、電圧ＶＣを生じる蓄積電荷量としてキャパシタＣに保持されているため、漏れ電流によって電圧ＶＣの値の低下が発生する。これにより、遅延固定の情報を継続して保持することができないので、パワーダウンする待機モードにおいて、遅延固定ループの動作を中断させることができず、動作させ続ける必要があり、無駄な電力消費が発生する問題がある。

よって、アナログ遅延固定ループは、高速システムに適した種々の利点を有している反面、デジタル遅延固定ループに比較して動作電流が非常に大きい問題がある。

また、電圧制御発振器（ＶＣＯ）を使用した位相同期技術（ＰＬＬ）を使用して外部クロックに内部クロックを同期させる場合にも、上記と同様の問題が生じる。

本発明は上記問題に鑑みてなされたものであり、その目的とするところは、アナログ遅延固定ループにおける遅延固定情報、又はアナログ位相固定ループにおける位相固定情報をデジタル値として保持することにより、パワーダウンモードにおいて動作を中止することができ、電力消費が最小になるアナログ遅延固定ループ及びアナログ位相固定ループを提供することにある。

上記目的を達成するために、本発明によれば、外部クロック信号をバッファして基準クロック信号を生成するアナログ遅延固定ループであって、前記バッファすることによる遅延時間に相当する遅延時間を有する遅延モデルと、前記基準クロック信号の位相及び前記遅延モデルから出力される出力信号の位相を比較する位相比較器と、該位相比較器の出力に応じて電荷ポンピング動作を行う電荷ポンプと、該電荷ポンプから供給される電荷量によって基準電圧を出力するループフィルタと、前記基準クロック信号を前記基準電圧に対応する所定時間だけ遅延して、前記遅延モデルに出力する電圧制御遅延ラインと、前記ループフィルタが出力する前記基準電圧の値を一定に保持するために、前記基準電圧をデジタル値として格納し、格納された該デジタル値に該当するトラッキング電圧を前記ループフィルタに出力するトラッキングアナログ−デジタル変換器とを備えているアナログ遅延固定ループを提供することができる。

さらに、本発明によれば、外部クロック信号をバッファして基準クロック信号を生成するアナログ位相固定ループであって、前記バッファすることによる遅延時間に相当する遅延時間を有する遅延モデルと、前記基準クロック信号及び前記遅延モデルから出力される出力信号の位相を比較する位相比較器と、該位相比較器の出力に応じて電荷ポンピングの動作を行う電荷ポンプと、該電荷ポンプから供給される電荷量によって基準電圧を出力するループフィルタと、前記基準クロック信号の周波数を前記基準電圧に応じて変動させ、前記遅延モデルに出力する電圧制御発振器と、前記ループフィルタの前記基準電圧を安定に保持するために、前記基準電圧をデジタル値として格納し、格納された該デジタル値に該当するトラッキング電圧を前記ループフィルタに出力するトラッキングアナログ−デジタル変換器とを備えているアナログ位相固定ループを提供することができる。

本発明によれば、アナログ遅延固定ループによって高速に外部クロックに同期した内部クロック信号を生成することができ、電力消費低減のための待機モードにおいては、遅延固定ループの動作電流を最大限減少させ、半導体装置の電力消費を大幅に低減することができる効果を奏する。

以下、本発明に係る実施の形態について、添付した図面等を参照して、詳細に説明する。

図５は、本発明の好適な実施の形態に係るアナログ遅延固定ループの構成を示すブロック図である。

図５に示すように、本実施の形態に係るアナログ遅延固定ループは、外部クロック信号ＣＫＩＮが入力バッファ７００によってバッファされる時に生じる遅延時間をモデリングして決定される遅延時間を有する遅延モデル６００と、基準クロック信号ＣＫＲの位相と遅延モデル６００から出力される出力信号ＣＫＤの位相とを比較する位相比較器３００と、位相比較器３００の出力に応じて電荷ポンピング動作を行う電荷ポンプ４００と、電荷ポンプ４００から供給される電荷量に応じて基準電圧Ｖｃを出力するループフィルタ５００と、基準クロック信号ＣＫＲを基準電圧ＶＣに対応する所定の時間遅延させて遅延モデル６００にフィードバッククロック信号ＣＫＦを出力する電圧制御遅延ライン２００と、ループフィルタ５００の基準電圧ＶＣを安定に保持するために、基準電圧Ｖｃをデジタル値として格納し、格納されたデジタル値に該当するトラッキング電圧ＶＴをループフィルタ５００に出力するトラッキングアナログ−デジタル変換器１００とを備える。

特に、トラッキング電圧ＶＴは、待機モードの間、ループフィルタ５００に出力され、待機モードにおいて基準電圧ＶＣが一定の電圧レベルになるように、保持される。また、前記ループフィルタ５００は、図４のループフィルタ９０と同様に、基準電圧ＶＣの出力に使用されるキャパシタ（図示せず）を備えている。

また、トラッキングアナログ−デジタル変換器１００から出力されるトラッキング電圧ＶＴを、ループフィルタ５００に選択的に伝達するためのスイッチＳ１をさらに備える。

図６は、図５に示すトラッキングアナログ−デジタル変換器１００の内部構成を示すブロック図である。

図６に示すように、トラッキングアナログ−デジタル変換器１００は、基準電圧ＶＣとトラッキング電圧ＶＴとを比較する電圧比較器１１０と、電圧比較器１１０から出力される信号ＤＯＷＮ１、ＵＰ１に応じてカウントされた信号を出力する８ビット２進アップ／ダウンカウンタ１２０と、８ビット２進アップ／ダウンカウンタ１２０から出力されたデジタル値を格納するための８ビットレジスタ１３０と、このレジスタに格納された８ビットのデジタル値に該当する電圧を生成してトラッキング電圧ＶＴとして出力するデジタル−アナログ変換器１４０とを備える。

デジタル−アナログ変換器１４０は、高速トラッキングのために、８ビット２進アップ／ダウンカウンタ１２０からのデジタル値の上位６ビットに対応する第１トラッキング電圧（上位６ビットのみを用いて生成した電圧）を生成してトラッキング電圧ＶＴとして出力するメインデジタル−アナログ変換器１４２と、８ビットのデジタルデータの上位６ビットを除いた下位２ビットに対応し、第１トラッキング電圧が基準電圧ＶＣと実質的に同じ電圧レベルになるように、前記第１トラッキング電圧を補正するための第２トラッキング電圧（下位２ビットを用いて生成した電圧）を出力するサブデジタル−アナログ変換器１４４とを備える。

デジタル−アナログ変換器１００は、８ビット２進アップ／ダウンカウンタ１２０から出力される８ビットのデジタル値のうちの上位６ビットを、６４ビットの温度コード（thermometer code）に変換して、メインデジタル−アナログ変換器１４２に出力する２進数−温度コード変換器１４１をさらに備える。参考として、表１に３ビットの２進数に対する７ビットの温度コードを表す。

ここで、ダミー変換器１４３は、８ビット２進アップ／ダウンカウンタ１２０から出力された下位２ビットを所定の時間だけ遅延させ、サブデジタル−アナログ変換器１４４に出力する。これは、上位６ビットの２進数を温度コードに変換するのに要する時間のために、１つの８ビット値から生成される下位２ビットと温度コードとの間に時間的なずれが生じるので、これを防止するためである。すなわち、ダミー変換器１４３による遅延時間は、上位６ビットを温度コードに変換するのに要する時間と同じ時間になるように設計される。

メインアナログ−デジタル変換器１４２は、セグメントタイプのデジタル−アナログ変換器を用いて、２進数−温度コード変換器１４１から出力される６４ビットの温度コードを、該当する電圧に変換する。セグメントタイプのデジタル−アナログ変換器は、ノイズ特性が良い反面、変換に多少時間がかかる欠点がある。これを補うために、６ビットの２進数を６４ビットの温度コードに変換する２進数−温度コード変換器１４１をさらに備えて、６４ビットの温度コードを電圧に変換するものである。すなわち、温度コードを直接セグメントタイプのデジタル−アナログ変換器に入力してアナログ信号に変換する場合に生じるであろう時間を短縮するものである。また、上記したように、ダミー変換器１４３の遅延時間は、２進数−温度コード変換器１４１の変換時間（上位６ビット値が入力してから温度コードとして出力されるまでの時間）と同じになるように設計される。

サブデジタル−アナログ変換器１４４は、バイナリタイプのデジタル−アナログ変換器を用いる。

また、デジタル−アナログ変換器から出力される電圧をバッファし、トラッキング電圧ＶＴとして出力する単位利得バッファ（unit gain buffer）１６０をさらに備える。単位利得バッファ１６０は、演算増幅器を用いて出力信号を負入力端にフィードバックさせて形成する。

ここで、単位利得バッファ１６０を用いる理由は、トラッキング電圧ＶＴは、ループフィルタ５００のキャパシタを用いて出力されるが、ループフィルタ５００のキャパシタは、その特性上、キャパシタ容量がかなり大きいため、デジタル−アナログ変換器１４０から出力される信号の駆動能力を向上させる必要があるからである。

また、電圧比較器１１０は、サンプリングクロックが入力される度に、トラッキング電圧ＶＴと基準電圧ＶＣとを比較する。電圧比較器１１０で比較動作が行われた後にサンプリングクロックによって８ビット２進アップ／ダウンカウンタ１２０を動作させるために、所定の遅延時間を有する遅延１５０を備える。

図７は、図５に示したアナログ遅延固定ループの動作状態を示す電圧波形図である。

以下、図５〜図７を参照して上述した実施の形態に係るアナログ遅延固定ループの動作を説明する。

まず、入力バッファ７００が、外部クロック信号ＣＫＩＮをバッファし、これを所定の時間遅延して基準クロック信号ＣＫＲとして出力する。この後、基準クロック信号ＣＫＲは、電圧制御遅延ライン２００と位相比較器３００に同時に入力される。電圧制御遅延ライン２００に入力された基準クロック信号ＣＫＲは、電圧制御遅延ライン２００によって所定の時間遅延され、フィードバッククロック信号ＣＫＦとして出力され、遅延モデル６００に入力される。遅延モデル６００の遅延時間は、半導体装置に入力される外部クロック信号ＣＫＩＮが入力バッファ７００によって遅延される遅延時間をモデリングして設計される。

この後、位相比較器３００では、基準クロック信号ＣＫＲの位相と、遅延モデル６００から出力される信号ＣＫＤの位相とを比較して、その比較結果に応じて、アップ信号ＵＰまたはダウン信号ＤＯＷＮを電荷ポンプ４００に出力する。

電荷ポンプ４００は、アップ信号ＵＰまたはダウン信号ＤＯＷＮに応じて、ループフィルタ５００内部のキャパシタ（図示せず）を充電または放電する。キャパシタに充電される電荷によって、一定の基準電圧ＶＣが決定され、電圧制御遅延ライン２００に出力される。ループフィルタ５００を、図４に示したループフィルタ９０と同様に形成することができる。

次に、電圧制御遅延ライン２００では、ループフィルタ５００から印加される基準電圧ＶＣによって、基準クロック信号ＣＫＲの遅延時間を調整し、フィードバッククロック信号ＣＫＦとして出力する。このフィードバッククロック信号ＣＫＦは遅延モデル６００に入力される。

この後、位相比較器３００が、基準クロック信号ＣＫＲの位相と遅延モデル６００の出力信号の位相とを比較して、比較結果に応じて電荷ポンプ４００にアップ信号ＵＰまたはダウン信号ＤＯＷＮを出力する。この過程は、位相比較器３００が基準クロック信号ＣＫＲの位相と遅延モデル６００の出力信号の位相とを比較した結果、これらの位相が一致するまで続けられる。

位相比較器３００で基準クロック信号ＣＫＲの位相と遅延モデル６００の出力信号の位相とを比較した結果、これらの位相が一致する場合、それ以上、アップ信号ＵＰまたはダウン信号ＤＯＷＮを電荷ポンプ４００に出力しないことになる。これによって、ループフィルタ５００に印加される基準電圧ＶＣも、一定の値に保持されることになる。このとき、フィードバッククロック信号ＣＫＦは、ＣＫＦ外部クロック信号ＣＫＩＮに同期した状態になっている。

これにより、それ以降は、電圧制御遅延ライン２００では、一定の電圧レベルを保持する基準電圧ＶＣが入力されて、基準クロック信号ＣＫＲを一定の固定時間だけ遅延させて、フィードバッククロック信号ＣＫＦとして出力する。このときのフィードバッククロック信号ＣＫＦが、半導体装置の内部動作に用いられる。

一方、トラッキングアナログ−デジタル変換器１００では、基準電圧ＶＣが入力されて基準電圧ＶＣと同じ電圧レベルを有するようにトラッキング電圧ＶＴの電圧レベルを保持する。

以下、この動作を詳細に説明する。まず、電圧比較器１１０で基準電圧ＶＣとトラッキング電圧ＶＴとを比較して、その結果の値を内部のラッチ（図示せず）に格納する。次いで、比較した結果の値によって、出力信号ＵＰ１、ＤＯＷＮ１を８ビット２進アップ／ダウンカウンタ１２０に出力する。８ビット２進アップ／ダインカウント１２０は、電圧比較器１１０の出力信号ＵＰ１、ＤＯＷＮ１に応じてカウンタを増減させ、その結果のカウンタ値を出力し、８ビットレジスタ１３０がカウンタ値（デジタル値）を格納する。

この後、２進数−温度コード変換器１４１では、８ビットレジスタ１３０に格納され、８ビット２進アップ／ダインカウントから出力される８ビットデジタル値のうちの上位６ビットを６４ビットの温度コードに変換してメインデジタル−アナログ変換器１４２に出力する。

この後、メインデジタル−アナログ変換器１４２では、６４ビット温度コードに該当する電圧を単位利得バッファ１６０に出力し、単位利得バッファ１６０は、メインデジタル−アナログ変換器１４２から出力される電圧をバッファし、電圧比較器１１０にトラッキング電圧ＶＴを出力する。

この後、電圧比較器１１０は、基準電圧ＶＣとトラッキング電圧ＶＴとを再び比較して、比較した結果の値によって、上述のように再び電圧レベルが調整されたトラッキング電圧ＶＴが電圧比較器１１０に入力される。トラッキング電圧ＶＴが基準電圧ＶＣと同じ電圧レベルになるまでに、上述した過程が繰り返される。

図７を見れば、ループフィルタ５００に基準電圧ＶＣが印加された後、トラッキング電圧ＶＴが基準電圧ＶＣをトラッキングしていることが分かる。トラッキング電圧ＶＴは、アナログ遅延固定ループが遅延時間を固定させるための動作（以下、遅延固定動作と記す）中には、基準電圧ＶＣをトラッキングし、遅延固定状態になったときには、一定の電圧レベルに保持される。

トラッキング電圧ＶＴが基準電圧ＶＣと同じ電圧レベルになったときには、トラッキングアナログ−デジタル変換器１００はトラッキング動作を中止し、そのときの８ビット２進アップ／ダウンカウンタ１２０のカウンタ値が、８ビットレジスタ１３０にデジタル値として格納されるので、トラッキング電圧ＶＴを一定の電圧レベルに保持することができる。

８ビットレジスタ１３０に格納されるデジタル値は、基準電圧ＶＣをトラッキングするトラッキング電圧ＶＴによって決定される。ループフィルタ５００に印加される基準電圧ＶＣは、遅延固定ループが遅延固定動作中であるとき、連続的に変わる。最終的には、遅延固定ループが遅延固定状態になった時の基準電圧ＶＣをトラッキングしたトラッキング電圧ＶＴに対応するデジタル値が８ビットレジスタ１３０に格納される。

半導体装置の動作中、電力消費を低減するための待機モードになった場合、トラッキングアナログ−デジタル変換器１００を除いて、電圧制御遅延ライン２００をはじめとするクロック同期に必要な各ブロックは、ディスエーブル（disable）状態になる。待機モードの間は、基準電圧ＶＣは、その特性上、ループフィルタ５００のキャパシタに印加された電圧であるから、漏れ電流によって徐々に電圧レベルが低下する。

しかし、この場合にも、トラッキングアナログ−デジタル変換器１００は、イネーブル（enable）状態であるため、トラッキング電圧ＶＴは、一定の電圧レベルに保持されてループフィルタ５００に出力されているため、基準電圧ＶＣを、トラッキング電圧ＶＴと同じ電圧レベルに保持することができる。図７を見れば、待機モードにおいても、トラッキング電圧ＶＴによって基準電圧ＶＣが一定の電圧レベルに保持されていることが分かる。（図７のＡで示した区間を参照）
これにより、待機モードが終了し、再び遅延固定ループが遅延固定動作を開始するときも、基準電圧ＶＣが以前に遅延固定されたときの電圧レベルに保持されているため、高速に再び遅延固定動作を行うことができる。

一方、上述したように、８ビットデジタル値のうち、上位６ビットのみを用いてトラッキング電圧ＶＴを生成する場合、基準電圧ＶＣと正確に一致するトラッキング電圧ＶＴを生成することができない。

本発明では、まず、上位６ビットのみを用いて第１トラッキング電圧ＶＴを生成した後、これを基準電圧ＶＣをトラッキングしたトラッキング電圧ＶＴとして用いて、一旦、トラッキング電圧ＶＴが基準電圧ＶＣとほぼ同じレベルになると、下位２ビットに対応して生成された第２トラッキング電圧を用いてトラッキング電圧ＶＴを補正する。

すなわち、アナログ遅延固定ループの初期動作の際には、ループフィルタ５００の出力値と、このとき出力される単位利得バッファ１６０から出力される基準電圧ＶＣとの差が大きいため、メインデジタル−アナログ変換器１４２のみを動作させ、上位６ビットのみを用いトラッキング動作を行い、トラッキング動作が繰り返されてトラッキング電圧ＶＴが基準電圧ＶＣとほぼ同じレベルになると、サブデジタル−アナログ変換器１４４を動作させ、トラッキング電圧ＶＴが基準電圧ＶＣと同じ値になるようにする。

このように８ビットレジスタ１３０に格納された８ビットのデジタル値を２つに分けて使用してトラッキング電圧ＶＴを生成する理由は、トラッキングアナログ−デジタル変換器１００のトラッキング時間を減少させるため、及びトラッキング電圧ＶＴの精度をあげるためである。

図８は、図６に示したトラッキングアナログ−デジタル変換器１００の動作状態を示す波形図であり、８ビットのデジタル値を２つに分けてトラッキング電圧ＶＴを生成する状態を示している。

図８に示すように、初期トラッキング動作の際には、メインデジタル−アナログ変換器１４２のみを動作させてトラッキング電圧ＶＴを基準電圧ＶＣにトラッキングさせ、その後は、トラッキング電圧ＶＴが基準電圧ＶＣとほぼ同じレベルになると、メインデジタル−アナログ変換器１４２及びサブデジタル−アナログ変換器１４４の両方を動作させ、トラッキング電圧ＶＴが基準電圧ＶＣと実質的に同じ電圧にすることができる。

上述した実施の形態では、８ビットのカウンタを使用して８ビットのデジタル値を８ビットレジスタ１３０に格納したが、格納されるデジタル値のビット数を適切に調整してもよく、それに合せてトラッキングアナログ−デジタル変換器１００を構成してもよい。また、本実施の形態に係るトラッキングアナログ−デジタル変換器１００は、上位６ビットと下位２ビットとに分けて変換するように構成したが、２つに分けるときの上位及び下位のビット数を適切に調整してもよく、その場合には、それらに合せてトラッキングアナログ−デジタル変換器１００を構成すればよい。

一方、メインデジタル−アナログ変換器１４２としてセグメントタイプのデジタル−アナログ変換器を使用し、サブデジタル−アナログ変換器１４４としてバイナリタイプのデジタル−アナログ変換器を用いることにより、デジタル値をアナログの電圧に変換する際に、スイッチングノイズが出力電圧に影響を与えることがほとんどなくなる。また、これに関して、メイン及びサブデジタル−アナログ変換器１４２、１４４を両方ともセグメントタイプで形成することにより、トラッキングアナログ−デジタル変換器１００の面積を大幅に減らすことができ、且つ上記と同様の性能を得ることができる。

ダミー変換器１４３は、コード変換に直接関係せず、上位６ビットのみが温度コードに変換されるときに要する時間によるタイミングのずれを補うものである。

一方、スイッチＳ１は、トラッキング電圧ＶＴを、待機モードの間にのみ、選択的にループフィルタ５００に伝達するためのものである。

上述したように、本発明に係るアナログ遅延固定ループは、待機モードでは、大部分の内部ブロックをディスエーブル状態にすることができるため、無駄な電力消費を防止することができる。特に、電圧制御遅延ライン２００は、大電流を消費するブロックであり、これを待機モードにおいてディスエーブル状態にできることによって、無駄な電力消費を防止することができる。

特に、本発明に係るアナログ遅延固定ループは、待機モードにおいて、トラッキングアナログ−デジタル変換器１００の単位利得バッファ１６０及びメインデジタル−アナログ変換器１４２のみをイネーブル状態にし、これ以外のブロックをディスエーブル状態にしても、待機モードから動作モードに移行してアナログ遅延固定ループが遅延固定動作を再び開始するときには、８ビットレジスタ１３０に格納されたデジタル値に対応するトラッキング電圧ＶＴを用い、以前の遅延固定動作の際の基準電圧ＶＣを保持することができるため、素早く再び遅延固定動作を行うことができる。また、このとき、８ビットレジスタ１３０に格納される値は、デジタル値であるため、待機モードにおいて８ビットレジスタ１３０での電力消費は殆ど生じない。

ここで、トラッキングアナログ−デジタル変換器１００の単位利得バッファ１６０及びメインデジタル−アナログ変換器１４２をイネーブル状態に維持する理由は、単位利得バッファ１６０及びメインデジタル−アナログ変換器１４２をもディスエーブル状態にすると、待機モードから動作モードに移行して再び遅延固定動作を開始するときに、８ビットレジスタ１３０に格納されたデジタル値でトラッキング電圧ＶＴを生成するのに一定の時間がかかり、遅延固定されるまでに比較的長い時間がかかるからである。

以上のように、本発明のアナログ遅延固定ループは、アナログ動作で遅延固定動作を行うため、高速に遅延固定動作を行うことができ、また、フィードバッククロック信号ＣＫＦのジッタ特性が良好で、電源電圧雑音に対して耐性が高く、且つ、トラッキングアナログ−デジタル変換器をさらに備えて遅延固定された電圧値をデジタル値としてレジスタに格納しているため、待機モードにおいて、無駄な電力消費を大幅に低減することができる。

図９は、本発明の好適な別の実施の形態に係るアナログ位相固定ループの構成を示すブロック図である。このアナログ位相固定ループは、アナログ遅延固定ループと全体的に類似する構成であるが、電圧制御遅延ラインの代りに、電圧制御発振器を用いてクロック信号の周波数を変動させて内部クロック信号を外部クロック信号に同期させる回路である。

図９から、アナログ位相固定ループでは、図５のアナログ遅延固定ループにおける電圧制御遅延ライン２００の代りに、電圧制御発振器８００を用いていることが分かる。

本発明に係るアナログ位相固定ループの動作は、電圧制御発振器８００から基準電圧ＶＣの電圧レベルに応じて出力されるフィードバッククロック信号ＣＫＦの周波数を調整することにより、外部クロックＣＫＩＮに内部クロックを同期させることを除いては、上述したアナログ遅延固定ループの動作と同様であるので、ここでは詳細な動作説明を省略する。

上記において、本発明の好適な実施の形態について説明したが、本発明の技術的思想から逸脱しない範囲で、当業者であれば種々の改変をなし得るであろう。

従来技術に係るデジタル遅延固定ループの構成を示すブロック図である。 図１に示すデジタル遅延ラインの構成を示す回路図である。 従来技術に係るアナログ遅延固定ループの構成を示すブロック図である。 図３に示す電荷ポンプ及びループフィルタの構成を表す回路図である。 本発明の好適な実施の形態に係るアナログ遅延固定ループの構成を示すブロック図である。 図５に示すトラッキングアナログ−デジタル変換器の構成を示すブロック図である。 図５に示すアナログ遅延固定ループの動作状態を示す波形図である。 図６に示すトラッキングアナログ−デジタル変換器の動作状態を示す波形図である。 本発明の好適な別の実施の形態に係るアナログ位相固定ループの構成を示すブロック図である。

符号の説明

１００ トラッキングアナログ−デジタル変換器
２００ 電圧制御遅延ライン
３００ 位相比較器
４００ 電荷ポンプ
５００ ループフィルタ
６００ 遅延モデル
７００ 入力バッファ

Claims (20)

1. 外部クロック信号をバッファして基準クロック信号を生成するアナログ遅延固定ループであって、
   前記バッファすることによる遅延時間に相当する遅延時間を有する遅延モデルと、
   前記基準クロック信号の位相及び前記遅延モデルから出力される出力信号の位相を比較する位相比較器と、
   該位相比較器の出力に応じて電荷ポンピング動作を行う電荷ポンプと、
   該電荷ポンプから供給される電荷量によって基準電圧を出力するループフィルタと、
   前記基準クロック信号を前記基準電圧に対応する所定時間だけ遅延して前記遅延モデルに出力する電圧制御遅延ラインと、
   前記ループフィルタが出力する前記基準電圧の値を一定に保持するために、前記基準電圧をデジタル値として格納し、格納された該デジタル値に該当するトラッキング電圧を前記ループフィルタに出力するトラッキングアナログ−デジタル変換器とを備えていることを特徴とするアナログ遅延固定ループ。
2. 待機モードの間、前記トラッキング電圧を、前記ループフィルタに出力することを特徴とする請求項１に記載のアナログ遅延固定ループ。
3. 前記ループフィルタが、前記基準電圧を出力するためのキャパシタを備えていることを特徴とする請求項２に記載のアナログ遅延固定ループ。
4. 前記トラッキングアナログ−デジタル変換器が、
   前記基準電圧及び前記トラッキング電圧を比較する電圧比較器と、
   該電圧比較器の出力信号をカウントし、カウント信号として出力するカウント手段と、
   前記カウント信号に対応するデジタル値を格納するレジスタと、
   前記デジタル値に該当する電圧を生成し、前記トラッキング電圧として出力するデジタル−アナログ変換手段とを備えていることを特徴とする請求項２に記載のアナログ遅延固定ループ。
5. 前記デジタル−アナログ変換手段が、
   高速トラッキングのために、前記デジタル値の所定数の上位ビットに対応する第１トラッキング電圧を生成し、前記トラッキング電圧として出力するメインデジタル−アナログ変換器と、
   前記デジタル値の前記上位ビットを除いた残りの全ビットに対応し、前記第１トラッキング電圧が前記基準電圧と同じレベルになるように前記第１トラッキング電圧を補正するための第２トラッキング電圧を出力するサブデジタル−アナログ変換器とを備えていることを特徴とする請求項４に記載のアナログ遅延固定ループ。
6. 前記デジタル−アナログ変換手段が、前記上位ビットを温度コードに変換して前記メインデジタル−アナログ変換器に出力する２進数−温度コード変換器をさらに備え、
   前記メインデジタル−アナログ変換器が、セグメントタイプのデジタル−アナログ変換器であることを特徴とする請求項５に記載のアナログ遅延固定ループ。
7. 前記トラッキングアナログ−デジタル変換器が、
   前記デジタル−アナログ変換手段から出力される電圧をバッファし、前記トラッキング電圧として出力する単位利得バッファをさらに備えていることを特徴とする請求項４に記載のアナログ遅延固定ループ。
8. 前記単位利得バッファから出力される前記トラッキング電圧を前記ループフィルタに伝達するスイッチをさらに備えていることを特徴とする請求項７に記載のアナログ遅延固定ループ。
9. 前記基準電圧が、前記電圧制御遅延ラインから出力される信号の遅延時間が固定されているとき、前記電荷ポンプによって出力される電荷量により決定される電圧であることを特徴とする請求項３に記載のアナログ遅延固定ループ。
10. 前記待機モードの間、前記レジスタ、前記デジタル−アナログ変換手段、及び前記単位利得バッファを除き、その他の内部ブロックを、ディスエーブル状態にすることを特徴とする請求項７に記載のアナログ遅延固定ループ。
11. 外部クロック信号をバッファして基準クロック信号を生成するアナログ位相固定ループであって、
    前記バッファすることによる遅延時間に相当する遅延時間を有する遅延モデルと、
    前記基準クロック信号の位相及び前記遅延モデルから出力される出力信号の位相を比較する位相比較器と、
    該位相比較器の出力に応じて電荷ポンピングの動作を行う電荷ポンプと、
    該電荷ポンプから供給される電荷量によって基準電圧を出力するループフィルタと、
    前記基準クロック信号の周波数を前記基準電圧に応じて変動させ、前記遅延モデルに出力する電圧制御発振器と、
    前記ループフィルタの前記基準電圧の値を一定に保持するために、前記基準電圧をデジタル値として格納し、格納された該デジタル値に該当するトラッキング電圧を前記ループフィルタに出力するトラッキングアナログ−デジタル変換器とを備えているアナログ位相固定ループ。
12. 待機モードの間、前記トラッキング電圧を、前記ループフィルタに出力することを特徴とする請求項１１に記載のアナログ位相固定ループ。
13. 前記ループフィルタが、前記基準電圧を出力するためのキャパシタを備えていることを特徴とする請求項１２に記載のアナログ位相固定ループ。
14. 前記トラッキングアナログ−デジタル変換器が、
    前記基準電圧及び前記トラッキング電圧を比較する電圧比較器と、
    該電圧比較器の出力信号をカウントし、カウント信号として出力するカウンタと、
    前記カウント信号に対応するデジタル値を格納するレジスタと、
    前記レジスタに格納されている前記デジタル値に該当する電圧を前記トラッキング電圧として出力するデジタル−アナログ変換手段とを備えていることを特徴とする請求項１２に記載のアナログ位相固定ループ。
15. 前記デジタル−アナログ変換手段が、
    高速トラッキングのために、前記デジタル値の所定数の上位ビットに対応する第１トラッキング電圧を生成し、前記トラッキング電圧として出力するメインデジタル−アナログ変換器と、
    前記デジタル値の前記上位ビットを除いた残りの全ビットに対応し、前記第１トラッキング電圧が前記基準電圧と同じレベルになるように前記第１トラッキング電圧を補正するための第２トラッキング電圧を出力するサブデジタル−アナログ変換器とを備えていることを特徴とする請求項１４に記載のアナログ位相固定ループ。
16. 前記デジタル−アナログ変換手段が、前記上位ビットを温度コードに変換して前記メインデジタル−アナログ変換器に出力する２進数−温度コード変換器をさらに備え、
    前記メインデジタル−アナログ変換器が、セグメントタイプのデジタル−アナログ変換器であることを特徴とする請求項１５に記載のアナログ位相固定ループ。
17. 前記トラッキングアナログ−デジタル変換器が、
    前記デジタル−アナログ変換手段から出力される電圧をバッファし、前記トラッキング電圧として出力する単位利得バッファをさらに備えていることを特徴とする請求項１４に記載のアナログ位相固定ループ。
18. 前記単位利得バッファから出力される前記トラッキング電圧を前記ループフィルタに伝達するスイッチをさらに備えていることを特徴とする請求項１７に記載のアナログ位相固定ループ。
19. 前記基準電圧が、前記電圧制御発振器から出力される信号の位相が固定されたとき、前記電荷ポンプによって出力される電荷量により決定される電圧であることを特徴とする請求項１３に記載のアナログ位相固定ループ。
20. 前記待機モードの間、前記レジスタ、前記デジタル−アナログ変換手段、及び前記単位利得バッファを除き、その他の内部ブロックを、ディスエーブル状態にすることを特徴とする請求項１７に記載のアナログ位相固定ループ。
    
    

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