KR100744069B1 - 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 - Google Patents

디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 Download PDF

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Abstract

본 발명은 디지털(digital) 제어 방법과 아날로그(analog) 제어 방법을 혼합하여, 전압제어지연라인(VCDL)의 딜레이 셀(delay cell)의 동작범위를 극대화 시켜주는 지연고정루프(DLL)에 관한것으로, 이를 위한 본 발명은, 입력클럭신호와 피드백신호를 인가받아 위상차이를 검출하고 업 검출신호 및 다운 검출신호를 출력하는 위상검출기와 상기 업 검출신호 및 다운 검출신호를 인가받아 이들 신호에 의해 조절된 출력전류를 생성하는 차지펌프와 상기 출력전류를 로우패스 필터링하여 아날로그 제어전압을 생성하는 루프필터와 상기 아날로그 제어전압과 상기 입력클럭신호 및 디지털 코드(digital code)를 수신하여, 상기 아날로그 제어전압 및 상기 디지털 코드(digital code)에 따라 상기 입력클럭신호를 지연시켜 출력클럭신호를 생성하는 전압제어지연라인(VCDL)과 지연요소들의 복제로 구성되어, 상기 출력클럭신호를 인가받아 상기 피드백신호를 생성하는 지연복제모델 및 상기 디지털 코드(digital code)를 생성하는 디지털코드 생성수단을 포함하는 아날로그/디지털 제어 지연고정루프(DLL)를 제공한다.
전압제어지연라인, 딜레이셀, 디지털제어

Description

디지털과 아날로그 제어를 이용한 전압제어지연라인의 딜레이 셀{DELAY CELL OF VOLTAGE CONTROLED DELAY LINE USING DIGITAL AND ANALOG CONTROL}
도 1은 일반적인 아날로그 제어 지연고정루프회로의 기본동작을 설명하기 위하여 도시한 블럭 구성도.
도 2는 종래의 전압제어지연라인을 구성을 설명하기 위하여 도시한 블럭 구성도.
도 3은 도 2의 복수의 딜레이 셀 중 어느 하나의 일실시예에 따른 회로도.
도 4는 도 3의 딜레이 셀의 비선형 아날로그 제어전압 특성을 설명하기 위하여 도시한 그래프.
도 5는 본 발명의 디지털 코드생성부를 포함한 아날로그/디지털 제어 지연고정루프회로의 기본동작을 설명하기 위하여 도시한 블럭 구성도.
도 6는 본 발명의 따른 전압제어지연라인의 복수의 딜레이 셀 중 어느 하나의 일실시예에 따른 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 위상검출기 200 : 차지펌프
300 : 루프필터 400 : 전압제어지연라인
500 : 지연복제모델 600 : 디지털코드생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식(Synchronous) DRAM의 지연고정루프(Delay Locked Loop : DLL)회로에 관한 것이며, 더 자세히는 딜레이 셀(delay cell)의 동작범위를 증가시켜 대강의 딜레이(coarse delay)량을 정하게 할 수 있는 지연고정루프(DLL)회로에 관한 것이다.
메모리 설계에서 고속 데이터 전송을 저해하는 클록 스큐(clock skew) 성분 중 칩 내부의 클럭 버퍼를 통과하는데 소요되는 시간은 DRAM의 중요 타이밍 파라미터를 결정하는데 중요하다. 외부 클럭은 CMOS 레벨로 입력되는 것이 아니므로 이를 클럭버퍼를 통해 받아들여야 하며, 여러 내부 회로들에 클럭 신호를 공급하기 위해 구동능력이 큰 클럭 드라이버 회로를 통해야 한다. 따라서 내부 클럭 신호는 외부 클럭에 비해 지연(delay)이 추가되며 내부의 각종 회로는 이러한 내부 클럭의 제어를 받게 되어 외부 클럭과 항상 일정한 지연(delay)을 갖게 된다. 이에 따라 외부 클럭 입력 후 데이터 출력까지 소요시간인 클럭 엑세스 타임(tAC)은 지연 성분만큼 증가하여 시스템 설계에 부담이 되며, 이로 인해 DRAM의 고속 동작이 불가능하게 된다. 이러한 지연(delay)성분을 제거함으로써 메모리의 고속화를 이루기 위한 회 로가 위상지연루프(Phase Locked Loop : PLL)와 지연고정루프(Delay Locked Loop : DLL)이다.
기본적으로 지연고정루프(DLL)은 위상지연루프(PLL)과 유사하게, 외부 클럭신호와 내부 클럭신호의 위상을 주기적으로 비교하여 두 신호의 위상차에 따라 위상을 증가시킬지 또는 위상을 감소시킬지를 검출하는 위상비교기, 이러한 위상 증가/감소 신호에 따라 일정한 출력 전압레벨을 출력하는 차지펌프, 차지폄프로 부터의 출력 전압레벨의 고주파 성분을 필터링하는 루프필터, 루프필터로부터의 출력 전압레벨을 입력받는데 있어서, 위상고정루프(PLL)는 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하고 지연고정루프(DLL)는 전압제어지연라인(Voltage Controlled Delay Line : VCDL)을 사용한다는 점에서 구별된다.
한편, 고속(high speed) 메모리(memory)에서 락킹(locking)은 매우 중요하다. 특히 넓은 범위(wide range)의 동작 주파수를 갖는 메모리(memory)에서는 지연고정루프(Delay Locked Loop : DLL)의 지연추적범위(delay tracking range)가 매우 중요하다. 특히, 동작 전압이 낮을 수록 지연고정루프(DLL)에서 조절전압의 범위는 작아지기 때문에 수백 MHz에서 수 GHz의 동작 범위를 갖는 칩(chip)을 제작하는 것은 매우 힘들다.
도 1은 일반적인 아날로그 제어 지연고정루프회로(DLL)의 기본동작을 설명하기 위하여 도시한 블럭 구성도이다.
도 1을 참조하면, 출력클럭신호(Fout)에 메모리내 지연(delay) 요소들로 모델링하여 출력한 피드백신호(feedback_clk)와 입력클럭신호(Fref)를 입력받아 위상 차를 검출하여 업(UP) 및 다운(DOWN) 검출신호를 출력하는 위상검출기(Phase Detector : PD, 10)와, 위상검출기(10)에서 출력되는 업(UP) 및 다운(DOWN) 검출신호 중에 업(UP) 검출신호에는 출력전류(Ic)를 증가시키고, 다운(DOWN) 검출신호에는 출력전류(Ic)를 감소시키는 차지펌프(Chare Pump : CP, 20)와, 증가/감소 된 출력전류(Ic)를 로우패스 필터링하여 아날로그 제어전압(Vctrl)을 생성하는 루프필터(loop filter, 30)와, 아날로그 제어전압(Vctrl)과 입력클럭신호(Fref)를 입력받아 아날로그 제어전압(Vctrl)에 따른 소정의 값 만큼 입력클럭신호(Fref)를 지연(delay)시켜 출력클럭신호(Fout)로서 출력하는 전압제어지연라인(Voltage Controled Delay Line : VCDL, 40) 및, 출력클럭신호(Fout)를 입력받아 지연(delay) 요소들로 모델링하여 피드백신호(feedback_clk)를 생성하는 지연복제모델(delay model, 50)로 구성 될 수 있다.
도 2는 종래의 전압제어지연라인(VCDL, 40)을 구성을 설명하기 위하여 도시한 블럭 구성도이다.
도 2를 참조하면, 전압제어지연라인(VCDL, 40)은 입력되는 입력클럭신호(in, inb)를 일정한 지연 값으로 지연시켜 출력클럭신호(outb, out)로서 출력하는 복수의 딜레이 셀(40a, 40b, 40c, 40d)이 직렬로 연결되어 구성 될 수 있다.
도 3은 도 2의 복수의 딜레이 셀(40a, 40b, 40c, 40d) 중 어느 하나의 일실시예에 따른 회로도이다.
도 3을 참조하면, 입력클럭신호(in, inb)를 게이트 입력받고 소스 결합되어 있는 각각의 엔모스트랜지스터(nMOS, 44, 45)와, 공급전압단(VDD)과 각각의 엔모스 트랜지스터(nMOS, 44, 45) 사이에 결합되어 있는 대칭적인 로드(42, 43)와, 엔모스트랜지스터(nMOS, 44, 45)의 소스와 접지전압단(VSS) 사이에 연결되어 있는 엔모스트랜지스터(nMOS, 46)로 구성 될 수 있다. 대칭적인 로드(42, 43)는 서로 동일한 구성을 갖으며, 그 중 어느 하나의 로드(42)는 병렬로 이루어진 두개의 피모스트랜지스터(pMOS)로 구성 될 수 있으며, 하나의 피모스트랜지스터(pMOS)는 드래인과 게이트가 연결되어있고, 다른 하나의 피모스트랜지스터(pMOS)는 아날로그 제어전압(pctl)을 게이트 입력받아 지연(delay) 값를 조절한다.
동작을 살펴보면, 각각의 엔모스트랜지스터(nMOS, 44, 45)의 게이트 입력되는 입력클럭신호(in, inb)는 대칭적인 로드(42, 43)에 입력되는 아날로그 제어전압(pctrl) 따라 소정의 값 지연(delay)되어 출력신호(outb, out)로서 출력된다. 한편, 접지전압단(VSS)과 연결되어있는 엔모스트랜지스터(46)는 아날로그 제어전압(nctrl)을 입력받아 드레인과 기판전압변화를 보상 할 수 있다.
도 4는 도 3의 딜레이 셀의 비선형 아날로그 제어전압(Vctrl) 특성을 설명하기 위하여 도시한 그래프이다.
도 4를 참고하면, 그래프의 가로축은 아날로그 제어전압(Vctrl)을 나타내고, 세로축은 딜레이 셀(delay cell) 하나당 지연시간(delay time)를 나타낸다. 도 4의 그래프는 도 3의 복수의 딜레이 셀(40)의 공정변화(process variation)에 따라, 아날로그 제어전압(Vctrl)에 따른 딜레이 시간(delay time)이 달라짐을 알 수 있다. 예를 들어 1.5V 동작전압에서 선형적 아날로그 제어전압(Vctrl)의 범위는 대략 0.7V ~ 1V 사이에 있다. 이 동작 범위 내에서 갑(typical)의 경우는 60ps ~ 32ps의 지연범위(delay range)를 갖고, 을(slow)의 경우는 99ps ~ 44ps의 지연범위(delay range)를 갖고, 병(fast)의 경우는 40ps ~ 23ps의 지연 범위(delay range)를 갖는다. 이런 경우 공정(precess)에 따라 제품의 속도저장방식(speed binning)을 이용해야 한다. 또한, 을(slow)의 경우는 잡음에 의한 작은 제어전압(Vctrl)의 변화에도 지연에 있어서 큰 변화를 초래한다. 따라서, 지연고정루프(DLL)회로가 넓은 주파수 범위에서 동작할 때 잡음에 매우 민감해 진다. 반대로 병(fast)의 경우는 넓은 주파수 범위에서 동작하는데 있어서 안정된 지연(delay)은 확보할 수 있으나 넓은 범위의 지연(delay)동작을 수행할 수 없다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 디지털(digital) 제어 방법과 아날로그(analog) 제어 방법을 혼합하여 동작범위를 극대화 시켜주는, 디지털과 아날로그 제어를 이용한 전압제어지연라인(VCDL)의 딜레이 셀(delay cell)회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 입력클럭신호와 피드백신호를 인가받아 위상차이를 검출하고 업 검출신호 및 다운 검출신호를 출력하는 위상검출기; 상기 업 검출신호 및 다운 검출신호를 인가받아 이들 신호에 의해 조절된 출력전류를 생성하는 차지펌프; 상기 출력전류를 로우패스 필터링하여 아날로그 제어전압을 생 성하는 루프필터; 상기 아날로그 제어전압과 상기 입력클럭신호 및 디지털 코드를 수신하여, 상기 아날로그 제어전압 및 상기 디지털 코드에 따라 상기 입력클럭신호를 지연시켜 출력클럭신호를 생성하는 전압제어지연라인; 지연요소들의 복제로 구성되어, 상기 출력클럭신호를 인가받아 상기 피드백신호를 생성하는 지연복제모델; 및 상기 디지털 코드를 생성하는 디지털코드생성수단을 포함하는 아날로그/디지털 제어 지연고정루프를 제공한다.
바람직하게, 상기 전압제어지연라인은 직렬 접속된 복수의 딜레이 셀을 포함하며, 그 중 하나의 딜레이 셀은, 차동입력클럭신호를 인가받는 차동입력트랜지스터; 전원공급단에 일측단이 연결되고 아날로그 제어전압에 응답하여 미세 딜레이량을 조절하기 위한 아날로그제어트랜지스터부; 및 상기 아날로그제어트랜지스터부와 상기 차동입력트랜지스터 사이에 연결되고 디지털 코드에 응답하여 대강의 딜레이량을 조절하기 위한 디지털제어트랜지스터부를 포함하는 아날로그/디지털 제어 지연고정루프를 제공하고, 상기 차동입력트랜지스터의 각 드레인단에 접속되어 차동출력클럭신호를 출력하는 제1 출력노드 및 제2 출력노드를 더 포함하는 전압제어지연라인의 딜레이 셀을 제공한다.
또한 바람직하게, 상기 아날로그제어트랜지스터부는, 전원전압단에 자신의 일측단이 연결되고 제1 아날로그 제어전압에 응답하여 구동하는 아날로그제어로드트랜지스터부; 및 접지전압단에 자신의 일측단이 연결되고 제2 아날로그 제어전압에 응답하여 구동하는 아날로그제어커런트소스트랜지스터부를 포함하고, 상기 디지털제어트랜지스터부는, 상기 아날로그제어로드트랜지스터부의 타측단과 상기 제1 및 제2 출력노드 사이에 연결되고, 디지털 코드에 응답하여 구동하는 디지털제어로드트랜지스터부; 및 상기 차동입력트랜지스터의 공통소스단과 상기 아날로그제어커런트소스부 사이에 연결되고 상기 디지털 코드의 보수값에 응답하여 구동하는 디지털제어커런트소스트랜지스터부를 포함하는 전압제어지연라인의 딜레이 셀을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 디지털코드생성부(600)를 포함한 아날로그/디지털 제어 지연고정루프(DLL)회로의 기본동작을 설명하기 위하여 도시한 블럭 구성도이다.
도 5를 참조하면, 출력클럭신호(Fout)에 지연(delay) 요소들로 모델링하여 출력한 피드백신호(feedback_clk)와 입력클럭신호(Fref)를 입력받아 위상차를 검출하여 업(UP) 검출신호 및 다운(DOWN) 검출신호를 출력하는 위상검출기(100)와, 위상검출기(100)에서 출력되는 업(UP) 및 다운(DOWN) 검출신호 중에 업(UP) 검출신호에는 출력전류(Ic)를 증가시키고, 다운(DOWN) 검출신호에는 출력전류(Ic)를 감소시키는 차지펌프(200)와, 증가/감소 된 출력전류(Ic)를 로우패스 필터링하고 아날로그 제어전압(Vctrl)을 생성하는 루프필터(300)와, 아날로그 제어전압(Vctrl)과 입력클럭신호(Fref) 및 디지털 코드(code)를 입력받아 디지털 코드(code)와 아날로그 제어전압(Vctrl)에 따른 소정의 값 만큼 입력클럭신호(Fref)를 지연(delay)시켜 출력클럭신호(Fout)로서 출력하는 전압제어지연라인(400)과, 출력클럭신호(Fout)를 입력받아 지연(delay) 요소들로 모델링 하여 피드백신호(feedback_clk)를 생성하는 지연복제모델(500) 및, 상기 디지털 코드(code)를 퓨즈 옵션, 레지스터 제어 및 디지털필터를 사용하여 생성하는 디지털코드생성수단(600)으로 구성된다.
동작을 살펴보면, 위상검출기(100)는 출력클럭신호(Fout)에 지연(delay) 요소들로 모델링하여 출력한 피드백신호(feedback_clk)와 입력클럭신호(Fref)를 입력받아 입력클럭신호(Fref)가 피드백신호(feedback_clk)보다 위상(phase)차가 앞서면 업(UP) 검출신호를 출력하고, 입력클럭신호(Fref)가 피드백신호(feedback_clk)보다 위상(phase)차가 뒤지면 다운(DOWN) 검출신호를 출력한다. 위상검출기(100)에서 출력되는 업(UP) 및 다운(DOWN) 검출신호에 따라, 차지펌프는 업(UP) 검출신호에 출력전류(Ic)를 증가시켜 출력하고 다운(DOWN) 검출신호에는 출력전류(Ic)를 감소시켜 출력한다. 차지펌프(200)에서 증가/감소 된 출력전류(Ic)를 로우패스 필터링하여 아날로그 제어전압(Vctrl)을 생성한다.
한편, 디지털코드생성부(600)는 전압제어지연라인(400)을 제어하기 위한 디지털 코드(code)를 생성하여 출력한다. 입력클럭신호(Fref)와 루프필터(300)에서 출력되는 아날로그 제어전압(Vctrl) 및 디지털코드생성부(600)에서 출력되는 디지털 코드(code)를 입력받은 전압제어지연라인(400)은 디지털 코드(code)와 아날로그 제어전압(Vctrl)에 따라 소정의 값 만큼 입력클럭신호(Fref)를 지연(delay)시켜 출력클럭신호(Fout)로서 출력한다. 지연복제모델(500)은 출력클럭신호(Fout)를 입력받아 지연(delay) 요소들로 모델링 하여 피드백신호(feedback_clk)를 생성한다.
그리고, 디지털 코드(code)를 생성하는 디지털코드생성부(600)에 있어서, 여 러가지 모드로 서로 다른 기능을 가지도록 하기 위해서 공정의 마지막 단계에서 메탈마스크(Metal mask)를 각각 다르게 사용하든지 또는 아니면 상기의 메탈마스크를 동일하게 사용하고 와이어 본딩(Wire Bonding )을 다르게 하든지 퓨즈를 끊든지 함으로써, 해당모드를 선택하는 퓨즈옵션에 의해 구현될 수 있다. 또한 레지스터에 저장되는 값을 바꿔 해당모드를 선택하는 레지스터 제어에 의해 구현될 수 있다. 또한 디지털필터 사용에 의해 구현된다. 그러한, 디지털코드생성부(600)의 기술적 구현은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
도 6은 본 발명의 따른 전압제어지연라인(400)의 복수의 딜레이 셀(delay cell) 중 어느 하나의 일실시예에 따른 회로도이다.
도 6를 참조하면, 본 발명의 전압제어지연라인(400)은 도 2의 직렬연결된 복수의 딜레이 셀(40a, 40b, 40c, 40d)을 포함한다. 본 발명에 따른 전압제어지연라인(400)의 복수의 딜레이 셀 중 하나의 딜레이 셀은, 차동입력클럭신호(in, inb)를 인가받는 차동입력트랜지스터(10a, 10b)와, 전원공급단(VDD, VSS)에 일측단이 연결되고 아날로그제어전압(pctl, nctl)에 응답하여 미세 딜레이량을 조절하기 위한 아날로그제어트랜지스터부(20a, 20b) 및, 상기 아날로그제어트랜지스터부(20a, 20b)와 상기 차동입력트랜지스터(10a, 10b) 사이에 연결되고 디지털 코드(code<3:0>)에 응답하여 대강의 딜레이량을 조절하기 위한 디지털제어트랜지스터부(30a, 30b)로 구성되고, 상기 차동입력트랜지스터(10a, 10b)의 각 드레인단에 접속되어 차동출력클럭신호(outb, out)를 출력하는 제1 출력노드(N1) 및 제2 출력노드(N2)를 더 포함 하여 구성된다.
상기 아날로그제어트랜지스터부(20a, 20b)는, 전원전압단(VDD)에 자신의 일측단이 연결되고 제1 아날로그제어전압(pctl)에 응답하여 구동하는 아날로그제어로드트랜지스터부(20a) 및, 접지전압단(VSS)에 자신의 일측단이 연결되고 제2 아날로그제어전압(nctl)에 응답하여 구동하는 아날로그제어커런트소스트랜지스터부(20b)로 구성되고, 상기 디지털제어트랜지스터부(30a, 30b)는, 상기 아날로그제어로드트랜지스터부(20a)의 타측단과 상기 제1 및 제2 출력노드(N1, N2) 사이에 연결되고, 디지털 코드(code<3:0>)에 응답하여 구동하는 디지털제어로드트랜지스터부(30a) 및, 상기 차동입력트랜지스터(10a, 10b)의 공통소스단과 상기 아날로그제어커런트소스부(20b) 사이에 연결되고 상기 디지털 코드(code<3:0>)의 보수값에 응답하여 구동하는 디지털제어커런트소스트랜지스터부(30b)로 구성된다.
자세히 설명하면, 상기 아날로그제어로드트랜지스터부(20a)는, 상기 제1 출력노드(N1)측과 상기 제2 출력노드(N2)측에 대응하여 대칭을 이루는 복수의 단위대칭로드(p1a, p1b, p1c, p1d 또는 p2a, p2b, p2c, p2d 또는 p3a, p3b, p3c, p3d 또는 p4a, p4b, p4c, p4d)로 구성되고, 상기 단위대칭로드중 어느 하나(p1a, p1b, p1c, p1d)는 상기 제1 아날로그전압(pctl)을 게이트로 인가받는 제1 트랜지스터(p1a)와 게이트와 드레인단이 공통 접속된 제2 트랜지스터(p1b)가 한쌍을 이루는 단위로드(p1a, p1b)로 구성된다. 다시말해, 단위로드(p1a, p1b)와 단위로드(p1c, p1d)는 서로 대칭되어 단위대칭로드(p1a, p1b, p1c, p1d)로 구성된다.
상기 디지털제어로드트랜지스터부(30a)는 상기 아날로그제어로드트랜지스터 부(20a)의 각 트랜지스터(p1a, p1b, p1c, p1d, p2a, p2b, p2c, p2d, p3a, p3b, p3c, p3d, p4a, p4b, p4c, p4d)에 대응되는 개수로 구성되며, 상기 단위대칭로드(p1a, p1b, p1c, p1d)에 대응하는 비트수(4bit)의 코드(code<3:0>)에 제어받는다. 상기 디지털제어로드트랜지스터부(30a)의 각 트랜지스터(p5a, p5b, p5c, p5d, p6a, p6b, p6c, p6d, p7a, p7b, p7c, p7d, p8a, p8b, p8c, p8d)는 상기 아날로그제어로드트랜지스터(20a)의 상기 단위대칭로드에 대응하는 동일 코드(code<3:0>)를 게이트로 인가받는 것을 특징으로 한다.
요컨데, 아날로그제어로드트랜지스터(20a)의 상기 단위대칭로드(p1a, p1b, p1c, p1d)에 대응하는 코드(code<0>)는 디지털제어로드트랜지스터부(30a) 트랜지스터(p5a, p5b, p5c, p5d)의 게이트로 인가되고, 상기 단위대칭로드(p2a, p2b, p2c, p2d)에 대응하는 코드(code<1>)는 디지털제어로드트랜지스터부(30a) 트랜지스터(p6a, p6b, p6c, p6d)의 게이트로 인가되고, 상기 단위대칭로드(p3a, p3b, p3c, p3d)에 대응하는 코드(code<2>)는 디지털제어로드트랜지스터부(30a) 트랜지스터(p7a, p7b, p7c, p7d)의 게이트로 인가되고, 상기 단위대칭로드(p4a, p4b, p4c, p4d)에 대응하는 코드(code<3>)는 디지털제어로드트랜지스터부(30a) 트랜지스터(p8a, p8b, p8c, p8d) 게이트로 인가된다.
또한, 상기 아날로그제어커런트소스트랜지스터(20b)는 상기 아날로그제어로드트랜지스터(20a)의 단위대칭로드의 개수(4개)에 대응되는 복수의 트랜지스터(n1a, n2a, n3a, n4a)로 구성되고, 상기 디지털제어커런트소스트랜지스터(30b)는 상기 아날로그제어커런트소스트랜지스터(20b)에 대응되는 개수의 복수의 트랜지스 터(n1b, n2b, n3b, n4b)로 구성된다.
한편, 딜레이 셀(delay cell)의 지연시간은 Cb/gm에 비례한다. Cb는 딜레이 셀(delay cell)의 피모스트랜지스터(pMOS)와 엔모스트랜지스터(nMOS)의 정션캐피시턴스(junction cap)와 라우팅캐피시턴스(routing cap) 그리고 다음 딜레이 셀(delay cell)의 게이트캐피시턴스(gate cap)로 구성된다. 그리고 gm은 피모스트랜지스터의 베타(β)와 pctrl 전압레벨에 의해 결정된다. 대강의 딜레이량을 조절하기 위하여 로드에 사용되는 피모스트랜지스터(pMOS)의 게이트 입력을 바이너리 웨이팅(binary weighting)을 하여 전체 공정변화(process variation)에 대응할 수 있도록 설계한다. 또한 폴 타임(falling time)과 스윙 레벨(swing level) 을 맞추기 위하여 테일 커런트(tail current)도 바이너리 웨이팅(binary weighting) 을 하여 설계한다. 따라서, 디지털 코드(code<3:0>)를 선택하여 피모스트랜지스터의 gm과 테일커런트(tail current)를 조절하여 대강의 지연량을 결정하게 되고, 아날로그 제어전압(pctl, nctl)을 조절하여 필요로 하는 미세한 지연량을 결정하게 된다.
즉, 차동입력트랜지스터(10a, 10b)에 입력되는 차동입력클럭신호(in, inb)는 디지털 코드(code<3:0>)에 응답하는 디지털제어트랜지스터부(30a, 30b)에 의해 대강의 딜레이량이 조정할 수 있고, 아날로그제어전압(pctl, nctl)에 응답하는 아날로그제어트랜지스터부(10a, 20b)에 의해 미세한 딜레이량이 조절된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 디지털 제어(digital control)와 아날로그 제어(analog control)를 통해 딜레이 셀(delay cell)의 넓은 동작 범위(wide operation range)를 확보하여, 지연고정루프(DLL)에 의한 속도저장방식(speed binning)을 방지 할 수 있다.

Claims (26)

  1. 차동입력클럭신호를 인가받는 차동입력트랜지스터;
    전원공급단에 일측단이 연결되고 아날로그제어전압에 응답하여 미세 딜레이량을 조절하기 위한 아날로그제어트랜지스터부; 및
    상기 아날로그제어트랜지스터부와 상기 차동입력트랜지스터 사이에 연결되고 디지털코드에 응답하여 대강의 딜레이량을 조절하기 위한 디지털제어트랜지스터부
    를 포함하는 전압제어지연라인의 딜레이 셀.
  2. 제1 항에 있어서,
    상기 차동입력트랜지스터의 각 드레인단에 접속되어 차동출력클럭신호를 출력하는 제1 출력노드 및 제2 출력노드를 더 포함하는 전압제어지연라인의 딜레이 셀.
  3. 제2 항에 있어서,
    상기 아날로그제어트랜지스터부는,
    전원전압단에 자신의 일측단이 연결되고 제1 아날로그제어전압에 응답하여 구동하는 아날로그제어로드트랜지스터부; 및
    접지전압단에 자신의 일측단이 연결되고 제2 아날로그제어전압에 응답하여 구동하는 아날로그제어커런트소스트랜지스터부
    를 포함하는 전압제어지연라인의 딜레이 셀.
  4. 제3 항에 있어서,
    상기 디지털제어트랜지스터부는,
    상기 아날로그제어로드트랜지스터부의 타측단과 상기 제1 및 제2 출력노드 사이에 연결되고, 디지털코드에 응답하여 구동하는 디지털제어로드트랜지스터부; 및
    상기 차동입력트랜지스터의 공통소스단과 상기 아날로그제어커런트소스부 사이에 연결되고 상기 디지털코드의 보수값에 응답하여 구동하는 디지털제어커런트소스트랜지스터부
    를 포함하는 전압제어지연라인의 딜레이 셀.
  5. 제3 항에 있어서,
    상기 아날로그제어로드트랜지스터부는,
    상기 제1 출력노드측과 상기 제2 출력노드측에 대응하여 대칭을 이루는 복수의 단위대칭로드
    를 포함하는 전압제어지연라인의 딜레이 셀.
  6. 제5 항에 있어서,
    상기 단위대칭로드중 어느 하나는, 상기 제1 아날로그전압을 게이트로 인가받는 제1 트랜지스터와, 게이트와 드레인단이 공통 접속된 제2 트랜지스터가 한쌍을 이루는 단위로드로 구성되는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  7. 제6 항에 있어서,
    상기 디지털제어로드트랜지스터부는 상기 단위대칭로드에 대응하는 비트수의 디지털코드에 제어받는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  8. 제7 항에 있어서,
    상기 디지털제어로드트랜지스터부는 상기 아날로그제어로드트랜지스터부의 각 트랜지스터에 대응되는 개수를 포함하는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  9. 제8 항에 있어서,
    상기 아날로그제어로드트랜지스터의 상기 단위대칭로드에 대응하는 상기 디지털제어로드트랜지스터부의 각 트랜지스터는 동일 코드를 게이트로 인가받는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  10. 제2 항에 있어서,
    상기 아날로그제어커런트소스트랜지스터는 상기 아날로그제어로드트랜지스터의 단위대칭로드의 개수에 대응되는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  11. 제10 항에 있어서,
    상기 디지털제어커런트소스트랜지스터는 상기 아날로그제어커런트소스트랜지스터에 대응되는 개수의 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  12. 입력클럭신호와 피드백신호를 인가받아 위상차이를 검출하고 업 검출신호 및 다운 검출신호를 출력하는 위상검출기;
    상기 업 검출신호 및 다운 검출신호를 인가받아 이들 신호에 의해 조절된 출력전류를 생성하는 차지펌프;
    상기 출력전류를 로우패스 필터링하여 아날로그제어전압을 생성하는 루프필터;
    상기 아날로그제어전압과 상기 입력클럭신호 및 디지털코드를 수신하여, 상기 아날로그 제어전압 및 상기 디지털코드에 따라 상기 입력클럭신호를 지연시켜 출력클럭신호를 생성하는 전압제어지연라인;
    지연요소들의 복제로 구성되어, 상기 출력클럭신호를 인가받아 상기 피드백신호를 생성하는 지연복제모델; 및
    상기 디지털코드를 생성하는 디지털코드생성수단
    을 포함하는 아날로그/디지털 제어 지연고정루프.
  13. 제12 항에 있어서,
    상기 디지털코드생성수단은 퓨즈 옵션에 의해 구현되는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  14. 제12 항에 있어서,
    상기 디지털코드생성수단은 레지스터 제어에 의해 구현되는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  15. 제12 항에 있어서,
    상기 디지털코드생성수단은 디지털 필터를 사용하여 구현하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  16. 제12 항에 있어서,
    상기 전압제어지연라인은 직렬 접속된 복수의 딜레이 셀을 포함하며,
    상기 딜레이셀은,
    차동입력클럭신호를 인가받는 차동입력트랜지스터;
    전원공급단에 일측단이 연결되고 아날로그제어전압에 응답하여 미세 딜레이량을 조절하기 위한 아날로그제어트랜지스터부; 및
    상기 아날로그제어트랜지스터부와 상기 차동입력트랜지스터 사이에 연결되고 디지털코드에 응답하여 대강의 딜레이량을 조절하기 위한 디지털제어트랜지스터부
    를 포함하는 아날로그/디지털 제어 지연고정루프.
  17. 제16 항에 있어서,
    상기 차동입력트랜지스터의 각 드레인단에 접속되어 차동출력클럭신호를 출력하는 제1 출력노드 및 제2 출력노드를 더 포함하는 아날로그/디지털 제어 지연고정루프.
  18. 제17 항에 있어서,
    상기 아날로그제어트랜지스터부는,
    전원전압단에 자신의 일측단이 연결되고 제1 아날로그제어전압에 응답하여 구동하는 아날로그제어로드트랜지스터부;
    접지전압단에 자신의 일측단이 연결되고 제2 아날로그제어전압에 응답하여 구동하는 아날로그제어커런트소스트랜지스터부
    를 포함하는 아날로그/디지털 제어 지연고정루프.
  19. 제18 항에 있어서,
    상기 디지털제어트랜지스터부는,
    상기 아날로그제어로드트랜지스터부의 타측단과 상기 제1 및 제2 출력노드 사이에 연결되고, 디지털코드에 응답하여 구동하는 디지털제어로드트랜지스터부; 및
    상기 차동입력트랜지스터의 공통소스단과 상기 아날로그제어커런트소스부 사이에 연결되고 상기 디지털코드의 보수값에 응답하여 구동하는 디지털제어커런트소스트랜지스터부
    를 포함하는 아날로그/디지털 제어 지연고정루프.
  20. 제18 항에 있어서,
    상기 아날로그제어로드트랜지스터부는,
    상기 제1 출력노드측과 상기 제2 출력노드측에 대응하여 대칭을 이루는 복수의 단위대칭로드
    를 포함하는 아날로그/디지털 제어 지연고정루프.
  21. 제20 항에 있어서,
    상기 단위대칭로드중 어느 하나는, 상기 제1 아날로그전압을 게이트로 인가받는 제1 트랜지스터와, 게이트와 드레인단이 공통 접속된 제2 트랜지스터가 한쌍을 이루는 단위로드로 구성되는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  22. 제21 항에 있어서,
    상기 디지털제어로드트랜지스터부는 상기 단위대칭로드에 대응하는 비트수의 디지털코드에 제어받는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
  23. 제22 항에 있어서,
    상기 디지털제어로드트랜지스터부는 상기 아날로그제어로드트랜지스터부의 각 트랜지스터에 대응되는 개수를 포함하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  24. 제23 항에 있어서,
    상기 아날로그제어로드트랜지스터의 상기 단위대칭로드에 대응하는 상기 디지털제어로드트랜지스터부의 각 트랜지스터는 동일 코드를 게이트로 인가받는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  25. 제17 항에 있어서,
    상기 아날로그제어커런트소스트랜지스터는 상기 아날로그제어로드트랜지스터의 단위대칭로드의 개수에 대응되는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
  26. 제25 항에 있어서,
    상기 디지털제어커런트소스트랜지스터는 상기 아날로그제어커런트소스트랜지스터에 대응되는 개수의 복수의 트랜지스터를 포함하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
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