JP2004159163A - ディジタル制御可変遅延回路 - Google Patents
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Abstract
【課題】外部ノイズによる影響を受け難く、制御信号に対して一意に対応した遅延量を付加して１周期以上の任意な無限遅延量を確保し得る簡素な回路構成のディジタル制御可変遅延回路を提供すること。
【解決手段】この回路は、略１／ｎ周期ずつ位相シフトされた差動対で入力されるｎ組のクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿ｎ＿Ｐ／Ｎの振幅をそれぞれ別途に入力されるｍビットのディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）によりｍ＋１通り（ｎ，ｍは２以上の自然数）に可変させて出力する振幅制御手段１−１−１〜１−１−ｎと、各振幅制御手段１−１−１〜１−１−ｎから差動対で出力される信号を加算合成した差動対の加算信号（ＳＩＧ＿Ｐ／Ｎ）を入力して波形整形した上で差動対の出力クロック信号（ＯＵＴ＿Ｐ／Ｎ）として出力する波形整形手段１−２とを備えて成る。
【選択図】 図１
【解決手段】この回路は、略１／ｎ周期ずつ位相シフトされた差動対で入力されるｎ組のクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿ｎ＿Ｐ／Ｎの振幅をそれぞれ別途に入力されるｍビットのディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）によりｍ＋１通り（ｎ，ｍは２以上の自然数）に可変させて出力する振幅制御手段１−１−１〜１−１−ｎと、各振幅制御手段１−１−１〜１−１−ｎから差動対で出力される信号を加算合成した差動対の加算信号（ＳＩＧ＿Ｐ／Ｎ）を入力して波形整形した上で差動対の出力クロック信号（ＯＵＴ＿Ｐ／Ｎ）として出力する波形整形手段１−２とを備えて成る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、主として入力される位相シフトされたｎ組みの差動対クロック信号の出力振幅を可変させて出力する複数の振幅制御手段を備えると共に、各振幅制御手段の全てを別途に入力されるディジタル制御信号により制御する回路構成のディジタル制御可変遅延回路に関する。
【０００２】
【従来の技術】
従来、この種の一般的な可変遅延回路に導入可能な最新技術としては、例えば特表平９−５１２９６５号に開示された制限されないレンジを有する電圧制御位相シフタが挙げられる。ここでは、多相化された複数の信号から隣接する２つの信号を選択し、それらの信号に対してインタポレータによりアナログ制御電圧に応じた重み付け加算を行うことで位相シフトした信号を出力するようになっている。
【０００３】
因みに、可変遅延回路に関連するその他の一般的な技術としては、例えば特開昭６３−３１２１４号公報や特開平６−１５２３４３号公報に開示された可変遅延回路、特開平９−２１４３３４号公報に開示されたディジタル遅延補間回路、特開平１１−２８４４９７号公報に開示されたプログラマブル遅延発生機およびこれを用いた応用回路等が挙げられる。
【０００４】
【特許文献１】
特表平９−５１２９６５号公報
【０００５】
【特許文献２】
特開昭６３−３１２１４号公報
【０００６】
【特許文献３】
特開平６−１５２３４３号公報
【０００７】
【特許文献４】
特開平９−２１４３３４号公報
【０００８】
【特許文献５】
特開平１１−２８４４９７号公報
【０００９】
【発明が解決しようとする課題】
上述した電圧制御位相シフタの場合、アナログ制御電圧により位相シフト量を決定する構成であるため、外部ノイズによる影響を受け易く、例えば電源ノイズ等の外的要因の影響が大きい環境下ではアナログ制御電圧の値がノイズにより変動することで位相シフトした後の出力信号の位相も変動してしまうという問題がある他、２つの信号を選択する位相セレクタと２つの信号を重み付け補間する位相インタポレータとをそれぞれ制御する必要があるために回路構成が複雑となってしまうばかりでなく、回路素子の製造バラツキや電源電圧，周囲温度等の変動によりアナログ制御電圧と位相シフト量とが一意に確定しないという精度上の問題もあるため、現状では可変遅延回路には適用し難いという問題がある。
【００１０】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、外部ノイズによる影響を受け難く、制御信号に対して一意に対応した遅延量を付加して１周期以上の任意な無限遅延量を確保し得る簡素な回路構成のディジタル制御可変遅延回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によれば、略１／ｎ周期ずつ位相シフトされた差動対で入力されるｎ組みのクロック信号の振幅をそれぞれ別途に入力されるｍビットのｎ系統のディジタル制御信号によりｍ＋１通り（但し、ｎ及びｍは何れも２以上の自然数とする）に可変させて差動対の振幅可変クロック信号として出力するｎ個の振幅制御手段と、ｎ個の振幅制御手段から差動対で出力される振幅可変クロック信号を加算合成した差動対の加算クロック信号を入力して波形整形した上で差動対の出力クロック信号として出力する波形整形手段とを備えたディジタル制御可変遅延回路が得られる。
【００１２】
又、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段は、差動対の負荷手段と、差動対のクロック信号が入力される差動対のＮチャンネルＭＯＳトランジスタと、一端側がそれぞれ接地接続されたｍ個の電流源と、ディジタル制御信号がそれぞれ接触動作片に入力供給されてｍ個の電流源のオン／オフ制御を行うｍ個のスイッチ手段とを備え、差動対の負荷手段及び差動対のＮチャンネルＭＯＳトランジスタの間から差動対の振幅可変クロック信号を取り出すように構成されたディジタル制御可変遅延回路が得られる。
【００１３】
更に、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号に対するｍ個のスイッチ手段によるｍ個の電流源のオン／オフ制御に応じて差動対の負荷手段を流れる電流値が可変することにより、差動対で入力されたクロック信号の出力振幅をｍ＋１通りとして差動対の振幅可変クロック信号を出力するディジタル制御可変遅延回路が得られる。
【００１４】
加えて、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号が全てオフ状態であるときに差動対の振幅可変クロック信号における振幅が０となるディジタル制御可変遅延回路が得られる。
【００１５】
一方、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号の少なくとも何れか一つがオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値×１／ｍ〜最大値×ｍ／ｍの範囲となるディジタル制御可変遅延回路が得られる。
【００１６】
他方、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号が全てオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値となるディジタル制御可変遅延回路が得られる。
【００１７】
更に、本発明によれば、上記何れか一つのディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、ｍ個の電流源のサイズ比を回路全体における位相補間後の遅延量誤差が発生しないように設定していると共に、生成するディジタル制御信号のｎ×ｍ本のものにあっての（ｍ＋１）個のものがオンとなる状態が存在するディジタル制御可変遅延回路が得られる。このディジタル制御可変遅延回路において、ｍ個の電流源のサイズ比は、該ｍ個の電流源にあっての電流量の比により得られることは好ましい。
【００１８】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
図１は、本発明の一つの実施の形態に係るディジタル制御可変遅延回路の基本構成を示した回路ブロック図である。このディジタル制御可変遅延回路は、略１／ｎ周期ずつ位相シフトされた差動対で入力されるｎ組みのクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿ｎ＿Ｐ／Ｎの振幅をそれぞれ別途に入力されるｍビットのｎ系統のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）によりｍ＋１通り（但し、ｎ及びｍは何れも２以上の自然数とする）に可変させて差動対の振幅可変クロック信号として出力するｎ個の振幅制御手段１−１−１〜１−１−ｎと、ｎ個の振幅制御手段１−１−１〜１−１−ｎから差動対で出力される振幅可変クロック信号を加算合成した差動対の加算クロック信号（ＳＩＧ＿Ｐ／Ｎ）を入力して波形整形した上で差動対の出力クロック信号（ＯＵＴ＿Ｐ／Ｎ）として出力する波形整形手段１−２とを備えて成る。尚、図１中では振幅制御手段１−１−１のみに入力端子Ｉ＿Ｐ，Ｉ＿Ｎと出力端子Ｏ＿Ｐ，Ｏ＿Ｎとを示している。
【００２０】
このうち、ｎ個の振幅制御手段１−１−１〜１−１−ｎでは、入力されたディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）が全てオフ状態であるときに差動対の振幅可変クロック信号における振幅が０となり、入力されたディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜 （ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）の何れか一つがオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値×１／ｍ〜最大値×ｍ／ｍの範囲となる。即ち、これにより入力されたディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）が全てオン状態であるときには、差動対の振幅可変クロック信号における振幅が最大値となる。
【００２１】
図２は、振幅制御手段１−１−１〜１−１−ｎの細部構成を示した回路図である。振幅制御手段１−１−１〜１−１−ｎは、差動対の負荷手段としての負荷抵抗２−１，２−２と、差動対のクロック信号ＩＮ＿Ｐ，ＩＮ＿Ｎが入力される差動対のＮチャンネルＭＯＳトランジスタ２−３，２−４と、一端側がそれぞれ接地接続されたｍ個の電流源２−６−１〜２−６−ｍと、接触動作片にそれぞれディジタル制御信号（ここではスイッチ動作制御信号を示す）ＳＷ＿１〜ＳＷ＿ｍが入力されてｍ個の電流源２−６−１〜２−６−ｍのオン／オフ制御を行うｍ個のスイッチ手段２−５−１〜２−５−ｍとを備え、差動対の負荷抵抗２−１，２−２及び差動対のＮチャンネルＭＯＳトランジスタ２−３，２−４の間（即ち、負荷抵抗２−１及びＮチャンネルＭＯＳトランジスタ２−３の間と負荷抵抗２−２及びＮチャンネルＭＯＳトランジスタ２−４の間とを示す）から差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐを取り出すように回路構成されている。
【００２２】
即ち、振幅制御手段１−１−１〜１−１−ｎでは、このような回路構成において、入力されたディジタル制御信号ＳＷ＿１〜ＳＷ＿ｍに対するｍ個のスイッチ手段２−５−１〜２−５−ｍによるｍ個の電流源２−６−１〜２−６−ｍのオン／オフ制御に応じて差動対の負荷抵抗２−１，２−２を流れる電流値が可変することにより、差動対で入力されたクロック信号ＩＮ＿Ｐ，ＩＮ＿Ｎの振幅をｍ＋１通りとして差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐを出力する。但し、ここでディジタル制御信号ＳＷ＿１〜ＳＷ＿ｍが全部オフ状態であれば差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐにおける振幅は０となるが、全部オン状態であれば差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐにおける振幅は最大値となる。
【００２３】
以下は、再度図１を参照して全体の回路動作を説明する。ｎ個の振幅制御手段１−１−１〜１−１−ｎにおいて、これらを制御するためのｎ×ｍ本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）は、図３に示されるように、連続するｍ本がオン状態であり、それ以外のｍ×（ｎ−１）本がオフ状態となって状態推移する。
【００２４】
状態Ａは、１番目の振幅制御手段１−１−１に対するディジタル制御信号ＳＷ＿１−１〜ＳＷ＿１−ｍがオン状態で、それ以外がオフ状態である場合を示している。この場合、振幅制御手段１−１−１からの出力信号（差動対の振幅可変クロック信号）は最大振幅となり、それ以外の振幅制御手段１−１−２〜１−１−ｎからの出力信号（差動対の振幅可変クロック信号）は０となる。これらを加算した差動対の加算クロック信号ＳＩＧ＿Ｐ／Ｎは、結果として振幅制御手段１−１−１からの出力信号（差動対の振幅可変クロック信号）そのものとなる。
【００２５】
状態Ｂは、１番目の振幅制御手段１−１−１に対するディジタル制御信号ＳＷ＿１−２〜ＳＷ＿１−ｍのｍ−１個と２番目の振幅制御手段１−１−２に対するディジタル制御信号ＳＷ＿２−１の１個とがオン状態であり、それ以外がオフ状態である場合を示している。この場合、振幅制御手段１−１−１からの出力信号（差動対の振幅可変クロック信号）は最大振幅×（ｍ−１）／ｍ、振幅制御手段１−１−２からの出力信号（差動対の振幅可変クロック信号）は最大振幅×１／ｍとなり、それ以外の振幅制御手段１−１−３〜１−１−ｎからの出力信号（差動対の振幅可変クロック信号）は０となる。これらを加算した差動対の加算クロック信号ＳＩＧ＿Ｐ／Ｎは、結果として振幅制御手段１−１−１と振幅制御手段１−１−２との入力位相をほぼ（ｍ−１）：１に分割する位相のものとなる。
【００２６】
同様に、状態Ｃは（ｍ−２）：２に分割する位相のものとなる場合であり、状態Ｄにはｎ番目の振幅制御手段１−１−ｎと１番目の振幅制御手段１−１−１とで位相加算する場合を示しているが、ｎ番目と１番目とは連続した位相として扱うことが可能となる。
【００２７】
状態Ａ→Ｂ→Ｃ→…→Ｄ→Ａ→…、或いは状態Ｃ→Ｂ→Ａ→Ｄ→…と制御すれば、差動対で入力されたクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿ｎ＿Ｐ／Ｎの振幅を略等間隔に１／（ｍ×ｎ）周期ずつ位相シフトしたｍ×ｎ通りの可変遅延を行って出力信号（差動対の振幅可変クロック信号）として出力することができ、ｎ番目，１番目の振幅制御手段１−１−ｎ，１−１−１は連続な振る舞いを行うことから、無限の遅延量を確保することができる。このような位相シフト量は、ディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）に対して一意に決定するものである。
【００２８】
ｎ＝４，ｍ＝４の場合を例として詳細な動作を説明すれば、この場合にはクロック１周期に対して４×４＝１６通りの可変遅延を実現する構成となる。ｎ＝４，ｍ＝４の場合、ディジタル制御可変遅延回路は図４に示すような構成となり、差動対で入力されるクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿４＿Ｐ／Ｎは図５に示される特性図（角度に対する振幅を示す）のようにそれぞれほぼ９０度ずつシフトした位相関係となる。又、この場合の４×４本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿４）〜（ＳＷ＿２＿１〜ＳＷ＿２＿４）は図６に示すように連続した４つのものがオンとなって状態推移する。
【００２９】
図７は、ここでの状態１〜５のそれぞれについて入力されるクロック信号（その一部）ＩＮ＿１＿Ｐ，ＩＮ＿２＿Ｐと加算後の加算クロック信号（その一部）ＳＩＧ＿Ｐとの関係を示した特性図（角度に対する振幅を示す）である。
【００３０】
ここでの状態１〜５を説明すれば、状態１の場合、加算クロック信号ＳＩＧ＿Ｐにはクロック信号ＩＮ＿１＿Ｐがそのまま出力された状態となる。
【００３１】
状態２の場合、加算クロック信号ＳＩＧ＿Ｐは数１式で示されるような状態になる。
【００３２】
【数１】
即ち、この加算クロック信号ＳＩＧ＿Ｐでは、理想的な９０度×１／４＝２２．５度とほぼ等しい位相が得られる。
【００３３】
状態３の場合、加算クロック信号ＳＩＧ＿Ｐは数２式で示されるような状態になる。
【００３４】
【数２】
即ち、この加算クロック信号ＳＩＧ＿Ｐでは、理想的な９０度×２／４＝４５度と等しい位相が得られる。
【００３５】
状態４の場合、加算クロック信号ＳＩＧ＿Ｐは数３式で示されるような状態になる。
【００３６】
【数３】
即ち、この加算クロック信号ＳＩＧ＿Ｐでは、理想的な９０度×３／４＝６７．５度とほぼ等しい位相が得られる。
【００３７】
状態５の場合、加算クロック信号ＳＩＧ＿Ｐにはクロック信号ＩＮ＿２＿Ｐがそのまま出力された状態となる。
【００３８】
ところで、一般に上述したｎ×ｍ本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）は、切り替え時に（ｍ＋１）個のものがオンとなる状態が存在すること、即ち、換言すれば（ｍ−１）個のものにおいてオン状態が存在しないことにより、ディジタル制御可変遅延回路全体での電流量の減少を回避することができ、その結果として出力振幅及び駆動能力が安定するようになる。
【００３９】
図８は、図４に示すディジタル制御可変遅延回路にあっての電流量の減少を回避可能な４×４本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿４）〜（ＳＷ＿２＿１〜ＳＷ＿２＿４）の状態推移に伴う信号波形図を例示したものである。
【００４０】
ここでは、ｎ＝４，ｍ＝４の場合のディジタル制御可変遅延回路にあって、状態１で４個のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿４）がオン［４個（ｍ個）オンを示す］となっており、状態１から状態２への切り替え時の特定のタイミングで１個のディジタル制御信号ＳＷ＿２＿１を加えた総計５個のものがオン［５個（ｍ＋１個）オンを示す］となり、状態２へ切り替わった時点で同様に４個のディジタル制御信号（ＳＷ＿１＿２〜ＳＷ＿１＿４，ＳＷ＿２＿１）がオン［４個（ｍ個）オンを示す］となっており、状態２から状態３への切り替え時の特定のタイミングで１個のディジタル制御信号ＳＷ＿２＿２を加えた総計５個のものがオン［５個（ｍ＋１個）オンを示す］となり、やがては状態３で４個のディジタル制御信号（ＳＷ＿１＿３，ＳＷ＿１＿４，ＳＷ＿２＿１，ＳＷ＿２＿２）がオン［４個（ｍ個）オンを示す］となることを示している。
【００４１】
図９は、図８に示すディジタル制御信号を生成可能な振幅制御手段の細部構成を示した回路図である。
【００４２】
ここでの振幅制御手段１−１−１〜１−１−４は、図２で説明した回路構成でｎ＝４，ｍ＝４の場合に該当するが、図８で説明したようなディジタル制御信号を生成するためには、電流源６−１−１〜６−１−４のサイズ（電流量）の比を位相補間後の遅延量誤差が発生しないように、例えば（６−１−１：６−１−２：６−１−３：６−１−４）＝（１．４：１．０：１．０：１．４）として設定すれば良い。
【００４３】
【発明の効果】
以上に述べた通り、本発明のディジタル制御可変遅延回路によれば、位相シフトされた差動対で入力されるｎ組みのクロック信号の振幅を可変させて出力するｎ個（複数）の振幅制御手段の全てを別途に入力されるディジタル制御信号により制御する回路構成［各振幅制御手段の電流源のサイズ（電流量）の比を位相補間後の遅延量誤差が発生しないように設定することが一層好ましい］とすると共に、これらの各振幅制御手段から差動対で得られる振幅可変クロック信号を加算合成した差動対の加算クロック信号を波形整形手段により波形整形した上で差動対の出力クロック信号を出力する回路構成としているので、非常に簡素な回路構成で外部ノイズによる影響を受け難く、しかもディジタル制御信号に対して一意に対応した遅延量を付加することができ、しかもディジタル制御信号を連続して変化させることで１周期以上の無限遅延量を確保することができるようになる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態に係るディジタル制御可変遅延回路の基本構成を示した回路ブロック図である。
【図２】図１に示すディジタル制御可変遅延回路に備えられる振幅制御手段の細部構成を示した回路図である。
【図３】図２で説明した振幅制御手段に入力されるｎ×ｍ本のディジタル制御信号の状態推移を例示した模式図である。
【図４】図１に示すディジタル制御可変遅延回路の具体的構成を例示した回路ブロック図である。
【図５】図４に示すディジタル制御可変遅延回路に備えられる振幅制御手段に入力されるクロック信号の特性を示した図である。
【図６】図４に示すディジタル制御可変遅延回路に備えられる振幅制御手段に入力される４×４本のディジタル制御信号の状態推移を例示した模式図である。
【図７】図６に示すディジタル制御信号の状態１〜５のそれぞれについて入力されるクロック信号と加算後の加算クロック信号との関係を示した特性図である。
【図８】図４に示すディジタル制御可変遅延回路にあっての電流量の減少を回避可能な４×４本のディジタル制御信号の状態推移に伴う信号波形図を例示したものである。
【図９】図８に示すディジタル制御信号を生成可能な振幅制御手段の細部構成を示した回路図である。
【符号の説明】
１−１−１〜１−１−ｎ 振幅制御手段
１−２ 波形整形手段
２−１，２−２ 負荷抵抗
２−３，２−４ ＮチャンネルＭＯＳトランジスタ
２−６−１〜２−６−ｍ 電流源
２−５−１〜２−５−ｍ スイッチ手段
【発明の属する技術分野】
本発明は、主として入力される位相シフトされたｎ組みの差動対クロック信号の出力振幅を可変させて出力する複数の振幅制御手段を備えると共に、各振幅制御手段の全てを別途に入力されるディジタル制御信号により制御する回路構成のディジタル制御可変遅延回路に関する。
【０００２】
【従来の技術】
従来、この種の一般的な可変遅延回路に導入可能な最新技術としては、例えば特表平９−５１２９６５号に開示された制限されないレンジを有する電圧制御位相シフタが挙げられる。ここでは、多相化された複数の信号から隣接する２つの信号を選択し、それらの信号に対してインタポレータによりアナログ制御電圧に応じた重み付け加算を行うことで位相シフトした信号を出力するようになっている。
【０００３】
因みに、可変遅延回路に関連するその他の一般的な技術としては、例えば特開昭６３−３１２１４号公報や特開平６−１５２３４３号公報に開示された可変遅延回路、特開平９−２１４３３４号公報に開示されたディジタル遅延補間回路、特開平１１−２８４４９７号公報に開示されたプログラマブル遅延発生機およびこれを用いた応用回路等が挙げられる。
【０００４】
【特許文献１】
特表平９−５１２９６５号公報
【０００５】
【特許文献２】
特開昭６３−３１２１４号公報
【０００６】
【特許文献３】
特開平６−１５２３４３号公報
【０００７】
【特許文献４】
特開平９−２１４３３４号公報
【０００８】
【特許文献５】
特開平１１−２８４４９７号公報
【０００９】
【発明が解決しようとする課題】
上述した電圧制御位相シフタの場合、アナログ制御電圧により位相シフト量を決定する構成であるため、外部ノイズによる影響を受け易く、例えば電源ノイズ等の外的要因の影響が大きい環境下ではアナログ制御電圧の値がノイズにより変動することで位相シフトした後の出力信号の位相も変動してしまうという問題がある他、２つの信号を選択する位相セレクタと２つの信号を重み付け補間する位相インタポレータとをそれぞれ制御する必要があるために回路構成が複雑となってしまうばかりでなく、回路素子の製造バラツキや電源電圧，周囲温度等の変動によりアナログ制御電圧と位相シフト量とが一意に確定しないという精度上の問題もあるため、現状では可変遅延回路には適用し難いという問題がある。
【００１０】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、外部ノイズによる影響を受け難く、制御信号に対して一意に対応した遅延量を付加して１周期以上の任意な無限遅延量を確保し得る簡素な回路構成のディジタル制御可変遅延回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によれば、略１／ｎ周期ずつ位相シフトされた差動対で入力されるｎ組みのクロック信号の振幅をそれぞれ別途に入力されるｍビットのｎ系統のディジタル制御信号によりｍ＋１通り（但し、ｎ及びｍは何れも２以上の自然数とする）に可変させて差動対の振幅可変クロック信号として出力するｎ個の振幅制御手段と、ｎ個の振幅制御手段から差動対で出力される振幅可変クロック信号を加算合成した差動対の加算クロック信号を入力して波形整形した上で差動対の出力クロック信号として出力する波形整形手段とを備えたディジタル制御可変遅延回路が得られる。
【００１２】
又、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段は、差動対の負荷手段と、差動対のクロック信号が入力される差動対のＮチャンネルＭＯＳトランジスタと、一端側がそれぞれ接地接続されたｍ個の電流源と、ディジタル制御信号がそれぞれ接触動作片に入力供給されてｍ個の電流源のオン／オフ制御を行うｍ個のスイッチ手段とを備え、差動対の負荷手段及び差動対のＮチャンネルＭＯＳトランジスタの間から差動対の振幅可変クロック信号を取り出すように構成されたディジタル制御可変遅延回路が得られる。
【００１３】
更に、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号に対するｍ個のスイッチ手段によるｍ個の電流源のオン／オフ制御に応じて差動対の負荷手段を流れる電流値が可変することにより、差動対で入力されたクロック信号の出力振幅をｍ＋１通りとして差動対の振幅可変クロック信号を出力するディジタル制御可変遅延回路が得られる。
【００１４】
加えて、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号が全てオフ状態であるときに差動対の振幅可変クロック信号における振幅が０となるディジタル制御可変遅延回路が得られる。
【００１５】
一方、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号の少なくとも何れか一つがオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値×１／ｍ〜最大値×ｍ／ｍの範囲となるディジタル制御可変遅延回路が得られる。
【００１６】
他方、本発明によれば、上記ディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、入力されたディジタル制御信号が全てオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値となるディジタル制御可変遅延回路が得られる。
【００１７】
更に、本発明によれば、上記何れか一つのディジタル制御可変遅延回路において、ｎ個の振幅制御手段では、ｍ個の電流源のサイズ比を回路全体における位相補間後の遅延量誤差が発生しないように設定していると共に、生成するディジタル制御信号のｎ×ｍ本のものにあっての（ｍ＋１）個のものがオンとなる状態が存在するディジタル制御可変遅延回路が得られる。このディジタル制御可変遅延回路において、ｍ個の電流源のサイズ比は、該ｍ個の電流源にあっての電流量の比により得られることは好ましい。
【００１８】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
図１は、本発明の一つの実施の形態に係るディジタル制御可変遅延回路の基本構成を示した回路ブロック図である。このディジタル制御可変遅延回路は、略１／ｎ周期ずつ位相シフトされた差動対で入力されるｎ組みのクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿ｎ＿Ｐ／Ｎの振幅をそれぞれ別途に入力されるｍビットのｎ系統のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）によりｍ＋１通り（但し、ｎ及びｍは何れも２以上の自然数とする）に可変させて差動対の振幅可変クロック信号として出力するｎ個の振幅制御手段１−１−１〜１−１−ｎと、ｎ個の振幅制御手段１−１−１〜１−１−ｎから差動対で出力される振幅可変クロック信号を加算合成した差動対の加算クロック信号（ＳＩＧ＿Ｐ／Ｎ）を入力して波形整形した上で差動対の出力クロック信号（ＯＵＴ＿Ｐ／Ｎ）として出力する波形整形手段１−２とを備えて成る。尚、図１中では振幅制御手段１−１−１のみに入力端子Ｉ＿Ｐ，Ｉ＿Ｎと出力端子Ｏ＿Ｐ，Ｏ＿Ｎとを示している。
【００２０】
このうち、ｎ個の振幅制御手段１−１−１〜１−１−ｎでは、入力されたディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）が全てオフ状態であるときに差動対の振幅可変クロック信号における振幅が０となり、入力されたディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜 （ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）の何れか一つがオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値×１／ｍ〜最大値×ｍ／ｍの範囲となる。即ち、これにより入力されたディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）が全てオン状態であるときには、差動対の振幅可変クロック信号における振幅が最大値となる。
【００２１】
図２は、振幅制御手段１−１−１〜１−１−ｎの細部構成を示した回路図である。振幅制御手段１−１−１〜１−１−ｎは、差動対の負荷手段としての負荷抵抗２−１，２−２と、差動対のクロック信号ＩＮ＿Ｐ，ＩＮ＿Ｎが入力される差動対のＮチャンネルＭＯＳトランジスタ２−３，２−４と、一端側がそれぞれ接地接続されたｍ個の電流源２−６−１〜２−６−ｍと、接触動作片にそれぞれディジタル制御信号（ここではスイッチ動作制御信号を示す）ＳＷ＿１〜ＳＷ＿ｍが入力されてｍ個の電流源２−６−１〜２−６−ｍのオン／オフ制御を行うｍ個のスイッチ手段２−５−１〜２−５−ｍとを備え、差動対の負荷抵抗２−１，２−２及び差動対のＮチャンネルＭＯＳトランジスタ２−３，２−４の間（即ち、負荷抵抗２−１及びＮチャンネルＭＯＳトランジスタ２−３の間と負荷抵抗２−２及びＮチャンネルＭＯＳトランジスタ２−４の間とを示す）から差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐを取り出すように回路構成されている。
【００２２】
即ち、振幅制御手段１−１−１〜１−１−ｎでは、このような回路構成において、入力されたディジタル制御信号ＳＷ＿１〜ＳＷ＿ｍに対するｍ個のスイッチ手段２−５−１〜２−５−ｍによるｍ個の電流源２−６−１〜２−６−ｍのオン／オフ制御に応じて差動対の負荷抵抗２−１，２−２を流れる電流値が可変することにより、差動対で入力されたクロック信号ＩＮ＿Ｐ，ＩＮ＿Ｎの振幅をｍ＋１通りとして差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐを出力する。但し、ここでディジタル制御信号ＳＷ＿１〜ＳＷ＿ｍが全部オフ状態であれば差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐにおける振幅は０となるが、全部オン状態であれば差動対の振幅可変クロック信号（出力信号）ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐにおける振幅は最大値となる。
【００２３】
以下は、再度図１を参照して全体の回路動作を説明する。ｎ個の振幅制御手段１−１−１〜１−１−ｎにおいて、これらを制御するためのｎ×ｍ本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）は、図３に示されるように、連続するｍ本がオン状態であり、それ以外のｍ×（ｎ−１）本がオフ状態となって状態推移する。
【００２４】
状態Ａは、１番目の振幅制御手段１−１−１に対するディジタル制御信号ＳＷ＿１−１〜ＳＷ＿１−ｍがオン状態で、それ以外がオフ状態である場合を示している。この場合、振幅制御手段１−１−１からの出力信号（差動対の振幅可変クロック信号）は最大振幅となり、それ以外の振幅制御手段１−１−２〜１−１−ｎからの出力信号（差動対の振幅可変クロック信号）は０となる。これらを加算した差動対の加算クロック信号ＳＩＧ＿Ｐ／Ｎは、結果として振幅制御手段１−１−１からの出力信号（差動対の振幅可変クロック信号）そのものとなる。
【００２５】
状態Ｂは、１番目の振幅制御手段１−１−１に対するディジタル制御信号ＳＷ＿１−２〜ＳＷ＿１−ｍのｍ−１個と２番目の振幅制御手段１−１−２に対するディジタル制御信号ＳＷ＿２−１の１個とがオン状態であり、それ以外がオフ状態である場合を示している。この場合、振幅制御手段１−１−１からの出力信号（差動対の振幅可変クロック信号）は最大振幅×（ｍ−１）／ｍ、振幅制御手段１−１−２からの出力信号（差動対の振幅可変クロック信号）は最大振幅×１／ｍとなり、それ以外の振幅制御手段１−１−３〜１−１−ｎからの出力信号（差動対の振幅可変クロック信号）は０となる。これらを加算した差動対の加算クロック信号ＳＩＧ＿Ｐ／Ｎは、結果として振幅制御手段１−１−１と振幅制御手段１−１−２との入力位相をほぼ（ｍ−１）：１に分割する位相のものとなる。
【００２６】
同様に、状態Ｃは（ｍ−２）：２に分割する位相のものとなる場合であり、状態Ｄにはｎ番目の振幅制御手段１−１−ｎと１番目の振幅制御手段１−１−１とで位相加算する場合を示しているが、ｎ番目と１番目とは連続した位相として扱うことが可能となる。
【００２７】
状態Ａ→Ｂ→Ｃ→…→Ｄ→Ａ→…、或いは状態Ｃ→Ｂ→Ａ→Ｄ→…と制御すれば、差動対で入力されたクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿ｎ＿Ｐ／Ｎの振幅を略等間隔に１／（ｍ×ｎ）周期ずつ位相シフトしたｍ×ｎ通りの可変遅延を行って出力信号（差動対の振幅可変クロック信号）として出力することができ、ｎ番目，１番目の振幅制御手段１−１−ｎ，１−１−１は連続な振る舞いを行うことから、無限の遅延量を確保することができる。このような位相シフト量は、ディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）に対して一意に決定するものである。
【００２８】
ｎ＝４，ｍ＝４の場合を例として詳細な動作を説明すれば、この場合にはクロック１周期に対して４×４＝１６通りの可変遅延を実現する構成となる。ｎ＝４，ｍ＝４の場合、ディジタル制御可変遅延回路は図４に示すような構成となり、差動対で入力されるクロック信号ＩＮ＿１＿Ｐ／Ｎ〜ＩＮ＿４＿Ｐ／Ｎは図５に示される特性図（角度に対する振幅を示す）のようにそれぞれほぼ９０度ずつシフトした位相関係となる。又、この場合の４×４本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿４）〜（ＳＷ＿２＿１〜ＳＷ＿２＿４）は図６に示すように連続した４つのものがオンとなって状態推移する。
【００２９】
図７は、ここでの状態１〜５のそれぞれについて入力されるクロック信号（その一部）ＩＮ＿１＿Ｐ，ＩＮ＿２＿Ｐと加算後の加算クロック信号（その一部）ＳＩＧ＿Ｐとの関係を示した特性図（角度に対する振幅を示す）である。
【００３０】
ここでの状態１〜５を説明すれば、状態１の場合、加算クロック信号ＳＩＧ＿Ｐにはクロック信号ＩＮ＿１＿Ｐがそのまま出力された状態となる。
【００３１】
状態２の場合、加算クロック信号ＳＩＧ＿Ｐは数１式で示されるような状態になる。
【００３２】
【数１】
【００３３】
状態３の場合、加算クロック信号ＳＩＧ＿Ｐは数２式で示されるような状態になる。
【００３４】
【数２】
【００３５】
状態４の場合、加算クロック信号ＳＩＧ＿Ｐは数３式で示されるような状態になる。
【００３６】
【数３】
【００３７】
状態５の場合、加算クロック信号ＳＩＧ＿Ｐにはクロック信号ＩＮ＿２＿Ｐがそのまま出力された状態となる。
【００３８】
ところで、一般に上述したｎ×ｍ本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿ｍ）〜（ＳＷ＿ｎ＿１〜ＳＷ＿ｎ＿ｍ）は、切り替え時に（ｍ＋１）個のものがオンとなる状態が存在すること、即ち、換言すれば（ｍ−１）個のものにおいてオン状態が存在しないことにより、ディジタル制御可変遅延回路全体での電流量の減少を回避することができ、その結果として出力振幅及び駆動能力が安定するようになる。
【００３９】
図８は、図４に示すディジタル制御可変遅延回路にあっての電流量の減少を回避可能な４×４本のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿４）〜（ＳＷ＿２＿１〜ＳＷ＿２＿４）の状態推移に伴う信号波形図を例示したものである。
【００４０】
ここでは、ｎ＝４，ｍ＝４の場合のディジタル制御可変遅延回路にあって、状態１で４個のディジタル制御信号（ＳＷ＿１＿１〜ＳＷ＿１＿４）がオン［４個（ｍ個）オンを示す］となっており、状態１から状態２への切り替え時の特定のタイミングで１個のディジタル制御信号ＳＷ＿２＿１を加えた総計５個のものがオン［５個（ｍ＋１個）オンを示す］となり、状態２へ切り替わった時点で同様に４個のディジタル制御信号（ＳＷ＿１＿２〜ＳＷ＿１＿４，ＳＷ＿２＿１）がオン［４個（ｍ個）オンを示す］となっており、状態２から状態３への切り替え時の特定のタイミングで１個のディジタル制御信号ＳＷ＿２＿２を加えた総計５個のものがオン［５個（ｍ＋１個）オンを示す］となり、やがては状態３で４個のディジタル制御信号（ＳＷ＿１＿３，ＳＷ＿１＿４，ＳＷ＿２＿１，ＳＷ＿２＿２）がオン［４個（ｍ個）オンを示す］となることを示している。
【００４１】
図９は、図８に示すディジタル制御信号を生成可能な振幅制御手段の細部構成を示した回路図である。
【００４２】
ここでの振幅制御手段１−１−１〜１−１−４は、図２で説明した回路構成でｎ＝４，ｍ＝４の場合に該当するが、図８で説明したようなディジタル制御信号を生成するためには、電流源６−１−１〜６−１−４のサイズ（電流量）の比を位相補間後の遅延量誤差が発生しないように、例えば（６−１−１：６−１−２：６−１−３：６−１−４）＝（１．４：１．０：１．０：１．４）として設定すれば良い。
【００４３】
【発明の効果】
以上に述べた通り、本発明のディジタル制御可変遅延回路によれば、位相シフトされた差動対で入力されるｎ組みのクロック信号の振幅を可変させて出力するｎ個（複数）の振幅制御手段の全てを別途に入力されるディジタル制御信号により制御する回路構成［各振幅制御手段の電流源のサイズ（電流量）の比を位相補間後の遅延量誤差が発生しないように設定することが一層好ましい］とすると共に、これらの各振幅制御手段から差動対で得られる振幅可変クロック信号を加算合成した差動対の加算クロック信号を波形整形手段により波形整形した上で差動対の出力クロック信号を出力する回路構成としているので、非常に簡素な回路構成で外部ノイズによる影響を受け難く、しかもディジタル制御信号に対して一意に対応した遅延量を付加することができ、しかもディジタル制御信号を連続して変化させることで１周期以上の無限遅延量を確保することができるようになる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態に係るディジタル制御可変遅延回路の基本構成を示した回路ブロック図である。
【図２】図１に示すディジタル制御可変遅延回路に備えられる振幅制御手段の細部構成を示した回路図である。
【図３】図２で説明した振幅制御手段に入力されるｎ×ｍ本のディジタル制御信号の状態推移を例示した模式図である。
【図４】図１に示すディジタル制御可変遅延回路の具体的構成を例示した回路ブロック図である。
【図５】図４に示すディジタル制御可変遅延回路に備えられる振幅制御手段に入力されるクロック信号の特性を示した図である。
【図６】図４に示すディジタル制御可変遅延回路に備えられる振幅制御手段に入力される４×４本のディジタル制御信号の状態推移を例示した模式図である。
【図７】図６に示すディジタル制御信号の状態１〜５のそれぞれについて入力されるクロック信号と加算後の加算クロック信号との関係を示した特性図である。
【図８】図４に示すディジタル制御可変遅延回路にあっての電流量の減少を回避可能な４×４本のディジタル制御信号の状態推移に伴う信号波形図を例示したものである。
【図９】図８に示すディジタル制御信号を生成可能な振幅制御手段の細部構成を示した回路図である。
【符号の説明】
１−１−１〜１−１−ｎ 振幅制御手段
１−２ 波形整形手段
２−１，２−２ 負荷抵抗
２−３，２−４ ＮチャンネルＭＯＳトランジスタ
２−６−１〜２−６−ｍ 電流源
２−５−１〜２−５−ｍ スイッチ手段
Claims (8)
- 差動対で入力される略１／ｎ周期ずつ位相シフトされたｎ組みのクロック信号の振幅をそれぞれ別途に入力されるｍビットのｎ系統のディジタル制御信号によりｍ＋１通り（但し、ｎ及びｍは何れも２以上の自然数とする）に可変させて差動対の振幅可変クロック信号として出力するｎ個の振幅制御手段と、前記ｎ個の振幅制御手段から差動対で出力される前記振幅可変クロック信号を加算合成した差動対の加算クロック信号を入力して波形整形した上で差動対の出力クロック信号として出力する波形整形手段とから成ることを特徴とするディジタル制御可変遅延回路。
- 請求項１記載のディジタル制御可変遅延回路において、前記ｎ個の振幅制御手段は、差動対の負荷手段と、前記差動対のクロック信号が入力される差動対のＮチャンネルＭＯＳトランジスタと、一端側がそれぞれ接地接続されたｍ個の電流源と、前記ディジタル制御信号がそれぞれ接触動作片に入力供給されて前記ｍ個の電流源のオン／オフ制御を行うｍ個のスイッチ手段とを備え、前記差動対の負荷手段及び前記差動対のＮチャンネルＭＯＳトランジスタの間から前記差動対の振幅可変クロック信号を取り出すように構成されたことを特徴とするディジタル制御可変遅延回路。
- 請求項２記載のディジタル制御可変遅延回路において、前記ｎ個の振幅制御手段では、入力された前記ディジタル制御信号に対する前記ｍ個のスイッチ手段による前記ｍ個の電流源のオン／オフ制御に応じて前記差動対の負荷手段を流れる電流値が可変することにより、前記差動対で入力されたクロック信号の出力振幅を前記ｍ＋１通りとして前記差動対の振幅可変クロック信号を出力することを特徴とするディジタル制御可変遅延回路。
- 請求項３記載のディジタル制御可変遅延回路において、前記ｎ個の振幅制御手段では、入力された前記ディジタル制御信号が全てオフ状態であるときに前記差動対の振幅可変クロック信号における振幅が０となることを特徴とするディジタル制御可変遅延回路。
- 請求項３記載のディジタル制御可変遅延回路において、前記ｎ個の振幅制御手段では、入力された前記ディジタル制御信号の少なくとも何れか一つがオン状態であるときに前記差動対の振幅可変クロック信号における振幅が最大値×１／ｍ〜最大値×ｍ／ｍの範囲となることを特徴とするディジタル制御可変遅延回路。
- 請求項５記載のディジタル制御可変遅延回路において、前記ｎ個の振幅制御手段では、入力された前記ディジタル制御信号が全てオン状態であるときに前記差動対の振幅可変クロック信号における振幅が最大値となることを特徴とするディジタル制御可変遅延回路。
- 請求項２〜６の何れか一つに記載のディジタル制御可変遅延回路において、前記ｎ個の振幅制御手段では、前記ｍ個の電流源のサイズ比を回路全体における位相補間後の遅延量誤差が発生しないように設定していると共に、生成する前記ディジタル制御信号のｎ×ｍ本のものにあっての（ｍ＋１）個のものがオンとなる状態が存在することを特徴とするディジタル制御可変遅延回路。
- 請求項７記載のディジタル制御可変遅延回路において、前記ｍ個の電流源のサイズ比は、該ｍ個の電流源にあっての電流量の比により得られることを特徴とするディジタル制御可変遅延回路。
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