CN106253898B - 具有寄生元件补偿的用于增益选择的装置和相关方法 - Google Patents

Abstract

本申请公开了具有寄生元件补偿的用于增益编程或选择的装置和相关方法。在一个示例性实施例中，一种装置包括第一电路，该第一电路具有第一可编程增益并且包括具有寄生元件的第一组部件。所述装置还包括第二电路，该第二电路具有第二可编程增益并且包括具有寄生元件的第二组部件。所述装置具有增益，所述增益是第一和第二可编程增益的乘积。通过设置第一可编程增益为第二可编程增益的倒数，由第一组部件和第二组部件的寄生元件所产生的增益误差被抵消。

Description

具有寄生元件补偿的用于增益选择的装置和相关方法

相关申请的交叉引用

本申请涉及并且出于各种目的通过引用并入以下专利申请：

2015年6月6日提交的题为“Apparatus for Digital-to-Analog Conversionwith Improved Performance and Associated Methods(具有改进性能的用于数字模拟转换的装置和相关方法)”的美国专利申请序列号14/732,700(代理人案号SILA361)；以及

2015年6月6日提交的题为“Apparatus for Offset Trimming and AssociatedMethods(用于偏移微调的装置和相关方法)”的美国专利申请序列号14/732,702(代理人案号SILA363)。

技术领域

本公开总体涉及用于处理信号的电子装置，并且更具体地涉及具有寄生元件补偿的用于增益编程或选择的装置和相关方法。

背景技术

电子信号处理经常需要同时处理模拟信号和数字信号，有时称为混合信号处理。一些传感器或换能器以及自然属性或特性，诸如温度、压力等，或者构成模拟量，或者在传感器的情况下经常产生模拟信号。另外，一些换能器接收模拟信号作为输入。

相反，如本领域普通技术人员所理解，由于诸如可重复性、稳定性、灵活性等原因，信号处理电路和构建模块越来越多地使用数字信号和数字技术。为了使信号处理电路与模拟电路通过接口连接，使用信号转换电路。

一种类型的信号转换电路构成数字模拟转换器(DAC)。DAC通常被用于接受数字信号作为输入，并且提供模拟信号作为输出。因此，DAC能够提供数字处理电路和模拟电路诸如换能器或其他电路之间的接口。

几个品质因数被用于表征或详细说明DAC。这些品质因数包括分辨率(输入数字信号中的信息的位数)、噪声水平、单调性、微分非线性(DNL)、成本、管芯面积、功耗、增益和偏移水平以及稳定性等。

在该部分中的描述和任何对应的附图被包括作为背景信息材料。在该部分中的材料不应被认为承认这些材料对于本专利申请构成现有技术。

发明内容

本申请公开了一种用于通过寄生元件补偿来进行增益编程或选择的装置和相关方法。在一个示例性实施例中，一种装置包括第一电路，所述第一电路具有第一可编程增益并且包括具有寄生元件的第一组部件。所述装置还包括第二电路，所述第二电路具有第二可编程增益并且包括具有寄生元件的第二组部件。所述装置具有增益，所述增益是所述第一和第二可编程增益的乘积。通过设置所述第一可编程增益为所述第二可编程增益的倒数，由所述第一组部件和所述第二组部件的所述寄生元件所产生的增益误差被抵消。

在另一个示例性实施例中，一种装置包括用于将数字输入信号转换成模拟输出信号的DAC。所述DAC包括：第一电路，用于接受电压并基于第一可编程增益提供所述电压的缩放版本作为基准电压；以及RDAC，其被耦接以接收所述基准电压并且基于所述DAC的数字输入生成第一电压和第二电压。所述装置进一步包括第二电路，所述第二电路被耦接以接收所述第一电压和所述第二电压并且基于所述DAC的数字输入并基于第二可编程增益提供所述模拟输出信号。所述DAC具有增益，所述增益是所述第一和第二可编程增益的乘积。通过设置所述第一可编程增益为所述第二可编程增益的倒数，所述DAC的增益误差被抵消。

在另一个示例性实施例中，一种抵消具有增益的电子装置中的增益误差的方法，所述增益是第一和第二可编程增益的乘积，所述方法包括使用具有所述第一可编程增益且包括具有寄生元件的第一组部件的第一电路接收电压，并且对所述电压缩放，以生成第一缩放电压。所述方法进一步包括使用具有第二可编程增益且包括具有寄生元件的第二组部件的第二电路接收所述装置的输出电压，并且对所述装置的所述输出电压缩放，以生成第二缩放电压。通过设置所述第一可编程增益为所述第二可编程增益的倒数，由所述第一组部件和所述第二组部件的所述寄生元件产生的增益误差被抵消。

附图说明

附图仅图示说明了示例性实施例，并且因此不应被认为作为对本申请或权利要求书的保护范围的限制。本领域普通技术人员应理解，所公开的概念使其本身适用于其他同样有效的实施例。在附图中，在不止一个附图中使用的相同的数字指示符表示相同的、相似的或等效的功能、部件或模块。

图1根据示例性实施例示出DAC架构的框图。

图2根据示例性实施例描绘用于DAC的电路布置。

图3根据示例性实施例示出DAC架构的概念框图。

图4根据示例性实施例描绘用于DAC的电路布置。

图5根据示例性实施例示出对应于DAC的操作的数值。

图6根据示例性实施例描绘用于DAC的操作的过程流程图。

图7根据示例性实施例示出DAC架构的概念框图。

图8根据示例性实施例示出用于微调缓存器的增益的电路布置。

图9根据示例性实施例示出用于微调内插器偏移电压的电路布置。

图10根据补偿寄生元件的示例性实施例描绘用于DAC的电路布置。

图11根据示例性实施例示出用于在DAC中提供偏移微调的电路布置。

图12根据示例性实施例示出将DAC与其他电路模块组合的集成电路(IC)。

图13根据示例性实施例描绘使用DAC进行信息处理的电路布置。

图14根据示例性实施例示出使用DAC的控制系统。

图15根据示例性实施例示出具有DAC的反馈环路的电路布置。

图16根据示例性实施例描绘使用DAC的通信系统。

具体实施方式

所公开的概念的一个方面涉及提供某些优势和益处的DAC架构和技术。这些益处和优势的示例包括如下面详细描述的改进的性能和品质因数。

存在各种常规的DAC架构。应满足相对严格的规格(例如，单调性和相对高分辨率例如12位)的DAC通常包括大量的器件，诸如电阻器、电容器和晶体管(通常为金属氧化物半导体场效应晶体管或MOSFET)。相对简单的常规DAC使用N位分辨率架构的2^N个元件，这通常占用相对较大的管芯面积。

另外，DAC的一些规格通常与它的其他规格竞争。例如，单调性规格经常与高分辨率竞争。作为另一个示例，低噪声操作经常与DAC的整体功耗竞争。

用于获得单调性的一种技术包括匹配元件。换句话说，各种DAC器或部件或元件诸如电阻器、电容器和MOSFET被匹配以实现单调性。因此，使用部件匹配，可以实施电流模式DAC以实现单调性。

在这样的DAC中，为了实现良好的匹配，元件在物理上是相对大的，其通常与元件面积的平方根成比例。随着DAC分辨率增加，元件的物理尺寸也增加。另外，随着DAC分辨率增加，对于每个额外的分辨率位，元件的数量加倍。在简单的二进制实施方式中，对于每个额外的分辨率位，总元件面积增加到8倍。更具体地，使用两倍那么多的元件，并且每个元件是四倍大。

实际上，虽然可以使用减少DAC电路的面积的技术，但随着分辨率增加，元件面积依然大幅增加。一种用于减少在改进DAC性能中进行匹配所需要的部件量的技术是使用温度计解码来选择较高阶位(其中匹配考量倾向于占支配地位)以及对较低阶位的简单二进制解码。然而，用于实施温度计解码的管芯面积比用于实施二进制编码的面积大得多，这部分地抵消了具有较小的整体元件面积的优势。

另一种类型的常规DAC不依赖于元件匹配，其中每个输入码增量将添加一个元件，所以不管元件的权重如何，输出电压或电流都将上升。DNL由绝对元件变化确定，使得如果每个元件的值在平均值的±100％内，则获得±1最小有效位(或较低有效位)(LSB)DNL。实现单调DAC的蛮力计算法(brute force approach)使用与简单的非单调DAC相同数量的元件(2^N)，但在DAC中使用的解码逻辑和开关趋向于更复杂。原因是所有的2^N个元件由独特的数字信号而不是用于简单二进制DAC的N个信号进行控制。

根据本公开的各种实施例中的DAC减少DAC元件的数量和解码电路的复杂性。因此，根据各种实施例的DAC提供具有相对高分辨率的单调操作。

更具体地，根据示例性实施例的DAC可以提供12位的分辨率、相对低噪声的操作和单调性(±1LSB的DNL)以及相对小的管芯尺寸。(对于静态操作，DAC输出不定期地保持在经编程的电压(即，对应于DAC的数字输入的DAC的模拟输出电压)而无需应用一个或多个时钟信号。)在下面详细描述了DAC架构和操作技术的细节。

在一些实施例中，根据本公开的DAC使用包括多个电阻器、开关和电流源的架构。图1示出这种DAC的架构的框图。更具体地，图1示出DAC 100的架构，DAC 100包括电流源网络103、开关网络106、开关网络109和电阻器网络112，电阻器网络112包括多个电阻器。

电流源网络103包括分别标记为CS0-CSn的多个电流源(在示出的示例中为n+1个源)。电流源网络103中的电流源的输出电流被提供给开关网络106。开关网络106促使电流源网络103中的电流源的输出电流被提供给节点(或电路支路(leg)或电路分支(branch)或电路通道)106A或节点(或电路支路或电路分支或电路通道)106B。

如图1所示，到DAC的数字输入信号的较低有效位(LSB)驱动解码器118的输入。解码器118对LSB进行解码以生成用于开关网络106的控制信号。响应于这些控制信号，开关网络106可以将电流源网络103的输出电流提供给节点106A或者节点106B。换个角度来看，开关网络106将电流源网络103的输出电流选择性地引导到节点106A和106B。开关网络106引导输出电流以便保持DAC 100的单调性。

节点106A-106B被耦接到开关网络109。到DAC的数字输入信号的较高有效位(MSB)驱动解码器121的输入。解码器121对MSB进行解码以生成用于开关网络109的控制信号。响应于这些控制信号，开关网络109将节点106A和106B耦接到电阻器网络112。因此，根据这些控制信号，流过节点106A-106B的电流流过电阻器网络112的选定部分。开关网络109将节点106A-106B耦接到电阻器网络112，以便保持DAC 100的单调性。作为响应，电阻器网络112提供模拟输出。

在示例性实施例中，解码器118和解码器121可以以各种方式实施或实现，并且可以使用各种配置或拓扑。在一些实施例中，解码器118可以构成温度计解码器，而解码器121构成二进制解码器。

应注意，为了便于展示，图1省略了DAC 100的某些模块。例如，电阻器网络112的模拟输出可以被耦接到缓存器或放大器(未示出)，以提供DAC100的模拟输出信号，所述模拟输出信号可以被用于驱动外部负载。作为另一个示例，在图1中未示出偏置电路。

图2根据示例性实施例描绘用于DAC 100的电路布置。图2中的DAC 100类似于图1中所示的DAC进行操作。参考图2，DAC 100包括电流源网络103、开关网络106、开关网络109和电阻器网络112。

类似于图1，图2中的电流源网络103包括分别标记为CS0-CSn的多个电流源(在示出的示例中为n+1个源)。电流源网络103中的电流源的输出电流被提供给开关网络106。

开关网络106包括多个开关106A1-106N2。在示出的示例中，开关106A1-106N2构成p-沟道MOSFET。然而，如本领域普通技术人员将理解，可以使用其他类型的开关。如本领域普通技术人员将理解，开关的选择取决于一些因素，诸如可用的技术、用于给定实施方式的规格等。

参考开关网络106，开关106A1-106N2被成对布置并且耦接到电流源网络103中的相应电流源。因此，开关106A1和开关106A2被耦接到电流源CS0。作为另一个示例，开关106B1和开关106B2被耦接到电流源CS1，诸如此类。

开关106A1-106N2由标记为B0至Bnb的信号控制。上面所述的开关对中的开关由互补信号控制。例如，用于开关106A1的控制信号即信号B0是用于开关106A2的控制信号即信号B0b的逻辑互补。作为另一个示例，用于开关106B1的控制信号即信号B1是用于开关106B2的控制信号即信号B1b的逻辑互补，诸如此类。

开关网络106促使电流源网络103中的电流源的输出电流被提供给节点106A或节点106B。到DAC的数字输入信号的LSB驱动解码器118的输入。解码器118对LSB进行解码以生成用于开关网络106中的开关106A1-106N2的控制信号，响应于所述控制信号，电流源的相应输出电流被引导到两个节点中的一个。

更具体地，如图2所示，到DAC的数字输入信号的LSB驱动解码器118的输入。解码器118对LSB进行解码以生成用于开关网络106即用于开关106A1-106N2的控制信号。响应所述控制信号，开关网络106可以将电流源网络103的输出电流提供给节点106A或者节点106B。

更具体地，开关网络106将电流源网络103的输出电流选择性地引导到节点106A和106B，从而保持DAC 100的单调性。例如，考虑信号B0和信号B0b分别具有低和高的逻辑值的情况。因此，开关106A1被接通，并且开关106A2被关断。因此，开关106A1将电流源CS0的输出电流传导到节点106A。

相反，假设信号B0和信号B0b分别具有高和低的逻辑值。因此，开关106A1被关断，并且开关106A2被接通。因此，开关106A2将电流源CS0的输出电流传导到节点106B。

节点106A-106B被耦接到开关网络109。开关网络109包括在图2中标记为109-0至109-m的多个开关。到DAC的数字输入信号的较高有效位(MSB)促使开关109-0至109-m选择性地导通(根据MSB位，如下面详细描述)，并且因此将节点106A-106B耦接到电阻器网络112。

MSB位驱动解码器121的输入。解码器121对MSB位进行解码并且生成标记为A0-Am的(m+1)个输出信号。驱动器124生成用于开关109-0至109-m+1的开关控制信号，即，它生成(m+2)个开关控制信号。

更具体地，驱动器124从解码器121的输出信号即信号A0-Am导出开关控制信号。信号A0和Am分别控制开关109-0和109-m+1，没有任何进一步的改变。然而，开关109-1至109-m使用根据对解码器121的输出执行的逻辑操作得到的开关控制信号。

例如，用于开关109-1的开关控制信号是

其中符号

表示逻辑或(OR)操作。作为另一个示例，用于开关109-2的开关控制信号是

等等。一般来说，用于开关109-i的开关控制信号具有

的形式，其中i表示整数。对于如图2所示的包括(m+2)个开关的配置，开关109-m具有

的形式的开关控制信号。

通过节点106A-106B，开关网络109将从开关网络106接收的电流提供给电阻器网络112。更具体地，如上所述，解码器121对MSB进行解码以生成用于开关网络109中的开关的控制信号。响应于这些控制信号，开关网络109中的开关将节点106A和106B耦接到电阻器网络112。

因此，如下面详细描述，根据所述控制信号，流过节点106A-106B的电流流过电阻器网络112的选定部分。开关网络109将节点106A-106B耦接到电阻器网络112，以便保持DAC100的单调性。响应于由开关网络109提供的电流，电阻器网络112提供模拟输出。

电阻器网络112包括多个电阻器。在图2所示的实施例中，电阻器网络112包括标记为R0至Rm的(m+1)个电阻器。根据开关网络109中的开关的状态，即相应的开关是否导通，电流被提供给电阻器网络112中的一个或多个电阻器。电流的流动在电阻器网络112两端形成电压，该电压通过模拟输出115来提供。

因此，响应于到DAC 100的数字输入，DAC 100在模拟输出115处形成输出电压。例如，考虑DAC 100的数字输入从所有位被设置为零开始被递增到其最大值的情况。如下面所描述，作为响应，DAC 100在模拟输出115处生成信号。

当MSB被设置为零时，解码器121在其输出端处使信号A0有效。作为响应，驱动器124促使耦接到电阻器R0的开关109-0和开关109-1导通。当LSB被设置为零时，解码器118使信号B0、B1、...、Bn有效(这导致信号B0b、B1b、...、Bnb的无效)。

因此，开关106A1、106B1、...、106Bn导通，并且将电流源CS0-CSn的输出电流提供给节点106A。流入节点106A中的电流流过开关109-0至电路地线。因此，DAC 100在模拟输出115处提供零伏特。

随着LSB码递增，电流源CS0-CSn的输出电流将通过开关网络106被顺序提供给节点106B。然后，提供给节点106B的电流将流过电阻器R0到电路地线，因此促使模拟输出115处的输出电压增加。

当所有的电流源CS0-CSn的输出电流已被提供到节点106B时，MSB码将开始递增，例如，它将从0...00改变为0...01。因此，解码器121促使信号A1有效并且使信号A0无效。然而，模拟输出115处的输出电压将不改变，因为在该点处的所有电流流过由驱动器124提供的开关控制信号

控制的开关109-1。

随着LSB码进一步递增，开关网络106中的开关沿相反的顺序改变状态。换言之，电流源CS0-CSn的输出将顺序流动到节点106A，而不是节点106B。因此，每个码增量将电流的一个LSB从电阻器R0的上节点切换到电阻器R1的上节点。因此，模拟输出115处的输出电压上升。

随着DAC 100的数字输入被递增到最大码值(例如，所有二进制1)，上面的过程重复进行。在该点上，电流源CS0-CSn的所有输出电流将流入电阻器Rm的上节点中。因此，模拟输出115处的输出电压将具有对应于施加到DAC 100的最大数字输入的值。

上面描述的电流引导架构保持独立于提供给DAC 100的数字输入的恒定电流。因为数字输入中的每个步骤从电阻器网络112的给定电阻器去除来自电流源CS0-CSn的一个元电流并且将该元电流提供给上述电阻器(例如，从电阻器R(m-1)到电阻器Rm)，所以DAC架构保持单调性。只要电流值不降低且只要在讨论的电阻器具有正电阻，响应于DAC 100的输入处的码增量，在模拟输出115处的电压就将上升。

在示例性实施例中，可以以各种方式实施驱动器124。例如，在一些实施例中，驱动器124可以包括逻辑电路，诸如“或门”(OR门)，以生成用于开关网络109中的开关的开关控制信号。然而，可以以其他方式实施驱动器124。如本领域普通技术人员将理解，实施方式的选择取决于诸如可用的技术、可用的管芯面积、性能规格等一些因素。

应注意，类似于图1，为了便于展示，图2省略了DAC 100的某些模块。例如，电阻器网络112的模拟输出可以被耦接到缓存器或放大器(未示出)，以提供DAC 100的模拟输出信号，所述模拟输出信号可以被用于驱动外部负载。作为另一个示例，偏置电路未在图2中示出。

如上所述，可以以各种方式实施或实现解码器118和解码器121，并且可以使用各种配置或拓扑。在图2所示的实施例中，解码器118可以构成温度计解码器，而解码器121构成二进制解码器。如本领域普通技术人员将理解，可以使用解码器的其他类型和/或配置。

为了控制开关网络106与开关网络109相比，本公开的一个方面涉及数字输入位的分配。换句话说，数字输入位的分配包括选择或确定m和n的相对值，m和n确定电流源网络103中的电流源的数量和电阻器网络112中的电阻器的数量。

考虑使用温度计解码器作为解码器118和使用二进制解码器作为解码器121的实施例，位(bit)的分配即m值和n值的选择可以基于解码器的属性。特别地，温度计解码器的尺寸通常是二进制解码器的尺寸的大约两倍(即，它在IC中消耗两倍的管芯面积)。如果电阻器和电流源元件尺寸是相似的，则更少的位可以被分配给电流源。例如，电阻器网络112使用6位而电流源网络103使用5位生产具有大约相同尺寸的解码器(即，解码器118和解码器121使用的管芯面积是大约相同的)。(应注意，一般基于DAC 100的给定实施方式的积分非线性(INL)和噪声规格来选择DAC元件尺寸)。

本公开的另一个方面涉及通过对开关网络进行修改来增加DAC 100的分辨率。更具体地，可以通过控制电流引导开关的栅极电压而不是将它们偏置为简单的电流引导开关来增加DAC 100的分辨率。如果通过将对应于给定电流源的两个开关(例如，对应于电流源CSn的开关106N1和106N2)的两个栅极电压设置为相等或近似相等而将这两个开关接通，对应电流源(例如，在先前示例中的CSn)的输出电流将均匀地或近似均匀地在节点106A-106B之间划分。换句话说，开关被偏置以均匀地在它们之间传导对应的电流源(例如，在先前示例中的CSn)的输出电流。

该配置将额外的分辨率位添加到DAC 100，同时保留单调性。在示例性实施例中，可以使用异或门(XOR门)来实施用于开关网络106中的开关的数字控制，以确定哪些开关对应于上面的控制方案所应用的给定电流源。

应注意，除了使用XOR门进行控制，还可以使用其他机制和电路布置。例如，在一些实施例中，控制机制可以被构建到温度计解码器中。应注意，额外的偏置水平可以以损失单调性(或单调性恶化)为代价添加更多的分辨率位。因此，如本领域普通技术人员将理解，存在折衷，其可以基于诸如用于给定应用的规格等因素。

在一些应用中，相对低的噪声水平是期望的。本公开的一个方面涉及提供相对低噪声水平的DAC(例如，与常规DAC相比较)，同时保留单调性。图3根据示例性实施例示出低噪声DAC 200的框图。

DAC 200包括电阻器网络203、开关网络206、开关网络209、内插器网络212和输出级215，其中电阻器网络203包括多个电阻器。另外，DAC 200包括解码器218，解码器218对施加到DAC 200的数字输入进行解码并且生成用于开关网络206和开关网络209的控制信号。

电阻器网络203被耦接到基准电压V_ref。因此，电流流过电阻器网络203。通过电阻器网络203的电流的流动导致生成多个电压，所述多个电压被提供给开关网络206。

如上所述，解码器218对DAC 200的数字输入进行解码，并且生成用于开关网络206的控制信号218A。更具体地，从DAC 200的数字输入的较高有效位(MSB)得到控制信号218A。响应于控制信号218A，开关网络206选择性地将来自电阻器网络203的电压耦接到标记为V_even和V_odd的节点。更具体地，基于控制信号218A，来自电阻器网络203的一个电压被耦接到节点V_even，并且一个电压被耦接到节点V_odd。

开关网络209选择性地将节点V_even和V_odd耦接到内插器网络212。作为响应，内插器网络212将信号如电流提供给输出级215。基于来自内插器网络212的信号，输出级215在模拟输出221处生成输出信号。在所示的实施例中，模拟输出221构成DAC 200的输出。

开关网络209响应于控制信号218B进行操作。更具体地，基于控制信号218B，开关网络209选择性地将节点V_even和V_odd耦接到内插器网络212。解码器218对到DAC 200的数字输入解码，并且生成用于开关网络209的控制信号218B。控制信号218B是从DAC 200的数字输入的较低有效位(LSB)得到的。

总体上，响应于数字输入，DAC 200使用开关网络206和206将从电阻器网络203的输出得到的两个输出信号路由到内插器网络212。因此，DAC 200可以被认为是生成被耦接以驱动内插器(由开关网络209驱动的内插器网络212)的两个输出(在节点V_even和V_odd处)的RDAC(驱动开关网络206的电阻器网络203)的组合或级联。

在示例性实施例中，可以以各种方式实施内插器网络212。例如，在一些实施例中，内插器网络212可以使用多个跨导(g_m)级或放大器。因此，内插器网络212可以是g_m内插器网络。

图4根据示例性实施例描绘用于DAC 200的电路布置。类似于图3所示的实施例，图4中的DAC 200包括电阻器网络203、开关网络206、开关网络209、内插器网络212和输出级215。另外，DAC 200包括解码器218，解码器218对施加到DAC 200的数字输入进行解码并且生成用于开关网络206和开关网络209的控制信号。

电阻器网络203包括串联耦接在基准电压(V_ref)与接地电势之间的多个电阻器(标记为R0至RN)。在一些实施例中，电阻器R0-RN可以具有相同的(或近似相同的)电阻值。对电阻器施加基准电压将导致电流流过电阻器串。因此，在电阻器网络203中的多个电阻器中的每个相同电阻器两端形成多个电压。由此产生的多个电压被馈送到开关网络206。

开关网络206包括多路复用器(MUX)206A和MUX 206B。MUX206A-206B分别响应于控制信号218A1-218A2进行操作。电阻器R0-RN以交替的方式被耦接到MUX 206A-206B。更具体地，每个电阻器的上节点被交替地耦接到MUX 206和MUX 206B。例如，电阻器R0的上节点被耦接到MUX206A的输入，而电阻器R1的上节点被耦接到MUX 206B的输入，等等。

响应于施加为DAC 200的输入信号的数字输入，解码器218生成控制信号218A1-21A2。控制信号218A1-21A2一起形成控制信号218A。基于DAC 200的数字输入的较高有效位(MSB)的值，解码器218生成控制信号218A1-21A2。换句话说，从MSB得到控制信号218A1-21A2以便分别控制MUX 206A-206B。

控制信号218A1-21A2促使MUX 206A-206B选择性地将电阻器R0-RN耦接到标记为V_even和V_odd的两个节点中的一个。因此，基于MSB，MUX206A-206B选择性地将电阻器网络203的输出电压提供给节点V_even和V_odd。在所示的实施例中，节点V_even和V_odd中的每一个通过开关网络206被耦接到电阻器网络203中的一半电阻器，并且所述耦接是交错的。因此，节点V_even和V_odd跨越电阻器串或阶梯的范围，但通过不同的或交替的电阻器，例如偶数电阻器的上节点耦接到V_even节点，而奇数电阻器的上节点耦接到V_odd节点(或反之亦然)。

节点V_even和V_odd耦接到开关网络209的输入。开关网络209包括MUX209-0至209-k。节点V_even耦接到MUX 209-0至209-k的一个输入。节点V_odd耦接到MUX 209-0至209-k的另一个输入。MUX 209-0至209-k的输出驱动内插器网络212的相应输入。

开关网络209选择性地将节点V_even和V_odd耦接到内插器网络212。具体地，开关网络209响应于控制信号218B进行操作。因此，基于控制信号218B，开关网络209将节点V_even和V_odd选择性地耦接到内插器网络212。

解码器218提供控制信号218B。具体地，解码器218对DAC 200的数字输入进行解码并且生成用于开关网络209的控制信号218B。控制信号218B是从DAC 200的数字输入的较低有效位(LSB)得到的。

开关网络209将节点V_even和V_odd选择性地耦接到内插器网络212。在所示的实施例中，内插器网络212中的内插器构成多个跨导(g_m)级或放大器，因此是g_m内插器网络。内插器网络212中的g_m内插器被标记为g_m0至g_mk。

如上所述，内插器网络212中的每个g_m内插器中的一个输入如非反相输入被耦接到MUX209-0至209-k之中的MUX的相应输出。内插器网络212中的g_m内插器中的另一个输入如反相输入被耦接到包括电阻器224和电阻器226的反馈网络。具体地，通过电阻器224和电阻器226，内插器网络212中的g_m内插器接收与模拟输出221处的信号有关(在图4所示的实施例中，按比例缩小)的信号。通过选择电阻器224和电阻器226的适当值，内插器网络212和输出级215的总增益可以被编程为期望的值。

响应于MUX 209-0至209-k的输出，g_m内插器g_m0至g_mk提供输出信号，所述输出信号在节点212A处求和以生成用于内插器网络212的输出信号(例如，电流信号)。在节点212A处的信号驱动输出级215的输入。作为响应，输出级215在模拟输出221处生成输出信号。在所示的实施例中，模拟输出221构成DAC 200的输出。

可以以各种方式实施输出级215。例如，在一些实施例中，输出级可以包括(多个)跨导级和放大器，诸如AB类放大器。输出级215在模拟输出221处提供模拟信号，该模拟信号可以驱动外部负载。

与图2中的DAC一样，DAC 200的数字输入的若干位可以被分配给控制开关网络206，而剩余位可以被分配给驱动开关网络209。例如，考虑根据一个实施例的12位DAC，其中DAC的数字输入的5位实现DAC 200的LSB。在这样的DAC中，电阻器网络203中的电阻器串实现DAC的7个MSB(128个元素)。在这样的实施例中，由6位控制或选择信号218A1和218A2分别控制MUX 206A和MUX 206B。

DAC 200的数字输入的剩余5位实现LSB。因此，DAC包括开关网络209中的2⁵或32个MUX。32个MUX的输出驱动内插器网络212中的内插器的一个输入。在这样的实施例中，内插器网络212包括32个内插器，即，k＝31。

为了例示这样的DAC的操作，应注意，MUX 206A和206B将电阻器网络203中的电阻器串中的抽头耦接到V_even和V_odd节点或总线。因为DAC的数字输入中的7个MSB从0000000坡升到1111111，所以来自电阻器抽头的电压以“蛙跳”方式或交替方式改变。图5例示出现在节点V_even和V_odd处的一些电压。

如图5中的表格所示，在节点V_even和V_odd处的电压取决于基准电压V_ref和MSB输入码(在栏标题“代码”下所标示)。应注意，响应于连续码变化，在节点V_even和V_odd处的电压相差(1/128)·V_ref或0.0078125·V_ref的电压。如果V_ref具有1.2伏的值，则V_even和V_odd之间的差值将是大约10mV。应注意，如果MSB码是偶数，则V_odd将比V_even高10mV。相反，如果MSB码具有奇数值，则V_even将比V_odd高10mV。通过生成取决于输入码和基准电压值的输出(V_even和V_odd)，电阻器串和开关网络(和对应的解码器电路)的组合可以被认为是RDAC。

在上面讨论的示例中，内插器网络212实现较低5个LSB。顾名思义，内插器网络212使用32个g_m内插器在V_even和V_odd节点处的电压之间内插。如上所述，从DAC的数字输入中的LSB得到的控制信号218B控制在V_even处的电压和在V_odd处的电压中的哪一个被提供给内插器网络212中的每个相应内插器。

为了例示内插器网络212的操作，假设7个MSB具有值0000000，即都是0。在这种情况下，V_even是0V，并且V_odd具有大约10mV的值(参见图5)。当5个LSB都是0(即00000)时，32个g_m内插器将它们的非反相输入连接到V_even即0V或接地电势。假设输出级215具有3V/V的增益，在模拟输出221处的信号将具有0V值(接地电势)。

随着LSB从00000坡升(ramp up)或递增到11111，代码的每个增量(LSB值)导致由开关网络209提供给g_m内插器g_m0-g_mk之一的输入从V_even(0V)切换到V_odd(≈10mV)。当LSB都是二进制1(代码11111)时，开关网络209将V_odd(≈10mV)提供到32个g_m内插器中的31个作为输入。在这种情况下，在模拟输出221处的电压将具有值3×(31/32)×10mV，或大约29mV。

对于在00000和11111之间的LSB代码值，开关网络209将节点V_even处的电压提供给一些g_m内插器，并且将电压V_odd提供给剩余的g_m内插器。因此，基于接收节点V_odd处的电压作为输入信号的一部分g_m内插器，在模拟输出221处的信号将具有在0V和大约29mV之间的内插值。V_even和V_odd之间的小电压差值提供由内插器网络212执行的线性或近似线性内插。

当12位输入(即到DAC的数字输入)递增到0000000 11111之后的下一个值时，发生上面所述的“蛙跳”性质或交替性质。数字输入中的7个MSB从0000000递增到0000001，并且5个LSB从11111改变为00000。解码器218将控制信号218B分别提供给MUX 209-0至209-k，使得当MSB码是奇数时传入的位被转换，从而所有的32个g_m内插器接收节点V_odd处的电压作为输入(其仍具有≈10mV的值)。

当在DAC数字输入中传入的LSB码递增到00001时，31个g_m内插器仍然被耦接(经由开关网络209)以接收在节点V_odd处的电压作为输入，并且一个g_m内插器接收节点V_even处的电压作为输入，其现在具有≈20mV而不是0V的值。以此方式，随着传入的LSB进一步递增，更多的g_m内插器级接收在节点V_even处的电压而不是在节点V_odd处的电压。因此，内插信号(在输出端212A处)以及因此在模拟输出221处的输出信号继续上升。最终，所有的g_m内插器接收在节点V_even处的电压作为输入。在该点上，MSB码再次递增，并且该过程重复。

应注意，虽然根据示例性实施例在上面参考12位DAC描述了DAC操作，但相似的描述和操作适用于根据其他示例性实施例的DAC。因此，如本领域普通技术人员将理解，所描述的概念可以被应用于具有不同分辨率、不同数量的元件等的DAC。

图6根据示例性实施例描绘用于DAC的操作的过程流程图。在253处，接收被提供给DAC的数字输入信号。在256处，数字输入信号被解码以便从数字输入信号的较高有效位(MSB)得到一组控制信号。从数字输入信号的较低有效位(LSB)得到另一组控制信号。

在259处，从MSB得到的一组控制信号被用于驱动RDAC，以便生成V_odd和V_even。在262处，从LSB得到的一组控制信号被用于驱动内插器，以从V_odd和V_even得到模拟输出信号。例如，如上所述，通过使用输出级，模拟输出信号可以被进一步缓存或处理。

结合图3-图5所公开的DAC提供了许多益处和优势。例如，与常规DAC相比较，一个优势涉及相对低噪声的操作，同时保持单调性和上面所描述的其他特性。另一个优势涉及相对容易地为DAC设置相对精确的增益。

本公开的一个方面涉及电子装置诸如DAC中的增益选择或调节。以下描述使用DAC作为示例以例示概念，但如本领域普通技术人员将理解，所公开的概念可以被应用于具有可选择的或可调节的增益的各种电子装置。

如上所述，根据示例性实施例的DAC的增益取决于基准电压(V_ref)的值。为了例示各种值诸如V_ref和输出级的增益对总体DAC特性的影响，图7提供根据示例性实施例的DAC200的概念框图。

在所示的实施例中，在DAC中使用的基准电压(即V_ref)可以是原始基准电压(V_r)的缩放或划分版本。可选地或另外，原始基准电压可以在外部施加到DAC 200，例如，通过包括DAC 200的IC中的引脚将电压V_EXT施加到DAC 200。如本领域普通技术人员将理解，各种源例如外部基准源可以提供电压V_EXT。如下面详细描述，在这样的配置中，DAC 200包括用于处理和使用由基准源提供的信号以生成V_ref的机制。

在任一情况下，通过使用用于缩放或划分因子的适当值，可以获得总体的期望DAC增益值。缩放电路303将期望的缩放因子施加到V_r，以便在缩放电路303的输出端303A生成被施加到缓存器306的缩放版本。缩放电路303的缩放因子可以具有一个期望值或一组值，并且根据需要可以是可编程的或可调节的。缓存器306为V_r的缩放版本提供缓存或放大，并且在它的输出端306A处提供DAC基准电压V_ref。缓存器306具有允许微调其增益的增益微调输入306B。

如上所述，基准电压V_ref被施加到RDAC 309。如上面所详细描述，响应于控制信号218A和V_ref，RDAC 309在它的输出端处提供电压V_even和V_odd。如上所述，解码器218通过对施加到DAC 200的数字输入信号进行解码来提供控制信号218A。

内插器312接受标记为V_even和V_odd的电压作为输入。如上面所详细描述，内插器312可以包括开关网络和若干内插器级。如上面所详细描述，响应于控制信号218B，内插器312在输出端312A处形成作为电压V_even和V_odd的函数的输出电压。如上所述，解码器218通过对施加到DAC 200的数字输入信号进行解码来提供控制信号218B。

内插器312具有偏移微调输入312B。在输入312B处施加的信号可以被用于微调内插器312B的偏移电压。如本领域普通技术人员将理解，这样做将提高DAC 200的整体性能。如上面所详细描述，输出级215接收内插器215的输出信号，并且在输出端221处生成DAC200的模拟输出。在示例性实施例中，输出级215可以具有可编程的或可调节的增益。该特征允许设置DAC200的总体增益或满量程电压。

缩放电路315缩放DAC 200的模拟输出电压以在输出端315A处生成V_r的缩放版本。在输出端315A处的缩放电压被提供给内插器312作为从内插器312的输出电压得到的反馈信号。缩放电路315的缩放因子可以具有一个期望值或一组值，并且根据需要可以是可编程的或可调节的。因此，输出级的有效增益(更具体地，内插器312和输出级215的总增益)可以被编程为期望值。

缩小电压V_r可以提供许多益处，诸如易于实施。在一些实施例中，n型MOS(nMOS)器件可以被用于DAC 200中的开关网络(图7中未示出)中。缩小V_r允许减小或限制施加到内插器312中的内插器级的输入电压的摆幅。此外，缩放电压V_r允许对DAC 200的总增益或满量程输出电压进行编程或设置。

在示例性实施例中，缓存器306具有单位一(unity)的增益，但缓存器306和缩放电路303的组合可以被用于提供可编程的增益设定值。可编程的增益设定值可以具有各种期望值，例如，1/2、1/2.4和1/3。可编程的增益设定值允许设置或编程DAC 200的总增益。作为示例，考虑具有增益为3的输出级215的DAC。如果期望DAC具有单位一的总增益，则可以使用1/3的缩放因子来用于缩放电路303，即，V_ref＝(1/3)×V_r。总增益将具有1/3×3或单位一的值。

缓存器306还具有增益微调能力，这允许消除(或近似消除)缓存器306的输出偏移电压。如果不消除输出偏移电压，则它会出现在DAC中作为增益误差，并且将使它的性能恶化。在示例性实施例中，缓存器306的增益的微调可以校正(或近似校正)温度改变效应、电源电压变化等。

可以以很多方式实行缓存器306的增益的微调。在一些实施例中，在产品测试时即在加工之后的测试期间实行微调。在一些实施例中，根据需要，在使用期间如周期性地或在上电时实行微调和/或根据其他方案实行微调。图8根据示例性实施例示出用于微调缓存器306的增益的电路布置350。(下面结合图11讨论偏移微调的其他方面。)

参考图8，缩放电路303的输出信号被施加到开关353。开关353的使用是可选的。如果在控制器359的控制下使用该开关，则开关353允许选择性地使用V_r的缩放版本或者另一个增益调节电压，以对缓存器306的增益进行微调(控制器359或DAC的另一部分可以生成用于增益微调的电压)。通过开关353选择的电压被施加到缓存器306的输入。缓存器306的输出被施加到开关356。在控制器359的控制下，开关356可以选择性地将缓存器306的输出306A提供给RDAC 309或控制器359。

在正常操作期间(即当没有对缓存器306的增益微调时)，开关356将输出306A耦接到RDAC 309。在增益微调操作期间，开关356将输出306A耦接到控制器359。根据缓存器306的实际输出电压和预期输出电压(基于施加到缓存器306的输入电压)，控制器359将一个或多个控制信号施加到缓存器306的增益微调输入360B。因此，缓存器306的增益被微调到期望值(例如，在示例性实施例中为单位一(unity))。

应注意，如上所述，在一些实施例中，DAC(或其他设备、电路、模块等)的用户可以促使控制器359在一个或多个期望的时间点处执行增益微调。进一步应注意，在一些实施例中，DAC可以被配置为根据需要在一个或多个期望的时间点处如在上电或DAC的复位期间自动地执行增益微调。此外，各种其他电路布置是可能的并且是可想到的。例如，在一些实施例中，控制器359可以部分地或全部地在DAC驻留于其上的IC的外部实现，诸如在执行操作如IC加工之后的测试和微调的生产测试仪中实现。如本领域普通技术人员将理解，在一些实施例中，例如开关353和/或开关356可以被省略，而是通过感测RDAC 309的输出(代替使用开关356)等来使用到缓存器306的额外输入或并行输入(代替开关353)。

类似地，内插器312的输出偏移电压可以被微调。在示例性实施例中，内插器312的输出偏移电压的微调可以校正(或近似校正)温度改变效应、电源电压变化等。

可以以很多方式来执行内插器312的输出偏移电压的微调。在一些实施例中，在产品测试时即在加工之后的测试期间执行微调。在一些实施例中，根据需要，在使用期间如周期性地或在上电时执行微调和/或根据其他方案执行微调。图9根据示例性实施例示出用于对内插器偏移电压进行微调的电路布置400。(下面结合图11讨论偏移微调的其他方面。)

参考图9，电压V_even和V_odd被分别施加到开关403A和403B。应注意，开关403A-403B的使用是可选的。如果在控制器359的控制下使用该开关，则开关403A-403B允许选择性地使用V_even和V_odd或者另一组偏移微调电压来对内插器312的偏移进行微调(控制器359或另一个部分的DAC可以生成用于偏移微调的电压)。

通过开关403A-403B选择的电压被施加到内插器312的输入。如上所述，内插器312的输出被施加到缩放电路315。缩放电路315的输出315A被提供给控制器359。缩放电路315的输出信号被用于对内插器312的输出电压偏移进行微调。

在控制器359的控制下，开关406可以选择性地将(如上面详细描述的由解码器218生成的)控制信号218B或者由控制器359生成的(在输出端306A处可用的)控制信号359A提供给内插器312。控制器359基于到内插器312的输入信号生成控制信号359A以使得内插器312具有期望的输出电压(例如，0V)，从而确定和微调内插器312的输出偏移电压。

在正常操作期间(即当没有对内插器312的偏移电压进行微调时)，开关403A-403B将电压V_even和V_odd耦接到内插器312。另外，开关406将(由解码器218生成的)控制信号218B提供给内插器312。因此，如上所述，DAC响应于数字输入生成模拟输出信号。

然而，如上所述，在偏移微调操作期间，开关403A-403B耦接V_even和V_odd或者另一组偏移微调电压，以对内插器312的偏移进行微调。此外，开关406提供控制信号359A给内插器312。缩放电路315的输出315A将内插器312的输出电压的缩放版本提供给控制器359。

根据内插器312的实际输出电压和预期输出电压(基于施加到内插器312的输入电压)(或在缩放电路315的输出端315A处的缩小版本)，控制器359将一个或多个控制信号施加到内插器312的偏移微调输入312B。因此，内插器312的偏移被微调到期望值(例如，零或近似为零)。

应注意，如上所述，在一些实施例中，DAC(或其他设备、电路、模块等)的用户可以促使控制器359在一个或多个期望的时间点处执行偏移微调。进一步应注意，在一些实施例中，DAC可以被配置为根据需要在一个或多个期望的时间点处如在上电或DAC的复位期间自动地执行偏移微调。此外，各种其他电路布置是可能的并且是可想到的。例如，在一些实施例中，控制器359可以部分地或全部地在DAC驻留于其上的IC的外部实现，诸如在执行操作如IC加工之后的测试和微调的生产测试仪中实现。如本领域普通技术人员将理解，在一些实施例中，例如开关403A-403B和/或开关406可以被省略，而是通过感测在输出端221处的电压并且通过312B施加校正电压来使用到内插器312的额外的或并行输入(代替开关403A-403B)调节内插器312的偏移电压(代替使用开关406)等。

图8-图9中的电路布置的各种可替代配置是可能的并且可想到的。例如，在一些实施例中，解码器218的一些或所有功能可以与控制器359的功能进行组合，或反之亦然。如本领域普通技术人员将理解，在特定应用中使用的电路布置的选择取决于一些因素诸如用于该应用的规格。

如上所述，在示例性实施例中，不止一个源可以被用于生成基准电压V_ref。这样做涉及使用允许选择所述源的开关。开关具有有限的寄生元件，诸如寄生电阻(例如，接通状态电阻)。另外，如上所述，改变V_ref的值导致DAC的总增益或输出满量程值改变。

为了保持或提供期望的增益或满量程值，输出级的有效增益可以被编程或设置为对应于所选择的V_ref值的值。输出级的有效增益(内插器和输出级215的总增益)可以通过缩放电路315进行编程。对输出级的有效增益进行编程涉及在缩放电路315中使用开关。这些开关也具有有限的寄生元件，诸如寄生电阻(例如，接通状态电阻)。本公开的一个方面涉及电子装置诸如DAC中的增益和偏移微调或调节。

本公开的一个方面涉及补偿寄生元件或效应，诸如在电子装置如DAC中的上述开关的寄生电阻。图10描绘了用于补偿寄生元件的根据示例性实施例DAC 200的电路布置。

图10中的DAC 200包括与图7中所示的一些相同的或类似的模块或电路。图10中的缩放电路303提供用于选择用于生成V_ref的一个或两个源的机制。在所示的实施例中，来自DAC 200外部的源的外部电压(V_EXT)或另一个电压V_r(例如，内部生成的源)可以被用于生成V_ref。

电压V_EXT被施加到分别具有R₁和R₂的电阻值的带抽头的(tapped)电阻器450A-450B。开关456D将电阻器450B耦接到地线。当缩放电路303的相应部分未被使用时或当DAC200未被使用时等，开关456D允许通过电阻器450A-450B从V_EXT流动到地线的电流中断，这导致功耗减少。控制器359控制开关456D的操作。

电阻器450A-450B中的抽头分别被耦接到开关456A和456C。开关456B耦接到电阻器450A的一端或端子以及电阻器450B的一端。控制器359控制每个开关456A-456C的操作。例如，控制器359可以促使开关456A-456B打开以及开关456C闭合。通过控制开关，控制器359可以促使在缩放电路303的输出端303A1处提供电压V_EXT的可编程部分或期望部分。

类似地，电压V_r被施加到分别具有R₁和R₂的电阻值的电阻器453A-453B。开关459D将电阻器453B耦接到地线。当缩放电路303的相应部分未被使用时或当DAC 200未被使用时等，开关459D允许通过电阻器453A-453B从V_r流动到地线的电流中断，这导致功耗减少。控制器359控制开关459D的操作。

电阻器453A-453B中的抽头分别被耦接到开关459A和459C。开关459B耦接到电阻器453A的一端或端子以及电阻器453B的一端。控制器359控制每个开关459A-459C的操作。例如，控制器359可以促使开关459A-459B打开以及开关459C闭合。通过控制这些开关，控制器359可以促使在缩放电路303的输出端303A2处提供电压V_r的可编程部分或期望部分。如图所示，输出303A1和303A2流入缓存器306的输入。

如上所述，缩放电路315将用于提供输出级215的(在输出端221处可用的)输出信号的缩放版本(表示为V₀)的机制提供给内插器312。电压V₀被施加到分别具有M·R₁和M·R₂的电阻值的电阻器462A-462B，其中M表不正整数。开关465D将电阻器462B耦接到地线。当缩放电路303的相应部分未被使用时或当DAC 200未被使用时等，开关465D允许通过电阻器462A-462B从V₀流动到地线的电流中断，这导致功耗减少。控制器359控制开关465D的操作。

电阻器462A-462B中的抽头分别被耦接到开关465A和465C。开关465B耦接到电阻器462A的一端或端子以及电阻器462B的一端。控制器359控制每个开关465A-465C的操作。例如，控制器359可以促使开关465A-465B打开以及开关465C闭合。通过控制这些开关，控制器359可以促使电压V₀的可编程部分或期望部分被提供给内插器312，以实现对DAC 200的输出级的增益编程。

在实际的实施方式中，图10所示的电路布置包括各种寄生元件，诸如开关456A-456D、459A-459D和465A-465D的寄生电阻。当设置DAC 200的增益或满量程输出值时，开关456D、459D和465D的寄生电阻可能导致误差。通过适当地按规定尺寸设计缩放电路303和315中的元件的尺寸，误差可以被抵消或近似抵消。

具体地，如上所述，电阻器462A-462B的相应电阻是电阻器450A-450B的电阻的M倍大。另外，假设开关456D和459D具有为R_SW的寄生电阻，则开关465D被缩放或按规定尺寸设计为具有M·R_SW的寄生电阻。部件尺寸和数值的选择抵消或近似抵消上面讨论的增益误差，条件是输出级的有效增益G_out(即，内插器312和输出级215的总增益)是基准电压增益设置电路的有效增益G_ref(即，缩放电路303和缓存器306的总增益)的倒数。

以下方程表示在这样的情况下DAC 200的总体增益：

G_ref·G_out＝{(R₂+R_sw)/(R₁+R₂+R_sw)·{1+(M·R₁)/((M·R₂)+(M·R_sw))} [方程1]

应注意，如果符合上面描述的倒数条件，则G_ref·G_out＝1。

此外，应注意，如果G_ref和G_out不被设置为倒数值，则增益误差将被部分地抵消。因此，G_ref和G_out的值越接近被设置为彼此的倒数，增益误差的抵消越好。

已参考DAC描述了用于抵消因寄生元件产生的增益误差的所述技术。然而，本领域普通技术人员将理解，这些概念可以通过作出修改被应用于其他电子装置。

本公开的另一方面涉及微调(trim)或校正电子装置诸如DAC中的各种偏移误差。图11根据示例性实施例示出用于在DAC中提供偏移微调的电路布置。恒流源503将电流I提供给耦接为电阻器串的电阻器506和电阻器512。通过电阻器506和电阻器512的电流的流动导致用于微调偏移的电压电平。

更具体地，电阻器506和电阻器512具有若干抽头。如本领域普通技术人员将理解，例如，在一些实施例中，电阻器506可以具有31个抽头，并且电阻器512可以具有31个抽头，但可以使用其他数量的抽头。电阻器506中的抽头被耦接到开关509。电阻器506的下端或端子可以被用作额外的抽头，并且被耦接到开关509中的一个。因此，通过电阻器506的电流流动提供通过电阻器506中的抽头可用的若干电压电平。

开关509将电阻器506的抽头选择性地耦接到节点509A。控制器359控制开关509的操作。具体地，控制器359可以导致一个或多个开关509接通。以这种方式，控制器359可以将若干电压电平提供给节点509A。例如，通过接通开关509中单独的一个开关，控制器359可能导致在耦接到该开关的抽头处的电压电平在节点509A处是可用的。

类似地，电阻器512中的抽头被耦接到开关515。电阻器512的下端或端子可以被用作额外的抽头并且被耦接到开关515中的一个开关。因此，通过电阻器512的电流流动通过电阻器512中的抽头提供若干可用的电压电平。

开关515将电阻器512的抽头选择性地耦接到节点515A。控制器359控制开关515的操作。具体地，控制器359可以导致一个或多个开关515接通。以这种方式，控制器359可以将若干电压电平提供给节点515A。例如，通过接通开关515中单独的一个开关，控制器359可以导致在耦接到该开关的抽头处的电压电平在节点515A处是可用的。

开关518将电阻器509耦接到地线。因此，当偏移微调功能未被使用时或当DAC未被使用时等，开关518允许通过电阻器506和509从电流源503流动到地线的电流中断，这导致功耗减少。控制器359控制开关518的操作。

节点509A处的电压被用于对内插器312的输出偏移进行微调。更具体地，节点509A处的电压驱动跨导(g_m)级或放大器312-2的输入。g_m级312-2的输出电流被提供给内插器312的输出端312A。如上所述，内插器312包括通过开关网络接收电压V_even和V_odd的若干g_m级(标记为312-1)。作为响应，g_m级312-1生成输出电流，这些输出电流一起被提供给内插器312的输出端312A。

换句话说，在内插器312的输出端312A处可用的电流构成由g_m级312-1提供的电流和由g_m级312-2提供的电流的总和。通过改变由g_m级312-2提供的电流的量值和/或极性，内插器312的输出偏移以及因此DAC的输出偏移电压可以被微调或抵消或近似抵消。

在示例性实施例中，g_m级312-2比g_m级312-1具有更低的电流驱动或驱动能力(或强度)或跨导值。因此，g_m级312-2与g_m级312-1相比将更小的电流注入到节点312A中。换言之，可以用更精细的粒度对内插器312的输出偏移进行微调。

如上所述，可以以很多方式执行对内插器312的输出偏移电压的微调。在一些实施例中，在产品测试时即在加工之后的测试期间执行微调。基于这些结果，用于开关509的控制水平可以被储存(例如，在存储器中)，以用于进一步检索和使用对内插器312的偏移的微调。此外，如上所述，在一些实施例中，根据需要，在使用期间如周期性地或在上电时执行微调和/或者根据其他方案执行微调。

参考图11，节点515A处的电压被用于微调缓存器306的输出偏移。微调缓存器306的输出偏移为整体DAC提供增益微调。

节点515A处的电压被用于对内插器312的输出偏移进行微调。更具体地，节点515A处的电压驱动跨导(g_m)级或放大器306-2的输入。g_m级306-2的输出电流被提供给缓存器306的输出端306A。缓存器306还包括接收来自缩放电路303的输出端303A的电压的g_m级306-1。作为响应，g_m级306-1生成输出电流，所述输出电流被输出级306-3转换为V_ref。

换句话说，在缓存器306的输出端306A处可用的电流构成由g_m级306-1提供的电流和由g_m级306-2提供的电流的总和。通过改变由g_m级306-2提供的电流的量值和/或极性，缓存器306的输出偏移以及因此DAC的总体增益可以被微调。

在示例性实施例中，g_m级306-2比g_m级306-1具有更低的电流驱动或驱动能力(或强度)或跨导值。因此，g_m级306-2与g_m级306-1相比将更小的电流注入到节点306A中。换句话说，可以以更精细的粒度对缓存器306的输出偏移进行微调。

如上所述，可以以很多方式执行对缓存器306的输出偏移电压的微调。在一些实施例中，在产品测试时即在加工之后的测试期间执行微调。基于这些结果，用于开关515的控制水平可以被储存(例如，在存储器中)，以用于进一步检索和使用对缓存器306的偏移的微调。此外，如上所述，在一些实施例中，根据需要，在使用期间如周期性地或在上电时执行微调和/或者根据其他方案执行微调。

例如，根据示例性实施例，通过将DAC和信号处理或计算电路集成在IC内，DAC可以与其他电路进行组合。图12根据示例性实施例示出将DAC与其他电路模块进行组合的集成电路(IC)550，例如，微控制器单元(MCU)。

IC 550包括使用链路560彼此通信的若干模块(例如，处理器565、数据转换器605、I/O电路585等)。在示例性实施例中，链路560可以构成耦接机制，诸如用于传达信息(诸如数据、命令、状态信息等)的总线、一组导体或半导体。

IC 550可以包括耦接到一个或多个处理器565、时钟电路575和功率管理电路580的链路560。在一些实施例中，处理器565可以包括用于提供计算功能的电路或模块，诸如，中央处理单元(CPU)、算术逻辑单元(ALU)等。在一些实施例中，另外或作为替代，处理器565可以包括一个或多个数字信号处理器(DSP)。根据需要，DSP可以提供各种信号处理功能，诸如算术功能、过滤、延迟模块等。

时钟电路575可以生成促进或控制IC 550中的一个或多个模块的操作正时的一个或多个时钟信号。时钟电路575还可以控制使用链路560的操作的正时。在一些实施例中，时钟电路575可以通过链路560将一个或多个时钟信号提供给IC 550中的其他模块。

在一些实施例中，功率管理电路580可以减少装置(例如，IC 550)的时钟速度、关闭时钟、减少功率、关闭功率或者关于电路的一部分或电路的所有部件的上述各项的任何组合。进一步地，功率管理电路580可以打开时钟、增加时钟速率、打开功率、增加功率或者响应于从非激活状态到激活状态的转变(诸如当处理器565作出从低功率或怠速或睡眠状态到正常操作状态的转变时)进行上述各项的任何组合。

链路560可以通过串行接口595耦接到一个或多个电路600。通过串行接口595，耦接到链路560的一个或多个电路可以与电路600通信。如本领域普通技术人员将理解，电路600可以使用一个或多个串行协议如SMBUS、I₂C、SPI等进行通信。

链路560可以通过I/O电路585耦接到一个或多个外围设备590。通过I/O电路585，一个或多个外围设备590可以耦接到链路560，并且因此可以与耦接到链路560的其他模块如(多个)处理器365、存储器电路625等通信。

在示例性实施例中，外围设备590可以包括各种电路、模块等。示例包括I/O设备(小键盘、键盘、扬声器、显示设备、存储设备、计时器等)。应注意，在一些实施例中，一些外围设备590可以在IC 550外部。示例包括小键盘、扬声器等。

在一些实施例中，相对于一些外围设备，I/O电路585可以被绕过。在这样的实施例中，一些外围设备590可以耦接到链路560且与链路560通信而不使用I/O电路585。应注意，如上所述，在一些实施例中，这样的外围设备可以是在IC 550的外部。

链路560可以通过数据转换器605耦接到模拟电路620。数据转换器405可以包括一个或多个ADC 615和/或一个或多个DAC 200。ADC 615从模拟电路620接收模拟信号，并且将模拟信号转换为数字格式，这样它们与耦接到链路560的一个或多个模块通信。

相反，(多个)DAC 200从耦接到链路560的一个或多个模块接收一个或多个数字信号，并且将(多个)数字信号转换为模拟格式。根据需要，(多个)模拟信号可以被提供给IC550内的电路(例如，模拟电路620)或IC 550外部的电路。

模拟电路620可以包括提供和/或接收模拟信号的各种电路。如本领域普通技术人员将理解，示例包括传感器、换能器等。在一些实施例中，根据需要，模拟电路620可以与IC550外部的电路通信，以形成更复杂的系统、子系统、控制模块和信息处理模块。

控制电路570耦接到链路560。因此，控制电路570可以与耦接到链路560的各种模块通信和/或控制耦接到链路560的各种模块的操作。另外或作为替代，控制电路570可以促进耦接到链路560的各种模块之间的通信或合作。在一些实施例中，根据需要，DAC 200中的控制电路(例如，上述控制器359)的功能或线路可以与控制电路570的功能或线路组合，或者DAC 200中的控制电路(例如，上述控制器359)的功能或线路可以被包含在控制电路570的功能或线路中。

再次参考图12，在一些实施例中，控制电路570可以启动或响应复位操作。如本领域普通技术人员将理解，复位操作可以导致耦接到IC 550的链路560的一个或多个模块等复位。例如，控制电路570可以导致(多个)DAC 200复位到初始状态。

在示例性实施例中，控制电路570可以包括各种类型的电路和各种电路的模块。在一些实施例中，控制电路570可以包括逻辑电路、有限状态机(FSM)或其他电路，以执行各种操作，诸如上面描述的操作。

通信电路640耦接到链路560，并且还耦接到IC 550外部的电路或模块(未示出)。通过通信电路640，耦接到链路560(或者一般来说IC 550)的各种模块可以通过一个或多个通信协议与外部电路或模块(未示出)通信。示例包括通用串行总线(USB)、以太网等。如本领域普通技术人员将理解，在示例性实施例中，根据一些因素诸如用于给定应用的规格，可以使用其他通信协议。

如上所述，存储器电路625耦接到链路560。因此，存储器电路625可以与耦接到链路560的一个或多个模块诸如(多个)处理器365、控制电路570、I/O电路585等通信。在所示的实施例中，存储器电路625包括控制电路610、存储器阵列635和直接访问存储器(DMA)630。

控制电路610控制或监督存储器电路625的各种操作。例如，控制电路619可以提供一种机制以通过链路360执行存储器读出或写入操作。在示例性实施例中，根据需要，控制电路610可以支持各种协议，诸如双数据速率(DDR)、DDR2、DDR3等。

在一些实施例中，存储器读出和/或写入操作涉及使用IC 550中的一个或多个模块诸如(多个)存储器565。DMA 630允许在一些情况下提高存储器操作的性能。更具体地，DMA 630提供了用于直接在数据源或数据目的地与存储器电路625之间而不是通过模块诸如(多个)处理器565执行存储器读出和写入操作的机制。

存储器阵列635可以包括各种存储器电路或模块。在所示的实施例中，存储器阵列635包括易失性存储器635A和非易失性(NV)存储器635B。在一些实施例中，存储器阵列635可以包括易失性存储器635A。在一些实施例中，存储器阵列635可以包括NV存储器635B。

NV存储器635B可以被用于存储与IC 550中的一个或多个模块的性能或配置相关的信息。例如，如上所述，NV存储器635B可以存储与(多个)DAC200的偏移或增益微调相关的配置信息。

根据示例性实施例，具有诸如上述优势的DAC可以证明在各种应用中是有益的。示例包括指定上面列出的一些或所有属性的应用，所述属性诸如为单调性和相对高分辨率如12位。

一种示例应用包括处理模拟输入信号的数据处理应用，如图13中的电路布置700所描绘。更具体地，处理电路705(或一般来说数字信号源，例如，MCU、CPU、微处理器等)在输出端705A处提供数字信号。数字信号被提供给DAC 200。DAC 200将该数字信号转换为模拟信号并且在输出端221处提供所述模拟信号。模拟信号流入模拟目的地710(例如，换能器、驱动器、放大器等)。因此，数字信息源诸如处理电路708可以使用DAC 200控制模拟目的地710或者与模拟目的地710通信。

在另一种应用中，根据示例性实施例的DAC可以被用于实施如图14所示的控制系统750。控制系统750包括过程765，所述过程765包括模拟源755和模拟目的地710。模拟源755例如传感器或换能器将模拟信号提供给ADC760。ADC 760将模拟信号转换为数字信号并且将数字信号提供给控制电路760。

例如，控制电路760通过过滤、放大或缩放、延迟等处理数字信号。控制电路760提供数字输出信号并且将所述数字输出信号提供给DAC 200。DAC200将控制电路760的数字输出信号转换为模拟信号，所述模拟信号在输出端221处是可用的。在DAC 200的输出端处的模拟信号被提供给模拟目的地，例如，换能器、驱动器、马达或其他机电设备等。因此，系统750中所示的模块的组合实现一个反馈控制环路。

一般来说，根据各种实施例，在反馈环路(例如，伺服系统)中使用一个或多个DAC的应用可以从使用DAC受益。图15例示了示出这样的配置的电路布置780。更具体地，反馈环路包括将输出信号提供给控制电路760的源785。作为响应，控制电路760生成数字信号并且将所述数字信号提供给DAC200。

DAC 200转换从控制电路760接收的数字信号以在输出端221处生成模拟信号。DAC200的模拟输出信号流入驱动器790。驱动器790(例如，通过提供一个或多个驱动信号)驱动源785，这样完成环路。

根据示例性实施例采用DAC的反馈环路的更具体示例可以是通信系统。更具体地，可以在反馈环路中使用DAC来控制在光通信系统中使用的光源的强度。图16示出使用该方案的此类通信系统800。

更具体地，通信系统800包括源805、介质830和目的地835。通常是发射器(或收发器)的源805将信息信号提供给介质830，例如，光纤或光纤的集合。介质830将所述信息提供给目的地835，目的地835通常是接收器(或收发器)并且通常位于源805的远处。

在所示的实施例中，源805包括激光器810，激光器810生成光束并将光束提供给分束器815。应注意，通常使用额外的电路模块(未示出)用信息对来自激光器810的光束进行调制(根据数字位模式打开和关闭)。如上所述，分束器815将来自激光器810的输入光的一部分提供给介质830，介质830将光提供给目的地835。

另外，分束器815将来自激光器810的输入光的一部分提供给控制器820。换句话说，控制器820接收指示从激光器810输出的光束的强度的光信号。响应于来自分束器815的输入光，控制器820生成数字信号，所述数字信号最终被用于驱动激光器810。

更具体地，DAC 200将来自控制器820的数字信号转换为模拟信号，在输出端221处提供该模拟信号。DAC 200的模拟输出信号流入驱动器825。作为响应，驱动器825将偏压提供给激光器810，以促使激光器810提供具有期望强度的输出光束。

如上所述，通过从分束器815接收信号，控制器820接收激光器810提供的光束的强度的测度。通过将来自分束器815的信号与基准信号相比较，控制器820将数字信号提供给DAC 200，这最终导致驱动器825增加或者降低提供给激光器810的偏压，以便调节来自激光器810的输出光的强度。

参考附图，本领域普通技术人员将注意到所示的各种模块可以主要描绘概念性的功能和信号流。实际电路实施方式可以包含或可以不包含用于各种功能模块的单独可识别的硬件，并且可以使用或可以不使用所示的特定电路。例如，根据需要，可以将各种模块的功能组合到一个电路模块中。此外，根据需要，可以在几个电路模块中实现单个模块的功能。电路实施方式的选择取决于各种因素，诸如用于给定的实施方式的特定设计和性能规格。除了在此描述的那些以外的其他修改和替代实施例对于本领域普通技术人员来说将是显而易见的。因此，本说明书教导本领域技术人员实施所公开的概念的方式，并且应被解读为仅具说明性。如本领域普通技术人员将理解，在可适用的情况下，附图可以按比例绘制或者可以不按比例绘制。

所图示的和所描述的形式和实施例应该被视为说明性实施例。本领域技术人员可以对零件的形状、尺寸和布置做出各种改变，而不偏离在该文中所公开的概念的保护范围。例如，本领域技术人员可以用等效元件替换这里所例示和描述的元件。此外，在不偏离所公开的概念的保护范围的情况下，本领域技术人员可以独立于其他特征的使用来使用所公开的概念的某些特征。

Claims (20)

1.一种电子装置，其包括：

具有第一可编程增益的第一电路，所述第一电路包括具有寄生元件的第一组部件；以及

具有第二可编程增益的第二电路，所述第二电路包括具有寄生元件的第二组部件，

其中所述装置具有增益，所述增益是所述第一可编程增益和所述第二可编程增益的乘积，并且其中通过设置所述第一可编程增益为所述第二可编程增益的倒数，由所述第一组部件和所述第二组部件的所述寄生元件产生的增益误差被抵消。

2.根据权利要求1所述的电子装置，其中所述第一电路包括用于对基准电压进行编程的电路。

3.根据权利要求1所述的电子装置，其中所述第二电路包括用于对所述装置的输出级的增益进行编程的电路。

4.根据权利要求1所述的电子装置，其中所述第一组部件包括具有寄生电阻的第一开关，并且所述第二组部件包括具有寄生电阻的第二开关，所述第二开关的寄生电阻是所述第一开关的寄生电阻的M倍，其中M包括正整数。

5.根据权利要求4所述的电子装置，其中所述第一组部件包括具有第一电阻的第一电阻器和具有第二电阻的第二电阻器，并且其中所述第二组部件包括具有第三电阻的第三电阻器和具有第四电阻的第四电阻器，其中所述第三电阻是所述第一电阻的M倍，并且所述第四电阻是所述第二电阻的M倍。

6.根据权利要求1所述的电子装置，其中所述第一电路接收基准电压作为输入并且产生所述基准电压的缩放版本作为输出。

7.根据权利要求6所述的电子装置，其中所述装置具有输出信号，并且其中所述第二电路接收所述装置的所述输出信号作为输入并产生所述装置的所述输出信号的缩放版本作为输出。

8.根据权利要求1所述的电子装置，其中所述第一电路包括耦接到缓存器的第一缩放电路。

9.根据权利要求8所述的电子装置，其中所述第二电路包括耦接到输出级的第二缩放电路。

10.一种电子装置，其包括：

数字模拟转换器即DAC，其将数字输入信号转换成模拟输出信号，所述DAC包括：

第一电路，其接受电压并且基于第一可编程增益提供所述电压的缩放版本作为基准电压；

电阻器DAC即RDAC，其被耦接以接收所述基准电压并且基于所述DAC的数字输入生成第一电压和第二电压；以及

第二电路，其被耦接以接收所述第一电压和所述第二电压并且基于所述DAC的数字输入并基于第二可编程增益提供所述模拟输出信号，

其中所述DAC具有增益，所述增益是所述第一可编程增益和所述第二可编程增益的乘积，并且其中通过设置所述第一可编程增益为所述第二可编程增益的倒数，所述DAC的增益误差被抵消。

11.根据权利要求10所述的电子装置，其中所述第一电路包括具有寄生元件的第一组部件，并且其中所述第二电路包括具有寄生元件的第二组部件。

12.根据权利要求11所述的电子装置，其中所述第一组部件包括具有寄生电阻的第一开关，并且所述第二组部件包括具有寄生电阻的第二开关，所述第二开关的寄生电阻是所述第一开关的寄生电阻的M倍，其中M包括正整数。

13.根据权利要求11所述的电子装置，其中所述第一组部件包括具有第一电阻的第一电阻器和具有第二电阻的第二电阻器，并且其中所述第二组部件包括具有第三电阻的第三电阻器和具有第四电阻的第四电阻器，其中所述第三电阻是所述第一电阻的M倍，并且所述第四电阻是所述第二电阻的M倍，其中M包括正整数。

14.根据权利要求10所述的电子装置，其中所述第一电路包括耦接到缓存器的第一缩放电路，并且其中所述第二电路包括耦接到输出级的内插器以及耦接到所述输出级的第二缩放电路。

15.一种抵消具有增益的电子装置中的增益误差的方法，所述增益是第一可编程增益和第二可编程增益的乘积，所述方法包括：

使用具有所述第一可编程增益且包括具有寄生元件的第一组部件的第一电路接收电压并对所述电压缩放，以生成第一缩放电压；以及

使用具有所述第二可编程增益且包括具有寄生元件的第二组部件的第二电路接收所述装置的输出电压并对所述装置的所述输出电压缩放，以生成第二缩放电压，

其中通过设置所述第一可编程增益为所述第二可编程增益的倒数，由所述第一组部件和所述第二组部件的所述寄生元件产生的所述增益误差被抵消。

16.根据权利要求15所述的方法，其中接收所述电压和对所述电压缩放包括对所述装置的基准电压进行编程，并且其中所述第二电路包括用于对所述装置的输出级的增益进行编程的电路。

17.根据权利要求15所述的方法，其中所述第一组部件包括具有寄生电阻的第一开关，并且所述第二组部件包括具有寄生电阻的第二开关，所述第二开关的寄生电阻是所述第一开关的寄生电阻的M倍，其中M包括正整数。

18.根据权利要求15所述的方法，其中所述第一组部件包括具有第一电阻的第一电阻器和具有第二电阻的第二电阻器，并且其中所述第二组部件包括具有第三电阻的第三电阻器和具有第四电阻的第四电阻器，其中所述第三电阻是所述第一电阻的M倍，并且所述第四电阻是所述第二电阻的M倍。

19.根据权利要求15所述的方法，进一步包括缓存所述第一缩放电压。

20.根据权利要求15所述的方法，进一步包括使用所述第二缩放电压作为所述第二电路中的反馈信号。

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