JP4897365B2 - レギュレータ - Google Patents

Description

本発明は、半導体回路又は一般電気回路に適用できるレギュレータ回路に関し、特にレギュレートの基準となる外部入力電源が不安定である場合にもさらに安定した電圧を出力できる技術に関する。

図１Ａ及び図１Ｂは、従来の技術に係るレギュレータ回路を示している。

図１Ａのレギュレータは、基本回路であって、２つのバイアス抵抗Ｒ１，Ｒ２は、出力端子電圧ＯＵＴを分圧するようになる。演算増幅器ＯＰ−ＡＭＰ０は、入力基準電圧ＶＲＥＦと出力電圧ＯＵＴとをバイアス抵抗Ｒ１，Ｒ２に分圧し、該分圧された電圧を入力して比較し、その結果を出力する。

図１Ｂのレギュレータは、外部の入力電圧をレギュレートして出力する回路であり、図１Ａの基本回路の出力段にＰＭＯＳトランジスタＰＯ１が追加されており、そのソースには、入力電圧ＶＩＮが印加され、ドレインに第２バイアス抵抗Ｒ４が接続され、出力ラインＯＵＴが接続されている。前記ＰＭＯＳトランジスタＰＯ１は、演算増幅器ＯＰ−ＡＭＰ１の出力信号によって駆動有無が決定される。

同図に示す構造の従来の技術のレギュレータの動作を、簡単に説明すると、基準電圧ＶＲＥＦと出力電圧ＯＵＴがバイアス抵抗Ｒ３，Ｒ４により分圧し、該分圧された電圧を演算増幅器ＯＰ−ＡＭＰで比較し、比較結果の基準電圧ＶＲＥＦが分配電圧より大きい場合は、演算増幅器の出力は「Ｌ」状態になり、ＰＭＯＳトランジスタＰＯ１をターンオンさせて出力電圧ＯＵＴを増加させる。反面、ＰＭＯＳトランジスタＰＯ１のターンオン期間が長くなったり、入力電圧ＶＩＮにリップルが発生して出力電圧ＯＵＴが増加する場合、増加した出力電圧ＯＵＴは、バイアス抵抗Ｒ３，Ｒ４によって分圧された電圧を増加させて分配電圧が基準電圧ＶＲＥＦより大きくなる。これに応じて、演算増幅器の出力は、「Ｈ」状態の値を出力し、ＰＭＯＳトランジスタＰＯ１をターンオフさせることによって、出力電圧ＯＵＴをバイアス抵抗Ｒ１，Ｒ２によりディスチャージさせる。この過程をフィードバックすることにより、入力電圧ＶＩＮをレギュレーションした出力電圧を生成するのである。

しかしながら、上記のような従来の技術では、入力端の電圧ＶＲＥＦと関わっているため、不安定な基準電圧ＶＲＥＦ入力に対し、出力電圧ＯＵＴは、比例的に出力するようになる。上記問題点から、安定したレギュレータ電圧を用いるためには、安定した電圧を印加させねばならないという矛盾を引き起こす。

そこで、本発明は、前記問題を解決するためになされたものであって、その目的は、基準電圧に依存せずに正確なレギュレーション動作を保障するレギュレータを提供することにある。

上記目的を達成するための本発明のレギュレータは、入力電圧のレベルをデジタル値として検出するデジタル電位検出信号を生成するためのデジタル電圧検出部と、入力電圧をゲイン制御信号に応じる増幅比として増幅して出力するための可変ゲイン増幅部と、前記デジタル電位検出信号を受信して前記ゲイン制御信号を生成するためのゲイン制御部と、を備えたレギュレータであって、前記デジタル電圧検出部が、所定の動作クロックをカウントするカウンタと、入力電圧と前記カウンタのカウント回数に応じて増加される比較電圧を比較して、前記両電圧の優劣を論理値として出力する電圧検出器と、直列デジタルデータである前記電圧検出器の出力論理値ストリームを受信して、並列デジタルデータであるデジタル電位検出信号を出力するためのＳＩＰＯブロックと、を備えたことを特徴とする。

本発明に係るレギュレータを実施することによって、レファレンス（基準）電圧に依存せずに正確なレギュレーション動作を保障するという効果がある。

したがって、本発明は、不安定電源入力においても安定した出力電圧を得ることを目的としているため、本発明が実現される半導体素子内に追加的なレファレンス電圧回路及び素子を用いなくても良いという利点がある。

また、安定したレギュレータ出力電圧を得られるため、内部電源を用いる際、安定したシステムを駆動できるという効果もある。

以下、本発明の好ましい実施形態を、添付した図面を参照して詳細に説明する。

図２に示すように、本実施形態のレギュレータは、入力電圧のレベルをデジタル値として検出したデジタル電位検出信号を生成するためのデジタル電圧検出部１００と、入力電圧をゲイン制御信号に応じる増幅比として増幅して出力するための可変ゲイン増幅部３００と、前記デジタル電位検出信号を受信し前記ゲイン制御信号を生成するためのゲイン制御部２００とを備える。

同図に示すデジタル電圧検出部１００は、また所定の動作クロックをカウントするＮ−ｂｉｔカウンタ１２０と、入力電圧と前記Ｎ−ｂｉｔカウンタとのカウント回数に応じて増加する比較電圧とを比較し、その優劣を論理値として出力する電圧検出器１４０と、直列デジタルデータである前記電圧検出器の出力論理値ストリームを受信し、並列デジタルデータであるデジタル電位検出信号を出力するためのＳＩＰＯブロック１６０とからなる。

同図に示すＳＩＰＯブロック１６０は、また図５に示す電圧検出器１４０の出力信号ＯＵＴＰＵＴ［Ｍ−１：０］のような形態の直列デジタルストリームを下記表１のＩｎｐｕｔに示した形態の並列デジタルデータに変換するためのＳＩＰＯ回路１６２と、下記表１のＩｎｐｕｔのようなデータをＯｕｔｐｕｔのようなデータＳＥＬ［Ｍ−１：０］に変換するＭ−Ｍコンバーター１６４とからなる。

図３は、Ｎ−ｂｉｔカウンタ１２０のタイミング図であって、システムリセット信号ＲＥＳＥＴに応じて初期化され、カウンタイネーブル信号ＣＥＮに応じて駆動され、カウントクロックＣＬＫによってカウントされ、Ｎ−ｂｉｔの出力値ＳＥＬ［Ｎ−１：０］を発生させる。前記Ｎ−ｂｉｔ出力値ＳＥＬ［Ｎ−１：０］は、電圧検出器１４０の入力として用いられ、電圧検出器１４０内の可変抵抗Ｒ５，Ｒ６を調節する役割を果す。

図４は、本発明の電圧検出器１４０の一実施形態を示したものであって、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５のように複数のＮＭＯＳトランジスタと１つのＰＭＯＳトランジスタＰ１、及びインバータＲＩＮＶ１，ＲＩＮＶ２，ＲＩＮＶ３と可変抵抗Ｒ５，Ｒ６からなり、可変抵抗Ｒ５，Ｒ６の抵抗値を調整するためのＮ−ｂｉｔ制御信号ＳＥＬ［Ｎ−１：０］によって入力電圧ＶＩＮが入力される時、可変抵抗Ｒ０，Ｒ１を可変させることによって該当Ｎ−ｂｉｔの際に対応するレベルを有する出力値ＯＵＴを生成するようになる。

図５は、前記電圧検出器１４０の動作を説明するためのタイミング図である。まず、入力電圧ＶＩＮは、電圧−時間の軸のうち、いずれかの期間に存在するので、それぞれの期間ｃａｓｅ１〜ｃａｓｅＮに対し、カウンタにより抵抗を可変しながら出力すると、検出器出力電圧ＯＵＴＰＵＴ０〜ＯＵＴＰＵＴＭ−１は、それぞれ０ｔｈ，１ｓｔ，２ｎｄ，…，Ｍ−１ｔｈのように得られる。
例えば、Ｎ−ｂｉｔカウンタ１２０が８−ｂｉｔカウンタの場合、入力電圧がＣａｓｅ４に該当するとしたら、００ｈ〜０７ｈまでカウントされた値は、電圧検出器１４０の可変抵抗制御に応じて直列データストリーム形態の８ｂｉｔ出力値ＯＵＴＰＵＴである「ＬＬＬＨＨＨＨＨ」ＬＳＢ〜ＭＳＢとなる。

図６は、Ｍ−ｂｉｔ直列データストリーム入力値を並列デジタルデータに組み合わせて出力するためのＳＩＰＯ（Ｓｅｒｉａｌ ｉｎｐｕｔ Ｐａｒａｌｌｅｌ ＯＵＴＰＵＴ）回路１６２の構造図である。Ｍ−ｂｉｔのシフトレジスタからなり、入力端ＩＮに入力される直列信号をクロックＣＬＫに応じて１つずつシフトさせ、最終的にＭ回シフトされると、完全なＭ−ｂｉｔの並列デジタルデータが完成する。例えば、８ｂｉｔ直列ストリームデータである前記「ＬＬＬＨＨＨＨＨ」と読み込んだ値は、ＳＩＰＯ回路１６２を経由しながら「ＨＨＨＨＨＬＬＬ」ＭＳＢ〜ＬＳＢとして組み立てが完了される。

本実施形態のＳＩＰＯブロック１６２の出力は、表１のようにＳＥＬ［Ｍ−１：０］までＭ−ｂｉｔの値を有し、いずれかの時点を境界にして「Ｈ」及び「Ｌ」区間に分けられる。Ｍ−Ｍコンバーター１６４は、前記境界のみを「Ｈ」で示したＯＵＴ［Ｍ−１：０］までＭ−ｂｉｔの出力値として変換して出力する。

図７は、本実施形態のゲイン制御部２００を示すものである。Ｍ−Ｍコンバーター１６４のＭ−ｂｉｔ出力値を利用して該当電圧に対する、それぞれの目標値及び誤差が検知できる。この誤差を補正するため、抵抗を可変できるようにゲイン制御回路２２０を構成し、この結果によって計算された抵抗値によって可変抵抗Ｒ１１，Ｒ２２を調節する。ゲイン制御回路２２０の調整抵抗値の計算過程は後述する。

図８は、本実施形態の可変ゲイン増幅部３００を示す。メイン演算増幅器３２０は、ゲイン制御部２００で可変抵抗Ｒ１１，Ｒ１２の両端ノードを接続する。Ｒｉｎｏｕｔ１＋端とＲｉｎｏｕｔ１−端には、第１可変抵抗Ｒ１１の両端を接続し、Ｒｉｎｏｕｔ２＋端とＲｉｎｏｕｔ２−端には、第２可変抵抗Ｒ１２の両端を接続する。後端の演算増幅器３２１は、単一ゲインバッファとして用いるための単一ゲイン演算増幅器の接続構造を有し、ノード９３の値をさらに安定させて出力させるために用いる。理想的な場合、出力ノードＯＵＴは、単一ゲイン演算増幅器３２１の反転入力ノード９３と同じレベルを有する。充分な容量の出力ノードＯＵＴ電圧が要求されない場合なら、前記単一ゲイン演算増幅器３４０は、省略することもできる。

前記説明では、２つの可変抵抗Ｒ１１，Ｒ１２がゲイン制御部２００に含まれるものと区分けしたが、見かたによっては、前記２つの可変抵抗Ｒ１１，Ｒ１２が可変ゲイン増幅部３００に含まれるものとして区分けできる。また、実際に、可変ゲインを調節するには、下記の説明のように１つの抵抗だけを変更すれば良いのであって、前記２つの可変抵抗Ｒ１１，Ｒ１２のうち、いずれか１つは、固定抵抗に置換することによって、費用が節減でき、前記２つの可変抵抗Ｒ１１，Ｒ１２をそのまま維持することにより、ゲイン調節の便宜及び/又は範囲を増大させることも可能である。

以下、図によって示す実施形態のレギュレータ、正確には、ゲイン制御部の第１/第２可変抵抗調節に応じて入力電圧をレギュレーションする過程を説明する。

ノード９３の電位値は、メイン演算増幅器の増幅式により、以下の数１のように表わされる。

また、ノード９３と出力ノードＯＵＴとは、単一ゲイン演算増幅器のバッファリング作用によって同じ電位値を有するので、出力ノードＯＵＴの出力電位値は、次の数２のとおりである。

しかし、万一、入力電圧ＶＩＮが誤差を有して入力されると、出力電圧もまた次の数３のように誤差を有するようになる。

上の数からみると、出力電圧の誤差Ｖ_{ＯＵＴ＿ＥＲＲＯＲ}は、入力電圧Ｖ_{ＩＮ＿Ｅｒｒｏｒ}の誤差に前記メイン演算増幅器のゲイン値分が掛けられるので、前記ゲイン値の大きさと比例して誤差値も大きくなる。本発明では、前記誤差値を補正するために、ゲイン調節用可変抵抗を制御する。前記可変抵抗の制御に関する数を以下で説明する。

入力電圧ＶＩＮレベル値が基準値と比べて何％の誤差があるのかを検出し、該当誤差分を補正する方法に対する数式的な説明の便宜上、入力電圧の誤差が目標値に対し９９％とし、目標ゲイン値が６であると仮定する。

この場合、第２可変抵抗Ｒ２は、固定させた状態で、第１可変抵抗Ｒ１を変更して電圧を調節しようとすれば、次の数４の関係において、

目標ゲイン値が６であり、Ｒ２／Ｒ１＝５であるので、第１可変抵抗Ｒ１の抵抗値を次の数５のＲ1’と調節することにより、入力誤差を補正する。

結局、−１％の入力誤差は、上記のような方法によって補正された。同じ方法で＋１％の誤差が発生した際は、入力目標値の１０１％の電源が印加された場合にも下記の数６によって補正される。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るレギュレータの一実施形態を示す回路図である。 従来の技術に係るレギュレータの他の実施形態を示す回路図である。 本発明に係るレギュレータの一実施形態を示すブロック図である。 図２に示されたＮ−ｂｉｔカウンタのタイミング図である。 図２に示された電圧検出器の実施形態を示す回路図である。 図４に示された電圧検出器の動作過程を示すタイミング図である。 図２に示されたＳＩＰＯ回路の一実施形態を示す回路図である。 図２に示されたゲイン制御回路及び可変ゲイン増幅器の接続状態を示す回路図である。 図２に示された可変ゲイン増幅部の実施形態の接続状態を示す回路図である。

符号の説明

１００ デジタル電圧検出部
２００ ゲイン制御部
３００ 可変ゲイン増幅部
１２０ Ｎ−ｂｉｔカウンタ
１４０ 電圧検出器
１６０ ＳＩＰＯブロック
１６２ ＳＩＰＯ回路
１６４ Ｍ−Ｍコンバーター

Claims (6)

1. 入力電圧のレベルをデジタル値として検出するデジタル電位検出信号を生成するためのデジタル電圧検出部と、
   入力電圧をゲイン制御信号に応じる増幅比として増幅して出力するための可変ゲイン増幅部と、
   前記デジタル電位検出信号を受信して前記ゲイン制御信号を生成するためのゲイン制御部と、
   を備えたレギュレータであって、
   前記デジタル電圧検出部が、
   所定の動作クロックをカウントするカウンタと、
   入力電圧と前記カウンタのカウント回数に応じて増加される比較電圧を比較して、
   前記両電圧の優劣を論理値として出力する電圧検出器と、
   直列デジタルデータである前記電圧検出器の出力論理値ストリームを受信して、並列デジタルデータであるデジタル電位検出信号を出力するためのＳＩＰＯブロックと、
   を備えたことを特徴とするレギュレータ。
2. 前記可変ゲイン増幅部が、
   反転入力端子に入力電圧が印加される演算増幅器と、
   前記演算増幅器の非反転入力端子に一方が接続され、接地電圧段に他方が接続される第１可変抵抗と、
   前記演算増幅器の非反転入力端子に一方が接続され 、前記第１演算増幅器の出力端子に他方が接続される第２可変抵抗と
   を備えたことを特徴とする請求項１に記載のレギュレータ。
3. 前記可変ゲイン増幅部が、
   前記演算増幅器の出力信号をバッファリングするための単一ゲイン演算増幅器をさらに備えたことを特徴とする請求項２に記載のレギュレータ。
4. 前記可変ゲイン増幅部が、
   反転入力端子に入力電圧が印加される演算増幅器と、
   前記演算増幅器の非反転入力端子に一方が接続され、接地電圧段に他方が接続される可変抵抗と、
   前記演算増幅器の非反転入力端子に一方が接続され、前記第１演算増幅器の出力端子に他方が接続される固定抵抗と
   を備えたことを特徴とする請求項１に記載のレギュレータ。
5. 前記可変ゲイン増幅部が、
   反転入力端子に入力電圧が印加される演算増幅器と、
   前記演算増幅器の非反転入力端子に一方が接続され、接地電圧段に他方が接続される固定抵抗と、
   前記演算増幅器の非反転入力端子に一方が接続され、前記第１演算増幅器の出力端子に他方が接続される可変抵抗と
   を備えたことを特徴とする請求項１に記載のレギュレータ。
6. 前記ゲイン制御部が、
   デジタル電位検出信号値と目標レベル値とを比較し、前記検出信号値に前記可変ゲイン増幅部のゲイン値を適用して目標レベル値を得ることができるように前記ゲイン値を調節するデジタル演算部であることを特徴とする請求項１ないし５のいずれか１項に記載のレギュレータ。
   

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