JP6746546B2 - アナログ／デジタル変換回路及び無線通信機 - Google Patents

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Description

本発明の実施形態は、アナログ／デジタル変換回路及び無線通信機に関する。
アナログ／デジタル変換回路（以下、「ＡＤ変換回路」とも表記する）の１つとして逐次比較型ＡＤ変換回路が知られている。逐次比較型ＡＤ変換回路におけるＡＤ変換動作は、入力アナログ信号のサンプリング期間と、サンプリングした入力アナログ信号の変換期間（逐次比較期間）とを含む。ＡＤ変換回路の処理速度を向上するためには、変換期間の短縮が重要となる。
特許第５５６１０１０号公報
処理速度を向上できるアナログ／デジタル変換回路及び無線通信機を提供する。
実施形態に係るアナログ／デジタル変換回路は、サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成するデジタル／アナログ変換回路と、デジタル／アナログ変換回路が出力するアナログ電圧が入力され、第１クロック信号に基づいてデジタル出力する比較回路と、入力クロック信号から、第１クロック信号を生成するクロック生成回路と、比較回路のデジタル出力に基づいて、デジタルコードを生成するＤＡＣ制御回路と、を含む。クロック生成回路は、入力クロック信号が第１論理レベルの場合、第１クロック信号の周期を第１周期とし、入力クロック信号が第２論理レベルの場合、第１クロック信号の周期を第１周期より短い第２周期とする。
図１は、第１実施形態に係る無線通信機の構成を示すブロック図である。 図２は、第１実施形態に係るアナログ／デジタル変換回路のブロック図である。 図３は、第１実施形態に係るアナログ／デジタル変換回路の動作を示すフローチャートである。 図４は、第１実施形態に係るアナログ／デジタル変換回路の動作を示すタイミングチャートである。 図５は、第２実施形態に係るアナログ／デジタル変換回路の備えるＣＭＰ＿Ｃ生成回路の回路図である。 図６は、第２実施形態に係るアナログ／デジタル変換回路の備えるＣＬＫ＿Ｃ生成回路の動作を示すフローチャートである。 図７は、第３実施形態に係るアナログ／デジタル変換回路の備えるＣＬＫ＿Ｃ遅延回路の回路図である。 図８は、第４実施形態に係るアナログ／デジタル変換回路の備える第１可変遅延反転回路の回路図である。 図９は、第４実施形態に係るアナログ／デジタル変換回路の備える第２可変遅延反転回路の回路図である。 図１０は、第４実施形態に係るアナログ／デジタル変換回路の動作を示すタイミングチャートである。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係るアナログ／デジタル変換回路（以下、「ＡＤ変換回路」とも表記する）及び無線通信機について説明する。以下、ＡＤ変換回路が逐次比較型ＡＤ変換回路である場合について説明する。
１．１ 無線通信機の全体構成について
まず、無線通信機の全体構成について説明する。無線通信機１は、デジタル信号処理回路１０、受信回路１１、送信回路１２、入出力回路１３、及びアンテナ１４を含む。
受信回路１１は、外部機器から受信した高周波信号（以下、「アナログ信号」とも表記する）をデジタル信号に変換して、デジタル信号処理回路１０に送信する。受信回路１１は、低雑音増幅回路（ＬＮＡ、low noise amplifier）２０、ローパスフィルタ（ＬＰＦ、low pass filter）２１、増幅回路（ＡＭＰ）２２、及びＡＤ変換回路２３を含む。
低雑音増幅回路２０は、アンテナ１４及び入出力回路１３を介して受信した微弱なアナログ信号を比較的低雑音で増幅する。
ローパスフィルタ２１は、低雑音増幅回路２０で増幅されたアナログ信号に対して、遮断周波数よりも低い周波数成分を減衰させる。
増幅回路２２は、ローパスフィルタ２１でフィルタリングされたアナログ信号を、ＡＤ変換回路２３で処理するために必要な振幅（電圧）まで増幅させる。
ＡＤ変換回路２３は、入力されたアナログ信号をデジタル信号に変換して、デジタル信号処理回路１０に送信する。
デジタル信号処理回路１０は、受信回路１１から受信したデジタル信号に基づいて、各種処理を行う。また、デジタル信号処理回路１０は、各種処理の結果に基づいて、デジタル信号を送信回路１２に送信する。
送信回路１２は、図示せぬデジタル／アナログ変換回路を含み、デジタル信号処理回路１０から受信したデジタル信号をアナログ信号に変換して、入出力回路１３に送信する。
入出力回路１３は、アンテナ１４を介して受信した信号を受信回路１１に送信する。また入出力回路１３は、送信回路１２から受信した信号を、アンテナ１４を介して、外部機器に送信する。
１．２ ＡＤ変換回路の構成について
次に、ＡＤ変換回路２３の構成について、図２を用いて説明する。図２の例は、８ビットのデジタル信号を生成する差動信号入力型の逐次比較型ＡＤ変換回路２３を示している。なお、ＡＤ変換回路２３が生成するデジタル信号のビット数は任意に設定できる。更に、ＡＤ変換回路２３は、単相信号入力型の逐次比較型ＡＤ変換回路であっても良い。
ＡＤ変換回路２３では、アナログ信号の電圧Ｖａと参照電圧Ｖｒｅｆに基づく電圧との逐次比較がＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで順に行われ、デジタル信号が生成される。参照電圧Ｖｒｅｆは、アナログ信号の電圧Ｖａの判定を行う際の基準となる電圧である。例えば、ＭＳＢの判定において、電圧Ｖａが１／２Ｖｒｅｆ以上の場合（（Ｖａ−（１／２）Ｖｒｅｆ）≧０）、ＭＳＢは“Ｈｉｇｈ”（“Ｈ”）レベル（“１”データ）とされ、電圧Ｖａが（１／２）Ｖｒｅｆよりも低い場合（（Ｖａ−（１／２）Ｖｒｅｆ）＜０））、ＭＳＢは“Ｌｏｗ”（“Ｌ”）レベル（“０”データ）とされる。次の上位ビットの判定では、“１”データの場合、電圧Ｖａと（（１／２）＋（１／４））Ｖｒｅｆとの比較が行われ、“０”データの場合、電圧Ｖａと（（１／２）−（１／４））Ｖｒｅｆとの比較が行われる。ＬＳＢ（最下位ビット）まで同様の判定が行われる。従って、ＭＳＢからＬＳＢに向かってデジタル変換が進むと、参照電圧Ｖｒｅｆに基づく比較電圧の変動量は（１／２）Ｖｒｅｆ、（１／２２）Ｖｒｅｆ、…、（１／２ｎ）Ｖｒｅｆ（ｎはビット数）と小さくなる。
ＡＤ変換回路２３は、デジタル／アナログ変換回路（以下、「ＤＡＣ」と表記する）３０ａ及び３０ｂ、比較回路３１、逐次比較レジスタ３２、ＤＡＣ制御回路３３、及びＣＬＫ生成回路３４を含む。ＤＡＣ３０ａ及び３０ｂは、差動入力信号のアナログ電圧Ｖａ＋及びアナログ電圧Ｖａ−にそれぞれ対応しており、同様の構成をしている。
ＤＡＣ３０ａの３つの入力端子は、ＡＤ変換回路２３のアナログ電圧Ｖａ＋入力端子（または「アナログ信号入力端子」と表記する）及び参照電圧ＶｒｅｆＨ入力端子、及び参照電圧ＶｒｅｆＬ入力端子にそれぞれ接続される。参照電圧ＶｒｅｆＨは、高電圧側の参照電圧であり、参照電圧ＶｒｅｆＬは低電圧側の参照電圧である。参照電圧ＶｒｅｆＨとＶｒｅｆＬとの電位差が、電圧Ｖｒｅｆに相当する。ＤＡＣ３０ａの出力端子は、比較回路３１の非反転入力端子（＋端子）に接続される。ＤＡＣ３０ａは、アナログ信号のアナログ電圧Ｖａ＋をサンプリングし、アナログ電圧Ｖａ＋を一時的に保持する（蓄える）。また、ＤＡＣ３０ａは、逐次比較の際、ＤＡＣ制御回路３３から受信した８ビットのデジタル信号Ｓ＿ｄａｃに基づいて、比較するビット毎に異なるアナログ電圧を生成する。ＤＡＣ３０ａは、生成したアナログ電圧と、サンプリングした電圧Ｖａ＋とを合成し、この合成電圧を比較回路３１に出力する。ＤＡＣ３０ａは、複数のサンプリング回路４０、並びにスイッチング素子４４を含む。なお、サンプリング回路４０の個数は、ＡＤ変換回路２３がＡＤ変換するビット数に基づいて決定される。例えば、８ビットのＡＤ変換に対応して、８つのサンプリング回路４０が設けられる。
各サンプリング回路４０は、容量素子４１並びにスイッチング素子４２及び４３を含む。複数のサンプリング回路４０に含まれる容量素子４１は、それぞれ容量値が異なる。例えば、８ビットのＡＤ変換回路２３の場合、容量素子４１の容量値は、デジタル信号Ｓ＿ｄａｃに基づいて、（１／２１）Ｖｒｅｆ、（１／２２）Ｖｒｅｆ、…、（１／２8）Ｖｒｅｆの電圧が生成できるように設定される。容量素子４１の第１電極は、スイッチング素子４２の出力端子に接続され、容量素子４１の第２電極は、ＤＡＣ３０ａの出力端子に接続される。
スイッチング素子４２の第１入力端子には電圧ＶｒｅｆＨが印加され、スイッチング素子４２の第２入力端子に電圧ＶｒｅｆＬが印加される。スイッチング素子４２は、スイッチング素子４３がオフ状態の場合に、信号Ｓ＿ｄａｃに応じて、第１入力端子あるいは第２入力端子を選択する。
スイッチング素子４３は、入力端子がアナログ電圧Ｖａ＋入力端子に接続され、出力端子が容量素子４１の第１電極に接続される。スイッチング素子４３は、ＣＬＫ生成回路３４から受信したサンプリングクロック信号ＣＬＫ＿Ｓに応じて、アナログ電圧Ｖａ＋入力端子と各サンプリング回路４０とを接続する。
スイッチング素子４４は、ＣＬＫ生成回路３４から受信したクロック信号（不図示）に応じて、電圧Ｖｃｏｍ（例えば接地電圧ＶＳＳ）を印加する。
例えば、ＤＡＣ３０ａがアナログ信号をサンプリングする際は、各サンプリング回路４０において、スイッチング素子４３がオン状態とされ、スイッチング素子４２は、第１及び第２入力端子が選択されていない状態にされる。そして、スイッチング素子４４はオン状態とされる。これにより、各サンプリング回路４０の容量素子４１がアナログ電圧Ｖａ＋で充電される。
また、ＤＡＣ３０ａがデジタル信号Ｓ＿ｄａｃに応じてアナログ電圧を生成する場合、各サンプリング回路４０のスイッチング素子４３はオフ状態とされる。そして、デジタル信号Ｓ＿ｄａｃに応じて、スイッチング素子４２は第１及び第２入力端子のいずれか１つを選択する。
ＤＡＣ３０ｂは、ＤＡＣ３０ａと同じ構成をしているため説明を省略する。異なる点は、ＤＡＣ３０ｂの入力端子がＡＤ変換回路２３のアナログ電圧Ｖａ−入力端子に接続され、ＤＡＣ３０ｂの出力端子が、比較回路３１の反転入力端子（−端子）に接続される点である。
比較回路３１は、差動出力型の比較回路であり、正側デジタル信号（電圧Ｖｏｐ）及び負側デジタル信号（電圧Ｖｏｎ）を出力する。比較回路３１の各出力端子は、逐次比較レジスタ３２及びＣＬＫ＿Ｃ生成回路３５に接続される。比較回路３１は、ビット毎にＤＡＣ３０ａの出力電圧とＤＡＣ３０ｂの出力電圧とを比較し、その比較結果を逐次比較レジスタ３２及びＣＬＫ＿Ｃ生成回路３５に送信する。比較回路３１は、ＣＬＫ＿Ｃ生成回路３５から受信したコンパレータクロック信号ＣＬＫ＿Ｃが例えば“Ｈ”レベルの場合、比較を行う。
逐次比較レジスタ３２は、比較回路３１から受信した８ビットのデジタル信号を一時的に保持する。逐次比較レジスタ３２に保持された８ビットのデジタル信号は、ＤＡＣ制御回路３３及びＡＤ変換回路２３の出力端子に送信される。
ＤＡＣ制御回路３３は、８ビットのデジタル信号Ｓ＿ｄａｃをＤＡＣ３０ａ及び３０ｂに送信して、ＤＡＣ３０ａ及び３０ｂを制御する。より具体的には、ＤＡＣ制御回路３３は、逐次比較レジスタ３２から受信した各ビットのデジタル信号（逐次比較の結果）に基づいて、デジタル信号Ｓ＿ｄａｃを生成し、ＤＡＣ３０ａ及び３０ｂにデジタル信号Ｓ＿ｄａｃを送信する。
ＣＬＫ生成回路３４は、例えばマスタークロック信号ＭＣＬＫ（すなわち入力クロック信号）に基づいて、サンプリングクロック信号ＣＬＫ＿Ｓ及びコンパレータクロック信号ＣＬＫ＿Ｃを生成する。マスタークロック信号ＭＣＬＫは、ＡＤ変換回路２３が外部機器（無線通信機１内の他の回路を含む）から受信した入力クロック信号である。ＣＬＫ生成回路３４は、ＣＬＫ＿Ｃ生成回路３５を含む。
ＣＬＫ＿Ｃ生成回路３５は、マスタークロック信号ＭＣＬＫに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃを生成する。より具体的には、例えば、ＣＬＫ＿Ｃ生成回路３５は、８ビットのＡＤ変換に対応して、８つの“Ｈ”（ｈｉｇｈ）レベルのパルスを生成する。このとき、ＣＬＫ＿Ｃ生成回路３５は、例えばマスタークロック信号ＭＣＬＫの立ち下がりのタイミングで、パルスとパルスとの間の期間（以下、「セトリング期間」と呼ぶ）、すなわち次のパルスを生成するまでの遅延量を変動させる。なお、ＣＬＫ＿Ｃ生成回路３５は、遅延量に関わらず、“Ｈ”レベルのパルスの長さを一定とする。コンパレータクロック信号ＣＬＫ＿Ｃが“Ｈ”レベルのパルスを出力するタイミング（“Ｈ”レベルに立ち上がってから次に“Ｈ”レベルに立ち上がるまでの期間）をコンパレータクロック信号ＣＬＫ＿Ｃの１周期とすると、ＣＬＫ＿Ｃ生成回路３５は、マスタークロック信号ＭＣＬＫに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃの周期を変動させる。
セトリング期間に、ＤＡＣ３０ａ及び３０ｂでは、次のビットのＡＤ変換のための容量素子４１の充放電が行われる。これにより、ＤＡＣ３０ａ及び３０ｂの出力電圧は、セトリング期間に収束される。
１．３ ＡＤ変換動作の全体の流れについて
次に、ＡＤ変換動作の全体の流れについて、図３を用いて説明する。なお、図３の例は、１サイクルのＡＤ変換動作を示している。
図３に示すように、まず、ＡＤ変換回路２３は、アナログ信号をサンプリングする（ステップＳ１）。より具体的には、ＣＬＫ生成回路３４は、サンプリング期間、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｈ”レベルにする。ＤＡＣ３０ａ及び３０ｂは、“Ｈ”レベルのサンプリングクロック信号ＣＬＫ＿Ｓに基づいて、アナログ入力信号（アナログ電圧Ｖａ＋及びＶａ−）をそれぞれ取り込む。
サンプリングが終了すると、ＣＬＫ＿Ｃ生成回路３５は、コンパレータクロック信号ＣＬＫ＿Ｃのパルス信号を生成する（ステップＳ２）。より具体的には、ＣＬＫ生成回路３４は、例えばマスタークロック信号ＭＣＬＫ立ち上がりのタイミングに応じてサンプリングクロック信号ＣＬＫ＿Ｓを“Ｌ”レベルにする。そして、ＣＬＫ＿Ｃ生成回路３５は、サンプリングクロック信号ＣＬＫ＿Ｓが“Ｌ”レベルにされた後、コンパレータクロック信号ＣＬＫ＿Ｃのパルスを生成し、比較回路３１に送信する。比較回路３１は、“Ｈ”レベルのコンパレータクロック信号ＣＬＫ＿Ｃを受信すると、ＤＡＣ３０ａ及び３０ｂから受信したアナログ電圧の比較を行い、その結果を逐次比較レジスタ３２及びＣＬＫ＿Ｃ生成回路３５に送信する。
コンパレータクロック信号ＣＬＫ＿Ｃのパルス数が規定数（例えば８ビットの場合、８回）に達していない場合（ステップＳ３＿Ｎｏ）、ＣＬＫ＿Ｃ生成回路３５は、セトリング期間を設定する。
より具体的には、ＣＬＫ＿Ｃ生成回路３５は、マスタークロック信号ＭＣＬＫが“Ｈ”レベルの場合（ステップＳ４＿Ｙｅｓ）、パルス生成後のセトリング期間を第１セトリング期間ＳＴ１にする（ステップＳ４）。他方で、ＣＬＫ＿Ｃ生成回路３５は、マスタークロック信号ＭＣＬＫが“Ｌ”レベルの場合（ステップＳ４＿Ｙｅｓ）、パルス生成後のセトリング期間を第２セトリング期間ＳＴ２にする（ステップＳ６）。第１セトリング期間ＳＴ１と第２セトリング期間ＳＴ２とは、ＬＴ１＞ＬＴ２の関係にある。すなわち、第２セトリング期間ＳＴ２の方が、第１セトリング期間ＳＴ１よりも、次のパルスを生成するまでの遅延量が小さい。よって、マスタークロック信号ＭＣＬＫが“Ｌ”レベルになると、ＣＬＫ＿Ｃ生成回路３５は、コンパレータクロック信号ＣＬＫ＿Ｃのパルス周期を短くする。マスタークロック信号ＭＣＬＫが“Ｈ”レベルの場合のコンパレータクロック信号ＣＬＫ＿Ｃの周期を第１周期とし、マスタークロック信号ＭＣＬＫが“Ｌ”レベルの場合のコンパレータクロック信号ＣＬＫ＿Ｃの周期を第２周期とすると、第１周期＞第２周期の関係にある。
ＡＤ変換回路２３は、設定されたセトリング期間経過後、ステップＳ２に戻り、コンパレータクロック信号ＣＬＫ＿Ｃのパルスを生成する。
そして、コンパレータクロック信号ＣＬＫ＿Ｃのパルス数が規定数に達した場合（ステップＳ３＿Ｙｅｓ）、ＡＤ変換回路２３は、１サイクルのＡＤ変換動作を終了する。
１．４ ＡＤ変換動作時の各信号について
次に、ＡＤ変換動作時の各信号について、図４を用いて説明する。図４の例は、１サイクルのＡＤ変換におけるＡＤ変換回路の動作期間（以下、「ＡＤＣ動作期間」と呼ぶ）を抜粋して示している。また、図４の例では、比較回路の非反転入力端子と反転入力端子の電位差（参照符号“Ｃｏｍｐ＿ＩＮ”）、すなわち、ＤＡＣ３０ａ及び３０ｂの出力電圧の電位差の一例を示しているが、アナログ信号と各ビットの比較結果により、波形は異なる。
図４に示すように、時刻ｔ０において、ＡＤ変換回路２３は、サンプリング動作を開始する。より具体的には、ＣＬＫ生成回路３４は、ＣＬＫ＿Ｃ生成回路３５においてコンパレータクロック信号ＣＬＫ＿Ｃの発振（パルス生成）を終了させ、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｈ”レベルにする。ＤＡＣ３０ａ及び３０ｂは、サンプリングクロック信号ＣＬＫ＿Ｓに基づいて、アナログ信号のサンプリングを開始する。以下、時刻ｔ０〜ｔ１の期間を「サンプリング期間」と呼ぶ。
時刻ｔ１において、ＡＤ変換回路２３はサンプリングを終了する。より具体的には、マスタークロック信号ＭＣＬＫが“Ｈ”レベルに立ち上がると、あるいは、クロック信号ＣＬＫＢが立ち下がると、ＣＬＫ生成回路３４は、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｌ”レベルとする。ＤＡＣ３０ａ及び３０ｂは、サンプリングクロック信号ＣＬＫ＿Ｓに基づいて、アナログ信号のサンプリングを終了する。
時刻ｔ１〜ｔ２の期間、ＤＡＣ３０ａでは、サンプリングした電圧Ｖａ＋と、ＭＳＢに対応したデジタル信号Ｓ＿ｄａｃに基づいて生成された電圧（１／２）Ｖｒｅｆと、を合成したアナログ電圧が生成される。ＤＡＣ３０ｂも同様に、サンプリングした電圧Ｖａ−と、デジタル信号Ｓ＿ｄａｃに基づいて生成された電圧（１／２）Ｖｒｅｆと、を合成したアナログ電圧が生成される。そして、ＤＡＣ３０ａ及び３０ｂの出力電圧は、時刻ｔ１〜ｔ２の期間にそれぞれ収束する。例えば、図４の例では、ＤＡＣ３０ａ及びＤＡＣ３０ｂの出力電圧の電位差Ｃｏｍｐ＿ＩＮは、正電圧側に収束する。
時刻ｔ２において、ＡＤ変換回路２３は、逐次比較を開始する。時刻ｔ２〜ｔ４の期間に、ＡＤ変換回路２３は、例えば８ビットの逐次比較を実行する。以下、時刻ｔ２〜ｔ４の期間を「変換期間（逐次比較期間）」と呼ぶ。
より具体的には、ＣＬＫ＿Ｃ生成回路３５は、時刻ｔ２〜ｔ３の期間、“Ｈ”レベルのマスタークロック信号ＭＣＬＫ（“Ｌ”レベルのクロック信号ＣＬＫＢ）に基づいて、第１セトリング期間ＳＴ１を設定する。図４の例では、ＣＬＫ＿Ｃ生成回路３５は、４つのパルスを、第１セトリング期間ＳＴ１を挟んで生成する。また、ＣＬＫ＿Ｃ生成回路３５は、時刻ｔ３〜ｔ４の期間、“Ｌ”レベルのマスタークロック信号ＭＣＬＫ（“Ｈ”レベルのクロック信号ＣＬＫＢ）に基づいて、第２セトリング期間ＳＴ２を設定する。そして、ＣＬＫ＿Ｃ生成回路３５は、例えば４つのパルスを、第２セトリング期間ＳＴ２を挟んで生成する。すなわち、ＭＳＢを含む上位４ビットの変換では、セトリング期間が比較的長い第１セトリング期間ＳＴ１が設定され、ＬＳＢを含む下位４ビットの変換では、セトリング期間が比較的短い第２セトリング期間ＳＴ２が設定される。なお、第１セトリング期間ＳＴ１及び第２セトリング期間ＳＴ２に対応するビット数は、それぞれ任意に設定できる。
各ビットの変換において、ＤＡＣ３０ａ及び３０ｂの出力電圧、すなわち電位差Ｃｏｍｐ＿ＩＮは、第１セトリング期間ＳＴ１または第２セトリング期間ＳＴ２が経過するまでに収束する。このとき、ＡＤ変換がＭＳＢからＬＳＢへと遷移していくのにともない、ＤＡＣ３０ａ及び３０ｂの出力電圧の変動量は小さくなる、すなわち電位差Ｃｏｍｐ＿Ｉｎの変動幅は小さくなる。このため、電位差Ｃｏｍｐ＿Ｉｎが収束するまでに必要な期間（安定化期間）は短くなる。
時刻ｔ４において、ＡＤ変換回路２３は、１サイクル目のＡＤ変換動作を終了し、時刻ｔ０と同様に、２回目のＡＤ変換動作を開始する。時刻ｔ０〜ｔ４の期間が、１サイクルのＡＤＣ動作期間に相当する。
時刻ｔ５において、時刻ｔ４と同様に、ＡＤ変換回路２３はサンプリングを終了する。時刻ｔ１〜ｔ５の期間は、マスタークロック信号ＭＣＬＫの１周期を示している。
１．５ 本実施形態に係る効果について
本実施形態に係る構成であると、受信回路にＡＤ変換回路を含む無線通信機において、処理速度を向上できる。以下、本効果につき説明する。
逐次比較型ＡＤ変換器では、ＭＳＢからＬＳＢまで順に逐次比較を行う場合、ＡＤ変換がＭＳＢからＬＳＢへと遷移していくのにともない、ＤＡＣの出力電圧の変動幅は小さくなる。このため、ＡＤ変換がＭＳＢからＬＳＢへと遷移していくのに従って、ＤＡＣの出力電圧が収束するまでに必要な安定化期間は短くなる。これに対し、逐次比較型ＡＤ変換器では、ＡＤ変換するビットにかかわらず一定の周期で逐次比較が実行される場合が多い。この場合、ＤＡＣの出力電圧の安定化期間が比較的短い下位ビットの変換においては、セトリング期間、すなわちコンパレータクロック信号の周期が過剰に長く設定されている状態となる。１サイクルのＡＤ変換動作において、コンパレータクロック信号の周期、すなわち変換期間（逐次比較期間）が長いとその分だけサンプリング期間が減少するため、ＡＤ変換回路の処理速度を向上させることが困難となる。
これに対し、本実施形態に係る構成では、ＡＤ変換回路２３がＣＬＫ＿Ｃ生成回路３５を含む。そして、ＣＬＫ＿Ｃ生成回路３５は、マスタークロック信号ＭＣＬＫに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃにおけるセトリング期間の長さ、すなわち、次のパルスを生成するまでの遅延量を変えることができる。これにより、コンパレータクロック信号ＣＬＫ＿Ｃの周期を変えることができる。より具体的には、例えばマスタークロック信号ＭＣＬＫの立ち下がりのタイミングに応じてセトリング期間を短くすることができる。従って、ＤＡＣの出力電圧の安定化期間が比較的短い下位ビットのＡＤ変換において、セトリング期間、すなわちコンパレータクロック信号ＣＬＫ＿Ｃの周期を短くすることにより、変換期間を短くできる。よって、１サイクルのＡＤ変換動作を短くすることができ、処理能力を向上することができる。
２．第２実施形態
次に、第２実施形態に係るＡＤ変換回路及び無線通信機について説明する。第２実施形態では、第１実施形態におけるＣＬＫ＿Ｃ生成回路３５の具体例を示す。以下、第１実施形態と異なる点についてのみ、説明する。
２．１ ＣＬＫ＿Ｃ生成回路の構成について
ＣＬＫ＿Ｃ生成回路３５について、図５を用いて説明する。
図５に示すように、ＣＬＫ＿Ｃ生成回路３５は、比較検出回路５０、ＣＬＫ＿Ｃ遅延回路５１、ＣＬＫ＿Ｃ出力回路５２、及びカウンタ５３を含む。
比較検出回路５０の２つの入力端子には、電圧Ｖｏｐ及び電圧Ｖｏｎが印加される。また、比較検出回路５０の出力端子から検出信号Ｓ＿ｄｔが出力される。例えば、比較検出回路５０は、電圧Ｖｏｐ及び電圧Ｖｏｎをモニタリングし、比較回路３１における比較動作が実行されている期間（電圧Ｖｏｐと電圧Ｖｏｎに差がある場合）、検出信号Ｓ＿ｄｔを“Ｈ”レベルにし、比較動作が実行されていない期間（電圧Ｖｏｐと電圧Ｖｏｎに差がない場合）、検出信号Ｓ＿ｄｔを“Ｌ”レベルにする。
ＣＬＫ＿Ｃ遅延回路５１の３つの入力端子には、検出信号Ｓ＿ｄｔ、マスタークロック信号ＭＣＬＫ、コンパレータクロック信号ＣＬＫ＿Ｃがそれぞれ入力される。ＣＬＫ＿Ｃ遅延回路５１の出力端子から遅延信号Ｓ＿ｄｌｙが出力される。ＣＬＫ＿Ｃ遅延回路５１は、マスタークロック信号ＭＣＬＫ及びコンパレータクロック信号ＣＬＫ＿Ｃに基づいて、検出信号Ｓ＿ｄｔを遅延させた遅延信号Ｓ＿ｄｌｙを出力する。より具体的には、例えば、ＣＬＫ＿Ｃ遅延回路５１は、コンパレータクロック信号ＣＬＫ＿Ｃが“Ｈ”レベルに立ち上がるタイミングで、マスタークロック信号ＭＣＬＫを取り込む。そして、ＣＬＫ＿Ｃ遅延回路５１は、マスタークロック信号ＭＣＬＫが“Ｈ”レベルの場合、“Ｌ”レベルの検出信号Ｓ＿ｄｔを第１遅延期間（第１セトリング期間ＳＴ１）遅延させた“Ｌ”レベルの遅延信号Ｓ＿ｄｌｙを出力し、マスタークロック信号ＭＣＬＫが“Ｌ”レベルの場合、“Ｌ”レベルの検出信号Ｓ＿ｄｔを第２遅延期間（第２セトリング期間ＳＴ２）遅延させた“Ｌ”レベルの遅延信号Ｓ＿ｄｌｙを出力する。また、ＣＬＫ＿Ｃ遅延回路５１は、マスタークロック信号ＭＣＬＫに関わらず、“Ｈ”レベルの検出信号Ｓ＿ｄｔを一定の遅延量で遅延させて“Ｈ”レベルの遅延信号Ｓ＿ｄｌｙを出力する。このときの遅延量が、コンパレータクロック信号ＣＬＫ＿Ｃにおける“Ｈ”レベルの期間（パルスの長さ）に相当する。
ＣＬＫ＿Ｃ出力回路５２の３つの入力端子には、遅延信号Ｓ＿ｄｌｙ、ＣＬＫ生成回路３４から受信した変換開始信号Ｓ＿ｓｔ、及びカウンタ５３の出力信号Ｓ＿ｃｔが入力される。ＣＬＫ＿Ｃ出力回路５２の出力端子からコンパレータクロック信号ＣＬＫ＿Ｃが出力される。ＣＬＫ＿Ｃ出力回路５２は、変換開始信号Ｓ＿ｓｔが例えば“Ｈ”レベルとされると、コンパレータクロック信号ＣＬＫ＿Ｃの１回目のパルスの生成を開始する。その後、ＣＬＫ＿Ｃ出力回路５２は、遅延信号Ｓ＿ｄｌｙに基づいてパルスの生成を繰り返す。また、ＣＬＫ＿Ｃ出力回路５２は、カウンタ５３から、例えば、“Ｈ”レベルの出力信号Ｓ＿ｃｔを受信するとパルスの生成を終了する。
カウンタ５３は、ＣＬＫ＿Ｃ出力回路５２から出力されるコンパレータクロック信号ＣＬＫ＿Ｃのパルス数をカウントする。より具体的には、カウンタ５３は、変換開始信号Ｓ＿ｓｔを受信すると、出力信号Ｓ＿ｃｔを“Ｌ”レベルとし、カウント数をリセットしてカウントを開始する。そしてカウンタ５３は、パルスのカウント数が規定値（例えば８ビットの場合、８回）に達すると、出力信号Ｓ＿ｃｔを“Ｈ”レベルとする。
２．２ ＣＬＫ＿Ｃ生成回路の動作について
次に、ＣＬＫ＿Ｃ生成回路３５の動作について、図６を用いて説明する。
図６に示すように、まず、ＣＬＫ＿Ｃ出力回路５２は、“Ｈ”レベルの変換開始信号Ｓ＿ｓｔを受信すると（ステップＳ１１）、“Ｈ”レベルのコンパレータクロック信号ＣＬＫ＿Ｃを出力する（ステップＳ１２）。ＣＬＫ＿Ｃ遅延回路５１は、コンパレータクロック信号ＣＬＫ＿Ｃが“Ｈ”レベルに立ち上がるタイミングで、マスタークロック信号ＭＣＬＫを取り込む。
比較回路３１は、“Ｈ”レベルのコンパレータクロック信号ＣＬＫ＿Ｃを受信すると、比較動作を開始する（ステップＳ１３）。
比較検出回路５０は、比較回路３１が比較動作を開始すると電圧Ｖｏｐ及びＶｏｎに基づいて、“Ｈ”レベルの検出信号Ｓ＿ｄｔを出力する（ステップＳ１４）。
ＣＬＫ＿Ｃ遅延回路５１は、“Ｈ”レベルの検出信号Ｓ＿ｄｔを一定期間遅延させた“Ｈ”レベルの遅延信号Ｓ＿ｄｌｙを出力する（ステップＳ１５）。
ＣＬＫ＿Ｃ出力回路５２は、“Ｈ”レベルの遅延信号Ｓ＿ｄｌｙを受信すると、“Ｌ”レベルのコンパレータクロック信号ＣＬＫ＿Ｃを出力する（ステップＳ１６）。
比較回路３１は、“Ｌ”レベルのコンパレータクロック信号ＣＬＫ＿Ｃを出力すると、比較動作を終了する（ステップＳ１７）。
比較検出回路５０は、比較回路３１が比較動作を終了すると電圧Ｖｏｐ及びＶｏｎに基づいて、“Ｌ”レベルの検出信号Ｓ＿ｄｔを出力する（ステップＳ１８）。
ＣＬＫ＿Ｃ遅延回路５１は、マスタークロック信号ＭＣＬＫが“Ｈ”レベルの場合(ステップＳ１９＿Ｙｅｓ)、“Ｌ”レベルの検出信号Ｓ＿ｄｔを受信してから第１セトリング期間ＳＴ１経過後、“Ｌ”レベルの遅延信号Ｓ＿ｄｌｙを出力する（ステップＳ２０）。他方で、ＣＬＫ＿Ｃ遅延回路５１は、マスタークロック信号ＭＣＬＫが“Ｌ”レベルの場合(ステップＳ１９＿Ｎｏ)、“Ｌ”レベルの検出信号Ｓ＿ｄｔを受信してから第２セトリング期間ＳＴ２経過後、“Ｌ”レベルの遅延信号Ｓ＿ｄｌｙを出力する（ステップＳ２１）。
コンパレータクロック信号ＣＬＫ＿Ｃのパルス数が規定数に達していない場合（ステップＳ２２＿Ｎｏ）、ステップＳ２に戻り、ＣＬＫ＿Ｃ出力回路５２は、“Ｈ”レベルのコンパレータクロック信号ＣＬＫ＿Ｃを出力する。他方で、コンパレータクロック信号ＣＬＫ＿Ｃのパルス数が規定数に達した場合（ステップＳ２２＿Ｙｅｓ）、カウンタ５３は、信号Ｓ＿ｃｔを“Ｈ”レベルとする。ＣＬＫ＿Ｃ出力回路５２は、“Ｈ”レベルの信号Ｓ＿ｃｔを受信すると、パルスの生成を終了する。
２．３ 本実施形態に係る効果について
本実施形態に係る構成を第１実施形態に適用できる。これにより、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態に係るＡＤ変換回路及び無線通信機について説明する。第３実施形態では、第２実施形態で説明したＣＬＫ＿Ｃ遅延回路５１について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ ＣＬＫ＿Ｃ遅延回路の構成について
ＣＬＫ＿Ｃ遅延回路５１について、図７を用いて説明する。
図７に示すように、ＣＬＫ＿Ｃ遅延回路５１は、インバータ６１、フリップフロップ回路６２、並びに第１乃至第４可変遅延反転回路６３〜６６を含む。なお、可変遅延反転回路の個数は、遅延信号Ｓ＿ｄｌｙを反転させないようにするため、偶数個であれば、任意に設定可能である。
インバータ６１の入力端子には、マスタークロック信号ＭＣＬＫが入力され、インバータ６１の出力端子はフリップフロップ回路６２のデータ入力端子Ｄに接続される。
フリップフロップ回路６２のクロック信号入力端子には、コンパレータクロック信号ＣＬＫ＿Ｃが入力される。フリップフロップ回路６２のデータ出力端子Ｑからは信号ＣＤＳＢが出力され、反転データ出力端子からは信号ＣＤＳが出力される。フリップフロップ回路６２は、コンパレータクロック信号ＣＬＫ＿Ｃが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングでマスタークロック信号の反転信号（クロック信号ＣＬＫＢ）を取り込む。より具体的には、コンパレータクロック信号ＣＬＫ＿Ｃが“Ｈ”レベルに立ち上がるタイミングで、マスタークロック信号ＭＣＬＫが“Ｈ”レベルの場合(クロック信号ＣＬＫＢが“Ｌ”レベルの場合)、信号ＣＤＳＢは、“Ｌ”レベルとされ、信号ＣＤＳは“Ｈ”レベルとされる。また、マスタークロック信号ＭＣＬＫが“Ｌ”レベルの場合（クロック信号ＣＬＫＢが“Ｈ”レベルの場合）、信号ＣＤＳＢは、“Ｈ”レベルとされ、信号ＣＤＳは“Ｌ”レベルとされる。なお、マスタークロック信号ＭＣＬＫと、信号ＣＬＫ＿Ｃは非同期である。
第１可変遅延反転回路６３は、入力信号を反転して出力する際、“Ｌ”レベルから“Ｈ”レベルに反転する速度を可変にできる。第１可変遅延反転回路６３は、インバータ６３ａ及び可変抵抗回路（または可変抵抗素子）６３ｂを含む。
インバータ６３ａの入力端子には、検出信号Ｓ＿ｄｔが入力され、インバータ６３ａの出力端子は、第２可変遅延反転回路６４のインバータ６４ａの入力端子に接続される。インバータ６３ａの電源電圧端子は、可変抵抗回路６３ｂを介して電源電圧線に接続される。インバータ６３ａの接地電圧端子は、接地されている。
可変抵抗回路６３ｂは、信号ＣＤＳに基づいて、抵抗値を変化させる。例えば、可変抵抗回路６３ｂは、信号ＣＤＳが“Ｈ”レベルの場合、高抵抗状態にされ、信号ＣＤＳが“Ｌ”レベルの場合、低抵抗状態にされる。
インバータ６３ａは、可変抵抗回路６３ｂの抵抗値を変化させることにより、電源電圧端子に流れる電流量が調整できる。よって、インバータ６３ａは、出力信号が“Ｌ”レベルから“Ｈ”レベルに反転する速度を調整できる。より具体的には、可変抵抗回路６３ｂが高抵抗状態のときに電源電圧端子に流れる電流量は、可変抵抗回路６３ｂが低抵抗状態のときに電源電圧端子に流れる電流量よりも少なくなる。従って、インバータ６３ａの出力信号が“Ｌ”レベルから“Ｈ”レベルに反転する速度は、可変抵抗回路６３ｂが高抵抗状態にある場合（信号ＣＤＳが“Ｈ”レベルの場合）よりも可変抵抗回路６３ｂが低抵抗状態にある場合（信号ＣＤＳが“Ｌ”レベルの場合）の方が速くなる。
第２可変遅延反転回路６４は、入力信号を反転して出力する際、“Ｈ”レベルから“Ｌ”レベルに反転する速度を可変にできる。第２可変遅延反転回路６４は、インバータ６４ａ及び可変抵抗回路（または可変抵抗素子）６４ｂを含む。
インバータ６４ａの出力端子は、第３可変遅延反転回路６５のインバータ６５ａの入力端子に接続される。インバータ６４ａの電源電圧端子は、電源電圧線に接続される。インバータ６４ａの接地電圧端子は、可変抵抗回路６４ｂを介して接地されている。
可変抵抗回路６４ｂは、信号ＣＤＳＢに基づいて、抵抗値を変化させる。例えば、可変抵抗回路６４ｂは、信号ＣＤＳＢが“Ｈ”レベルの場合、低抵抗状態にあり、信号ＣＤＳＢが“Ｌ”レベルの場合、高抵抗状態にある。
インバータ６４ａは、可変抵抗回路６４ｂの抵抗値を変化させることにより、接地電圧端子に流れる電流量を調整できる。よって、インバータ６４ａは、出力信号が“Ｈ”レベルから“Ｌ”レベルに反転する速度を調整できる。より具体的には、可変抵抗回路６４ｂが高抵抗状態のときに接地電圧端子に流れる電流量は、可変抵抗回路６４ｂが低抵抗状態のときに接地電圧端子に流れる電流量よりも少なくなる。従って、インバータ６４ａの出力信号が“Ｈ”レベルから“Ｌ”レベルに反転する速度は、可変抵抗回路６４ｂが高抵抗状態にある場合（信号ＣＤＳＢが“Ｌ”レベルの場合）よりも可変抵抗回路６４ｂが低抵抗状態にある場合（信号ＣＤＳＢが“Ｈ”レベルの場合）の方が速くなる。
第３可変遅延反転回路６５の構成は、第１可変遅延反転回路６３の回路構成と同じである。第３可変遅延反転回路６５は、入力信号を反転して出力する際、“Ｌ”レベルから“Ｈ”レベルに反転する速度を可変にできる。第３可変遅延反転回路６５は、インバータ６５ａ及び可変抵抗回路（または可変抵抗素子）６５ｂを含む。インバータ６５ａの出力端子は、第４可変遅延反転回路６６のインバータ６６ａの入力端子に接続される。
第４可変遅延反転回路６６の構成は、第２可変遅延反転回路６４の回路構成と同じである。第４可変遅延反転回路６４は、入力信号を反転して出力する際、“Ｈ”レベルから“Ｌ”レベルに反転する速度を可変にできる。第４可変遅延反転回路６６は、インバータ６６ａ及び可変抵抗回路（または可変抵抗素子）６６ｂを含む。インバータ６６ａの出力端子からは、遅延信号Ｓ＿ｄｌｙが出力される。
従って、上記構成であれば、マスタークロック信号ＭＣＬＫが“Ｈ”レベルの場合、信号ＣＤＳは“Ｈ”レベルとされ、信号ＣＤＳＢは“Ｌ”レベルとされる。このとき、第１乃至第４可変抵抗回路６３ｂ〜６６ｂは高抵抗状態とされる。これにより、検出信号Ｓ＿ｄｔが“Ｌ”レベルの場合、遅延量が大きくなり、第１セトリング期間ＳＴ１経過後、“Ｌ”レベルの遅延信号Ｓ＿ｄｌｙが出力される。また、マスタークロック信号ＭＣＬＫが“Ｌ”レベルの場合、信号ＣＤＳは“Ｌ”レベルとされ、信号ＣＤＳＢは“Ｈ”レベルとされる。このとき、第１乃至第４可変抵抗回路６３ｂ〜６６ｂは低抵抗状態とされる。これにより、検出信号Ｓ＿ｄｔが“Ｌ”レベルの場合、遅延量が小さくなり、第２セトリング期間ＳＴ２経過後、“Ｌ”レベルの遅延信号Ｓ＿ｄｌｙが出力される。また、検出信号Ｓ＿ｄｔが“Ｈ”レベルの場合、マスタークロック信号ＭＣＬＫ、すなわち信号ＣＤＳ及びＣＤＳＢの状態に関わらず、検出信号Ｓ＿ｄｔが一定期間遅延されて、遅延信号Ｓ＿ｄｌｙが出力される。
３．２ 本実施形態に係る効果について
本実施形態に係る構成を第１及び第２実施形態に適用できる。これにより、第１及び第２実施形態と同様の効果が得られる。
４．第４実施形態
次に、第４実施形態に係るＡＤ変換回路及び無線通信機について説明する。第４実施形態では、第３実施形態で説明した第１乃至第４可変遅延反転回路６３〜６６について説明する。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ 第１可変遅延反転回路の構成について
第１可変遅延反転回路６３について、図８を用いて説明する。なお、第３可変遅延反転回路６５も同じ構成である。
図８に示すように、第１可変遅延反転回路６３において、インバータ６３ａは、ｐチャネルＭＯＳトランジスタ（または、「ＰＭＯＳトランジスタ」と表記する）７１及びｎチャネルＭＯＳトランジスタ（または、「ＮＭＯＳトランジスタ」と表記する）７２を含む。
ＰＭＯＳトランジスタ７１のソースは、可変抵抗回路６３ｂを介して電源電圧線に接続され、ＰＭＯＳトランジスタ７１のドレインは、ＮＭＯＳトランジスタ７２のドレイン及びインバータ６３ａの出力端子に接続される。ＰＭＯＳトランジスタ７１のゲート及びＮＭＯＳトランジスタ７２のゲートはインバータ６３ａの入力端子に接続される。ＮＭＯＳトランジスタ７２のソースは接地される（接地電圧配線に接続される）。
可変抵抗回路６３ｂは、ＰＭＯＳトランジスタ７３、並びに抵抗素子７４及び７５を含む。
ＰＭＯＳトランジスタ７３のソースは、抵抗素子７５の一端及び電源電圧線に接続され、ＰＭＯＳトランジスタ７３のドレインは、抵抗素子７５の他端及び抵抗素子７４の一端に接続される。ＰＭＯＳトランジスタ７３のゲートには、信号ＣＤＳが入力される。抵抗素子７４の他端は、ＰＭＯＳトランジスタ７１のソースに接続される。
例えば、信号ＣＤＳが“Ｈ”レベルの場合、ＰＭＯＳトランジスタ７３はオフ状態にある。この場合、電源電圧線から、抵抗素子７５及び７４を介して、インバータ６３ａに電流が流れる。抵抗素子７４の抵抗値をＲ１とし、抵抗素子７５の抵抗値をＲ２とする。すると、可変抵抗回路６３ｂにおける合成抵抗はＲ１＋Ｒ２となり、可変抵抗回路６３ｂは、高抵抗状態にある。従って、インバータ６３ａにおいて、電源電圧端子に流れる電流量は、比較的少なくなる。
また、信号ＣＤＳが“Ｌ”レベルの場合、ＰＭＯＳトランジスタ７３はオン状態にある。この場合、電源電圧線から、ＰＭＯＳトランジスタ７３及び抵抗素子７４を介して、インバータ６３ａに電流が流れる。ＰＭＯＳトランジスタ７３のオン抵抗をＲｏｎ＿ｐ１とすると、可変抵抗回路６３ｂの合成抵抗は、Ｒ１＋Ｒｏｎ＿ｐ１となる。抵抗値Ｒ２とＲｏｎ＿ｐ１とは、Ｒ２＞Ｒｏｎ＿ｐ１の関係にあるため、可変抵抗回路６３ｂは、低抵抗状態にある。従って、インバータ６３ａにおいて、電源電圧端子に流れる電流量は、信号ＣＤＳが“Ｈ”レベルの場合よりも多くなり、出力信号が“Ｌ”レベルから“Ｈ”レベルに反転する速度は速くなる。
マスタークロック信号ＭＣＬＫとコンパレータクロック信号ＣＬＫ＿Ｃとは非同期であるため、フリップフロップ回路６２において、出力信号がメタステイブル状態になる場合がある。すなわち、信号ＣＤＳが“Ｌ”レベルと“Ｈ”レベルの中間にある場合、ＰＭＯＳトランジスタ７３は、弱いオン状態になる。弱いオン状態にあるときのＰＭＯＳトランジスタ７３のオン抵抗をＲｏｎ＿ｐ２とすると、オン抵抗Ｒｏｎ＿ｐ１とＲｏｎ＿ｐ２とは、Ｒｏｎ＿ｐ１＜Ｒｏｎ＿ｐ２の関係にある。このときの可変抵抗回路６３ｂの合成抵抗は、Ｒ１＋（Ｒ２＋Ｒｏｎ＿ｐ２）／（Ｒ２・Ｒｏｎ＿ｐ２）となる。従って、インバータ６３ａにおいて、電源電圧端子に流れる電流量は、信号ＣＤＳが“Ｈ”レベルの場合よりも多くなり、信号ＣＤＳが“Ｌ”レベルの場合よりも少なくなる。これにより、インバータ６３ａの出力信号が“Ｌ”レベルから“Ｈ”レベルに反転する速度は、信号ＣＤＳが“Ｈ”レベルの場合よりも速くなり、信号ＣＤＳが“Ｌ”レベルの場合よりも遅くなる。
４．２ 第２可変遅延反転回路の構成について
第２可変遅延反転回路６４について、図９を用いて説明する。なお、第４可変遅延反転回路６６も同じ構成である。
図９に示すように、インバータ６４ａは、インバータ６３ａと同様に、ＰＭＯＳトランジスタ７６及びＮＭＯＳトランジスタ７７を含む。
ＰＭＯＳトランジスタ７６のソースは、電源電圧線に接続され、ＰＭＯＳトランジスタ７６のドレインは、ＮＭＯＳトランジスタ７７のドレイン及びインバータ６４ａの出力端子に接続される。ＰＭＯＳトランジスタ７６のゲート及びＮＭＯＳトランジスタ７７のゲートはインバータ６４ａの入力端子に接続される。ＮＭＯＳトランジスタ７７のソースは可変抵抗回路６４ｂを介して接地される。
可変抵抗回路６４ｂは、ＮＭＯＳトランジスタ７８、並びに抵抗素子７９及び８０を含む。
抵抗素子７９の一端は、ＮＭＯＳトランジスタ７７のソースに接続される。抵抗素子７９の他端は、ＮＭＯＳトランジスタ７３のドレイン及び抵抗素子８０の一端に接続される。ＮＭＯＳトランジスタ７８のソース及び抵抗素子８０の他端は接地される。ＮＭＯＳトランジスタ７８のゲートには、信号ＣＤＳＢが入力される。
例えば、信号ＣＤＳＢが“Ｌ”レベルの場合、ＮＭＯＳトランジスタ７３はオフ状態にある。この場合、インバータ６４ａから、抵抗素子７９及び８０を介して、接地電圧配線に電流が流れる。従って、可変抵抗回路６４ｂは、高抵抗状態にある。これにより、インバータ６４ａにおいて、接地電圧端子に流れる電流量は、比較的少なくなる。
また、信号ＣＤＳＢが“Ｈ”レベルの場合、ＮＭＯＳトランジスタ７８はオン状態にある。この場合、インバータ６４ａから、抵抗素子７９及びＮＭＯＳトランジスタ７８を介して接地電圧配線に電流が流れる。従って、可変抵抗回路６４ｂは、低抵抗状態にある。これにより、インバータ６４ａにおいて、接地電圧端子に流れる電流量は、信号ＣＤＳＢが“Ｌ”レベルの場合よりも多くなり、出力信号が“Ｈ”レベルから“Ｌ”レベルに反転する速度は速くなる。
また、信号ＣＤＳＢが“Ｌ”レベルと“Ｈ”レベルの中間にある場合、ＮＭＯＳトランジスタ７８は、弱いオン状態になる。従って、インバータ６４ａにおいて、接地電圧端子に流れる電流量は、信号ＣＤＳＢが“Ｌ”レベルの場合よりも多くなり、信号ＣＤＳＢが“Ｈ”レベルの場合よりも少なくなる。これにより、インバータ６４ａの出力信号が“Ｈ”レベルから“Ｌ”レベルに反転する速度は、信号ＣＤＳＢが“Ｌ”レベルの場合よりも速くなり、信号ＣＤＳＢが“Ｈ”レベルの場合よりも遅くなる。
４．３ ＡＤ変換動作時の各信号について
次に、ＡＤ変換動作時の各信号について、図１０を用いて説明する。図１０の例は、第１実施形態の図４と同様に、１サイクルのＡＤ変換におけるＡＤＣ動作期間を抜粋して示している。また、図１０の例では、信号ＣＤＳＢが追加されている。以下、第１実施形態の図４と異なる点についてのみ説明する。
図１０に示すように、時刻ｔ０において、ＡＤ変換回路２３は、サンプリング動作を開始する。より具体的には、ＣＬＫ生成回路３４は、サンプリングクロック信号ＣＬＫ＿Ｓを“Ｈ”レベルにする。また、ＣＬＫ＿Ｃ生成回路３５において、ＣＬＫ＿Ｃ出力回路５２は、カウンタ５３の出力信号Ｓ＿ｃｔに基づいて、コンパレータクロック信号ＣＬＫ＿Ｃの発振を終了させる。ＣＬＫ＿Ｃ遅延回路５１内のフリップフロップ回路６２の出力信号ＣＤＳＢは、“Ｌ”レベルとされる。
時刻ｔ２〜ｔ３の期間、ＣＬＫ＿Ｃ生成回路３５は、コンパレータクロック信号ＣＬＫ＿Ｃの１〜３回目のパルス生成後に第１セトリング期間ＳＴ１を設定する。
時刻ｔ３において、マスタークロック信号ＭＣＬＫは“Ｈ”レベルから“Ｌ”レベルに遷移する。例えば、マスタークロック信号ＭＣＬＫの遷移期間に、ＣＬＫ＿Ｃ出力回路５２がコンパレータクロック信号ＣＬＫ＿Ｃの４回目のパルスを出力する。すると、フリップフロップ回路６２は、遷移期間のマスタークロック信号ＭＣＬＫと取り込むため、メタステイブルな状態になる。このため、出力信号ＣＤＳＢは不安定となる。この場合、ＣＬＫ＿Ｃ遅延回路５１は、コンパレータクロック信号ＣＬＫ＿Ｃの４回目のパルス後のセトリング期間を第２セトリング期間ＳＴ２より長く、第１セトリング期間ＳＴ１よりも短い期間とする（以下、「第３セトリング期間ＳＴ３」と呼ぶ）。第１乃至第３セトリング期間ＷＴ１〜ＷＴ３は、ＷＴ２＜ＷＴ３＜ＷＴ１の関係にある。
時刻ｔ３〜ｔ４の期間、ＣＬＫ＿Ｃ生成回路３５は、“Ｌ”レベルのマスタークロック信号ＭＣＬＫに対応して、コンパレータクロック信号ＣＬＫ＿Ｃの５〜７回目のパルス後に第２セトリング期間ＳＴ２を設定する。
４．４ 本実施形態に係る効果について
本実施形態に係る構成を第１乃至第３実施形態に適用できる。これにより、第１乃至第３実施形態と同様の効果が得られる。
更に本実施形態に係る構成であれば、ＣＬＫ＿Ｃ生成回路３５がマスタークロック信号ＭＣＬＫに基づいてコンパレータクロック信号ＣＬＫ＿Ｃを制御する場合において、コンパレータクロック信号ＣＬＫ＿Ｃのパルスの周期が不定となるのを抑制できる。より具体的には、ＣＬＫ＿Ｃ遅延回路５１におけるフリップフロップ回路６２の出力がメタステイブルな状態にあっても、コンパレータクロック信号ＣＬＫ＿Ｃのセトリング期間を制御できる。よって、ＡＤ変換回路におけるＡＤ変換動作の信頼性を向上できる。
５．変形例等
上記実施形態に係るアナログ／デジタル変換回路は、サンプリングしたアナログ信号(Va)とデジタルコード(S_dac)とに基づいてアナログ電圧を生成するデジタル／アナログ変換回路(30)と、デジタル／アナログ変換回路が出力するアナログ電圧が入力され、第１クロック信号(CLK_C)に基づいてデジタル出力する比較回路(31)と、入力クロック信号(MCLK)から、第１クロック信号を生成するクロック生成回路(35)と、比較回路のデジタル出力(Vop, Von)に基づいて、デジタルコードを生成するＤＡＣ制御回路(33)と、を含む。クロック生成回路は、入力クロック信号が第１論理レベル(“H”)の場合、第１クロック信号の周期を第１周期とし、入力クロック信号が第２論理レベル(“L”)の場合、第１クロック信号の周期を第１周期より短い第２周期とする。
上記実施形態を適用することにより、処理能力を向上できるＡＤ変換回路を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態において、ＤＡＣは、図２に示す構成に限定されない。容量素子を用いた他の構成でも良く、例えば、容量素子の代わりに抵抗素子を用いた構成でも良い。
更に、上記実施形態において、逐次比較型ＡＤ変換回路は、図２に示す構成に限定されない。更には、ＡＤ変換回路は、逐次比較型ＡＤ変換回路に限定されない。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…無線通信機、１０…デジタル信号処理回路、１１…受信回路、１２…送信回路、１３…入出力回路、１４…アンテナ、２０…低雑音増幅回路、２１…ローパスフィルタ、２２…増幅回路、２３…ＡＤ変換回路、３０…デジタル／アナログ変換回路、３１…比較回路、３２…逐次比較レジスタ、３３…ＤＡＣ制御回路、３４…ＣＬＫ生成回路、３５…ＣＬＫ＿Ｃ生成回路、４０…サンプリング回路、４１…容量素子、４２〜４４…スイッチング素子、５０…比較検出回路、５１…ＣＬＫ＿Ｃ遅延回路、５２…ＣＬＫ＿Ｃ出力回路、５３…カウンタ、６１、６３ａ、６４ａ、６５ａ、６６ａ…インバータ、６２…フリップフロップ回路、６３〜６６…可変遅延反転回路、６３ｂ、６４ｂ、６５ｂ、６６ｂ…可変抵抗回路、７１〜７３、７６〜７８…トランジスタ、７４、７５、７９、８０…抵抗素子。

Claims (6)

  1. サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成するデジタル／アナログ変換回路と、
    前記デジタル／アナログ変換回路が出力する前記アナログ電圧が入力され、第１クロック信号に基づいてデジタル出力する比較回路と、
    入力クロック信号から、前記第１クロック信号を生成するクロック生成回路と、
    前記比較回路の前記デジタル出力に基づいて、前記デジタルコードを生成するＤＡＣ制御回路と
    を備え、前記クロック生成回路は、前記入力クロック信号が第１論理レベルの場合、前記第１クロック信号の周期を第１周期とし、前記入力クロック信号が第２論理レベルの場合、前記第１クロック信号の前記周期を前記第１周期より短い第２周期とするアナログ／デジタル変換回路。
  2. 前記クロック生成回路は、前記比較回路の前記デジタル出力と、前記入力クロック信号とに基づいて、前記第１クロック信号のパルス後のセトリング期間を制御する可変遅延回路を含む請求項１記載のアナログ／デジタル変換回路。
  3. 前記可変遅延回路は、
    入力端子に前記デジタル出力に基づく第１信号が入力され、電源電圧端子が第１可変抵抗回路を介して電源電圧線に接続され、接地電圧端子が接地された第１インバータ回路と、
    入力端子が前記第１インバータ回路の出力端子に接続され、電源電圧端子が前記電源電圧線に接続され、接地電圧端子が第２可変抵抗回路を介して接地された第２インバータ回路と、
    データ入力端子に前記入力クロック信号に基づく第２信号が入力され、クロック入力端子に前記第１クロック信号が入力され、前記第１可変抵抗回路を制御する第３信号、及び前記第２可変抵抗回路を制御する第４信号を出力するフリップフロップ回路と
    を含む請求項２記載のアナログ／デジタル変換回路。
  4. 前記第１可変抵抗回路は、
    一端が前記第１インバータ回路の電源電圧端子に接続された第１抵抗素子と、
    一端が前記第１抵抗素子の他端に接続され、他端が前記電源電圧線に接続された第２抵抗素子と、
    前記第２抵抗素子に並列に接続され、前記第３信号に基づいて制御される第１スイッチ回路と
    を含む請求項３記載のアナログ／デジタル変換回路。
  5. 前記第２可変抵抗回路は、
    一端が前記第２インバータ回路の接地電圧端子に接続された第３抵抗素子と、
    一端が前記第３抵抗素子の他端に接続され、他端が接地された第４抵抗素子と、
    前記第４抵抗素子に並列に接続され、前記第４信号に基づいて制御される第２スイッチ回路と
    を含む請求項３記載のアナログ／デジタル変換回路。
  6. 請求項１乃至５のいずれか一項記載のアナログ／デジタル変換回路を含む受信回路と、
    前記受信回路から送信されたデジタル信号を処理する処理回路と、
    前記処理回路から送信されたデジタル信号をアナログ信号に変換して出力する送信回路とを備える無線通信機。
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