JP5481809B2 - コンパレータ回路及びそれを有するアナログデジタルコンバータ - Google Patents
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Description
入力信号が判定値より大きいか小さいかを示す判定信号を出力するコンパレータ回路において、
前記入力信号と第1の比較値とを比較し第1の判定信号を生成する第1のコンパレータと,
前記入力信号と,前記第1の比較値と異なる第2の比較値とを比較し第2の判定信号を生成する第2のコンパレータと,
前記第1及び第2の判定信号のうち先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有することを特徴とするコンパレータ回路。
付記1において,
前記第1の比較値は前記判定値より所定のずれ値大きく,第2の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
付記1において,
前記出力選択回路は,前記第1または第2の判定信号のいずれかが判定結果の値に変化したことに応答して,当該判定結果の値に変化した第1または第2の判定信号を選択して出力することを特徴とするコンパレータ回路。
付記1または3において,
前記出力選択回路は,前記第1または第2の判定信号の選択に応答して,判定終了信号を出力することを特徴とするコンパレータ回路。
付記1において,
前記第1,第2のコンパレータは,それぞれ,
前記入力信号をゲートに入力し第1の出力端子に第1の電流を供給する第1のトランジスタと,前記第1又は第2の比較値をゲートに入力し第2の出力端子に第2の電流を供給する第2のトランジスタと,前記第1及び第2の出力端子の前記第1及び第2の電流による電位差に応じて前記第1及び第2の出力端子の電位差を増幅する増幅回路とを有することを特徴とするコンパレータ回路。
付記5において,
前記増幅回路は,前記第1及び第2の出力端子の電位をHレベルとLレベルとにラッチすることを特徴とするコンパレータ回路。
付記1において,
さらに,前記第1の判定信号または第2の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し,
前記遅延回路は,前記入力信号に前記判定値が入力されたとき,前記第1及び第2の判定信号が前記出力選択回路に出力されるタイミングが一致するように遅延時間が設定されることを特徴とするコンパレータ回路。
付記7において,
さらに,前記出力選択回路による第1または第2の判定信号のいずれが先に生成されたかを検出し、検出結果に応じて,前記第1及び第2の判定信号に対応する第1及び第2の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とするコンパレータ回路。
付記7または8において,
前記第1の比較値は前記判定値より所定のずれ値大きく,第2の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
アナログ入力信号をデジタル出力信号に変換する逐次比較型アナログデジタルコンバータにおいて,
付記1に記載のコンパレータ回路と,
前記コンパレータ回路が出力する前記判定信号を逐次記憶し前記デジタル出力信号を出力するレジスタ回路と,
前記判定信号の判定結果に応じて,前記第1及び第2の比較値を逐次生成する比較値生成ユニットとを有し,
前記デジタル出力信号のビット数の回数,前記コンパレータ回路が前記判定信号を逐次出力することを特徴とする逐次比較型アナログデジタルコンバータ。
付記10において,
前記アナログ入力信号が前記コンパレータ回路に前記入力信号として入力され,
前記比較値生成ユニットは,前記判定信号の判定結果に応じて前記判定値を生成する判定値生成回路を有し,前記判定値に第1及び第2のずれ値を加算して前記第1及び第2の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
付記10または11において,
前記コンパレータは,判定クロックに同期して,リセット動作と判定動作とを繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。
付記10または11において,
前記出力選択回路は,前記第1または第2の判定信号の選択に応答して,判定終了信号を出力し,
前記コンパレータは,前記判定終了信号に応答して,リセット動作と判定動作とを行い,
前記比較値生成ユニットは,前記判定終了信号に応答して,前記第1及び第2の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
付記10または11において,
前記コンパレータ回路は,さらに,前記第1の判定信号または第2の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し,
前記遅延回路は,前記入力信号に前記判定値が入力されたとき,前記第1及び第2の判定信号が前記出力選択回路に出力されるタイミングが一致するように前記遅延の時間が設定されることを特徴とする逐次比較型アナログデジタルコンバータ。
付記14において,
前記コンパレータ回路は,さらに,前記出力選択回路による第1または第2の判定信号のいずれが先に生成されたかの検出結果に応じて,前記第1及び第2の判定信号に対応する第1及び第2の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とする逐次比較型アナログデジタルコンバータ。
COMP1,2:第1,第2のコンパレータ
Va:入力電圧
Vr+V1,Vr+V2:比較値
Vq1,Vq1b,Vq2,Vq2b:第1,第2の判定信号
16:出力選択回路
Vo:判定信号
Claims (8)
- 入力信号が判定値より大きいか小さいかを示す比較判定信号を出力するコンパレータ回路において,
サンプルホールドされ一定値に保持された前記入力信号の値と前記判定値より第1のずれ値大きい第1の比較値との比較結果に基づき,前記入力信号の値と第1の比較値との差に応じた時間後に第1の判定信号を生成する第1のコンパレータと,
前記一定値に保持された入力信号の値と前記判定値より第2のずれ値小さい第2の比較値との比較結果に基づき,前記入力信号の値と第2の比較値との差に応じた時間後に第2の判定信号を生成する第2のコンパレータと,
前記第1及び第2の判定信号のうち先に生成された信号を選択して前記比較判定信号として出力する出力選択回路とを有することを特徴とするコンパレータ回路。 - 入力信号が判定値より大きいか小さいかを示す比較判定信号を出力するコンパレータ回路において,
サンプルホールドされ一定値に保持された前記入力信号の値と前記判定値より第1のずれ値大きい第1の比較値との比較結果に基づき,前記入力信号の値と第1の比較値との差に応じた時間後に第1の判定信号を生成する第1のコンパレータと,
前記一定値に保持された入力信号の値と前記判定値より第2のずれ値小さい第2の比較値との比較結果に基づき,前記入力信号の値と第2の比較値との差に応じた時間後に第2の判定信号を生成する第2のコンパレータと,
前記第1及び第2の判定信号のうち先に生成された信号を選択して前記比較判定信号として出力する出力選択回路とを有し,
さらに,前記第1の判定信号または第2の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し,
前記遅延回路は,前記入力信号に前記判定値が入力されたとき,前記第1及び第2の判定信号が前記出力選択回路に出力されるタイミングが一致するように遅延時間が設定されることを特徴とするコンパレータ回路。 - 請求項2において,
さらに,前記出力選択回路による第1または第2の判定信号のいずれが先に生成されたかを検出し,検出結果に応じて,前記第1及び第2の判定信号に対応する第1及び第2の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とするコンパレータ回路。 - アナログ入力信号をデジタル出力信号に変換する逐次比較型アナログデジタルコンバータにおいて,
入力信号が判定値より大きいか小さいかを示す比較判定信号を出力するコンパレータ回路であって,サンプルホールドされ一定値に保持された前記アナログ入力信号の値と前記判定値より第1のずれ値大きい第1の比較値との比較結果に基づき,前記アナログ入力信号の値と第1の比較値との差に応じた時間後に第1の判定信号を生成する第1のコンパレータと,前記一定値に保持されたアナログ入力信号の値と前記判定値より第2のずれ値小さい第2の比較値との比較結果に基づき,前記アナログ入力信号の値と第2の比較値との差に応じた時間後に第2の判定信号を生成する第2のコンパレータと,前記第1及び第2の判定信号のうち先に生成された信号を選択して前記比較判定信号として出力する出力選択回路とを有するコンパレータ回路と,
前記コンパレータ回路が出力する比較判定信号を逐次記憶し前記デジタル出力信号を出力するレジスタ回路と,
前記比較判定信号の判定結果に応じて,前記第1及び第2の比較値を逐次生成する比較値生成ユニットとを有し,
前記デジタル出力信号のビット数の回数,前記コンパレータ回路が前記比較判定信号を逐次出力することを特徴とする逐次比較型アナログデジタルコンバータ。 - 請求項4において,
前記アナログ入力信号が前記コンパレータ回路に前記入力信号として入力され,
前記比較値生成ユニットは,前記比較判定信号の判定結果に応じて前記判定値を生成する判定値生成回路を有し,前記判定値に前記第1及び第2のずれ値を加算して前記第1及び第2の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。 - 請求項4または5において,
前記コンパレータは,判定クロックに同期して,リセット動作と判定動作とを繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。 - 請求項4または5において,
前記出力選択回路は,前記第1または第2の判定信号の選択に応答して,判定終了信号を出力し,
前記コンパレータは,前記判定終了信号に応答して,リセット動作と判定動作とを行い,
前記比較値生成ユニットは,前記判定終了信号に応答して,前記第1及び第2の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。 - 請求項4または5において,
前記コンパレータ回路は,さらに,前記第1の判定信号または第2の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し,
前記遅延回路は,前記入力信号に前記判定値が入力されたとき,前記第1及び第2の判定信号が前記出力選択回路に出力されるタイミングが一致するように前記遅延の時間が設定されることを特徴とする逐次比較型アナログデジタルコンバータ。
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JP2007218805A (ja) * | 2006-02-17 | 2007-08-30 | Advantest Corp | 測定装置および測定方法 |
US7205921B1 (en) * | 2006-03-27 | 2007-04-17 | Intel Corporation | Hybrid analog-to-digital converter |
JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ad変換器 |
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