CN111030693B - 模数转换器 - Google Patents

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Abstract

本申请公开了一种模数转换器，包括第一比较器、第二比较器以及互相连接的逻辑电路和数模转换器，第一比较器的正输入端与第二比较器的负输入端同时连接到模拟输入端，第一比较器的负输入端和第二比较器的正输入端分别连接到数模转换器，第一比较器的使能输入端和第二比较器的使能输入端同时与逻辑电路的使能输出端相连接，第一比较器的输出端和第二比较器的输出端分别连接到逻辑电路；逻辑电路用于输出使能信号使第一比较器和第二比较器进入锁存状态。本申请的模数转换器，能够以Level‑Crossing采样模式进行采样，并通过时域屏蔽技术在时域屏蔽时间内屏蔽掉输入信号的噪声的影响，规避掉大量可能由信号噪声导致的无效采样，节省了大量不必要的功耗开销。

Description

模数转换器
技术领域
本申请涉及集成电路技术领域，具体涉及一种基于时域屏蔽技术的、抗信号噪声的事件驱动型Level-Crossing模数转换器。
背景技术
随着信息技术的高速发展，物联网等新兴应用场景正在逐渐进入人们视野，因此移动电子设备在当下以及未来呈现爆炸式的数量增长，但同时，它们对芯片的功耗和成本提出了严格的要求。这些设备常使用小容量电池以平衡成本、体积和重量等因素，为了避免频繁更换电池所造成的不可接受的材料成本和人工成本，需要芯片具有极低的功耗。此外，物联网等应用中的芯片常处于持续开启的工作状态，随时待命，以实时处理可能内含在信号中的事件。
考虑芯片的数据处理方式，相比于直接对传感器采集到的模拟信号进行处理，先进行模拟信号数字化再进行数字域的处理能带来性能、功耗、准确性、可靠性等诸多好处，因此超低功耗ADC(模数转换器)在物联网等领域的芯片中极为重要。
传统的基于奈奎斯特采样模式的ADC以固定的采样频率对信号进行采样。然而，物联网领域中包含事件的信号往往是随机到来且间隔时间较长的(例如：烟雾报警器测到火灾的周期可能长达数年)，传统ADC通常需要较高采样频率以保证不遗漏任何随时可能到来的事件，因此，芯片在长时间的待机的过程中即使不出现携带目标事件的信号，ADC也会持续不断的进行采样量化工作，浪费了大量功耗。近年来，一种新型的基于Level Crossing(LC)采样模式的ADC被广泛研究，基于新型采样模式的ADC只有当信号变化时才进行采样，信号变化越剧烈，采样频率越高，信号平缓时具有极低的采样频率以保持超低功耗，因此，这种事件驱动的自适应采样模式ADC在物联网等应用中具有超低功耗潜力。
然而，相比于传统ADC，新型LC-ADC因信号事件驱动的工作模式而对信号噪声更为敏感，一旦有用信号中包含无用噪声，LC-ADC可能会因为噪声的驱动而进行大量的无效采样，从而浪费大量功耗，因此抗信号噪声是LC-ADC面临的主要挑战。目前国内外研究中针对LC-ADC提出的抗信号噪声方法通常基于幅度域操作，例如使用滞回比较器、幅度滞回DAC等。在一定程度上能消除幅度低于某个设计阈值的噪声的影响，然而，一旦噪声的幅度大于设计的幅度滞回的量，仍然会产生不必要采样，浪费功耗。再者，基于幅度域的操作常常以牺牲ADC精度为代价。因此目前为止，还没有一种不在幅度域提高LC-ADC抗信号噪声能力的技术，所以仍没有真正适应于物联网等领域的具有超低功耗的ADC。
发明内容
本申请的目的是提供一种模数转换器。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种模数转换器，包括第一比较器、第二比较器以及互相连接的逻辑电路和数模转换器，所述第一比较器的正输入端与所述第二比较器的负输入端同时连接到模拟输入端，所述第一比较器的负输入端和所述第二比较器的正输入端分别连接到所述数模转换器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述逻辑电路的使能输出端相连接，所述第一比较器的输出端和所述第二比较器的输出端分别连接到所述逻辑电路；所述逻辑电路用于输出使能信号使所述第一比较器和所述第二比较器进入锁存状态。
进一步地，所述模数转换器还包括设置于所述逻辑电路和所述数模转换器之间的计数器，所述计数器分别与所述逻辑电路和所述数模转换器电连接。
进一步地，所述逻辑电路包括D触发器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述D触发器的使能输出端相连接。
进一步地，所述逻辑电路还包括第一或门、第二或门、取反电路、与门、移位寄存器、第一延迟单元、第二延迟单元、第三延迟单元和第四延迟单元；所述第一比较器的输出端连接所述第一或门的一输入端，所述第二比较器的输出端连接所述第一或门的另一输入端；所述第一比较器的输出端连接所述与门的一输入端，所述第二比较器的输出端通过所述取反电路连接所述与门的另一输入端；所述第一或门的输出端分别连接所述第一延迟单元的输入端、所述第三延迟单元的输入端和所述第四延迟单元的输入端；所述与门的输出端连接所述第二延迟单元的输入端；所述第一延迟单元的输出端和所述第二延迟单元的输出端分别连接到所述移位寄存器；所述第四延迟单元的输出端与所述第二或门的一输入端相连接；所述第二或门的输出端和另一输入端分别连接所述移位寄存器；所述移位寄存器与所述数模转换器相连接。
进一步地，所述第四延迟单元的延迟时间、所述第一延迟单元的延迟时间、所述第二延迟单元的延迟时间和第三延迟单元的延迟时间由大到小依次递减。
进一步地，所述取反电路包括反相器。
进一步地，所述D触发器为边沿复位的D触发器。
进一步地，所述D触发器的D端接入有高电平。
进一步地，所述数模转换器为基于电阻分压的数模转换器。
进一步地，所述数模转换器对所述第二比较器的正输入端的输入值比所述数模转换器对所述第一比较器的负输入端的输入值大两个最低有效位。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的模数转换器，能够以不同于传统奈奎斯特采样模式的Level-Crossing采样模式进行采样，并通过每次采样后立刻锁存比较器的方式实现时域屏蔽，在时域屏蔽时间内屏蔽掉输入信号的噪声的影响，规避掉大量可能由信号噪声导致的无效采样，节省了大量不必要的功耗开销。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请的一实施方式的模数转换器的电路图；
图2示出了本申请的另一实施方式的模数转换器的电路图；
图3示出了图1所示实施方式的模数转换器的详细电路图；
图4为Level-Crossing采样模式与奈奎斯特采样模式的采样原理对比示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本申请的一个实施例提供了一种模数转换器，包括第一比较器、第二比较器以及互相连接的逻辑电路和数模转换器，所述第一比较器的正输入端与所述第二比较器的负输入端同时连接到模拟输入端，所述第一比较器的负输入端和所述第二比较器的正输入端分别连接到所述数模转换器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述逻辑电路的使能输出端相连接，所述第一比较器的输出端和所述第二比较器的输出端分别连接到所述逻辑电路；所述逻辑电路用于输出使能信号使所述第一比较器和所述第二比较器进入锁存状态。
例如，如图1所示的模数转换器，包括比较器组1、逻辑电路2和数模转换器4，比较器组1包括上比较器(第一比较器)和下比较器(第二比较器)，上比较器(第一比较器)和下比较器(第二比较器)均带有使能输入端。逻辑电路输出的使能信号能够同时输入上比较器的使能输入端和下比较器的使能输入端，从而使上比较器和下比较器进入锁存状态。
在某些实施方式中，所述模数转换器还包括设置于所述逻辑电路和所述数模转换器之间的计数器，所述计数器分别与所述逻辑电路和所述数模转换器电连接。
例如，如图2所示，另一实施方式的模数转换器，包括比较器组1、逻辑电路2、计数器3和数模转换器4。逻辑电路输出接计数器3；计数器3的数字输出(Digital Output)接数模转换器4。该模数转换器是基于时域屏蔽技术的抗信号噪声的事件驱动型Level-Crossing(LC)ADC架构，该模数转换器包括：带使能端的比较器组1、逻辑电路2、计数器3和DAC4。输入模拟信号到带使能端的比较器组1；比较器组1输出接逻辑电路2；逻辑电路2输出接计数器3；计数器3的数字输出(Digital Output)接数模转换器4；数模转换器4两路输出(DACout+LSB和DACout-LSB)接比较器组1的参考端，DACout+LSB和DACout-LSB的值相差两个LSB(Least Significant Bit，最低有效位)；逻辑电路2额外反馈一路使能信号(EN)给比较器组1。需要声明的是LC-ADC的内部电路实现有多种方法，但本实施方式中的“时域屏蔽技术”是一种通用的针对各种LC-ADC电路架构的抗噪方法，不脱离本申请及所附的权利要求的精神和范围内，各种替换和修改都是可能的。
在某些实施方式中，所述逻辑电路包括D触发器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述D触发器的使能输出端相连接。
在某些实施方式中，所述逻辑电路还包括第一或门、第二或门、取反电路、与门、移位寄存器、第一延迟单元、第二延迟单元、第三延迟单元和第四延迟单元；所述第一比较器的输出端连接所述第一或门的一输入端，所述第二比较器的输出端连接所述第一或门的另一输入端；所述第一比较器的输出端连接所述与门的一输入端，所述第二比较器的输出端通过所述取反电路连接所述与门的另一输入端；所述第一或门的输出端分别连接所述第一延迟单元的输入端、所述第三延迟单元的输入端和所述第四延迟单元的输入端；所述与门的输出端连接所述第二延迟单元的输入端；所述第一延迟单元的输出端和所述第二延迟单元的输出端分别连接到所述移位寄存器；所述第四延迟单元的输出端与所述第二或门的一输入端相连接；所述第二或门的输出端和另一输入端分别连接所述移位寄存器；所述移位寄存器与所述数模转换器相连接。
在某些实施方式中，所述第四延迟单元的延迟时间、所述第一延迟单元的延迟时间、所述第二延迟单元的延迟时间和第三延迟单元的延迟时间由大到小依次递减。
在某些实施方式中，所述取反电路包括反相器。
在某些实施方式中，所述D触发器为边沿复位的D触发器。
在某些实施方式中，所述D触发器的D端接入有高电平。
在某些实施方式中，所述数模转换器为基于电阻分压的数模转换器。
在某些实施方式中，所述数模转换器对所述第二比较器的正输入端的输入值比所述数模转换器对所述第一比较器的负输入端的输入值大两个最低有效位。
本实施例中的模数转换器(ADC)能够实现以Level-Crossing采样模式进行采样，如图4所示，Level-Crossing采样模式不同于传统的奈奎斯特采样模式。奈奎斯特采样(Nyquist Sampling)是等时间间隔采样，需要固定的采样频率。而Level-Crossing采样(Level-Crossing Sampling)预先设置2N个等间隔电平(Nbit的ADC)，相邻电平的电位差为1LSB，一旦信号越过其中某一个电平，将会进行采样，Req脉冲代表发生采样，Dir脉冲代表信号正向越过预设电平(负向越过电平则Dir为逻辑0)，可以看出当信号混叠噪声时，噪声信号在预设电平附近的抖动会造成大量无效采样(大量Req脉冲产生)，从而导致大量功耗浪费。
例如，如图1和图3所示，模数转换器包括比较器组1、逻辑电路2和数模转换器4(DAC4)。比较器组1带有使能端。比较器组1包括上比较器1-1和下比较器1-2。逻辑电路2包括逻辑门、第一延迟单元t1、第二延迟单元t2、第三延迟单元t3和第四延迟单元t4，该四个延迟单元的延迟时间由大到小的排列顺序依次为第四延迟单元的延迟时间、第一延迟单元的延迟时间、第二延迟单元的延迟时间、第三延迟单元的延迟时间。逻辑门包括第一或门8、第二或门9和与门10。第一或门8、与门10、第一延迟单元t1、第二延迟单元t2、第三延迟单元t3和第四延迟单元t4组成延迟模块7。
图3所示的是为了解决如上所述的Level-Crossing采样所面临的信号噪声问题，而在图1所示架构的具体电路基础上实现的实施方式，其中，图1中的逻辑电路2包括边沿复位的D触发器6、延迟模块7、移位寄存器5和第二或门9；延迟模块7包括与门10、第一或门8、第一延迟单元t1、第二延迟单元t2、第三延迟单元t3和第四延迟单元t4。比较器组1为双比较器，包括上比较器(第一比较器)1-1和下比较器(第二比较器)1-2。模拟信号同时输入至上比较器的正端(+)和下比较器的负端(-)；双比较器的输出Out-P和Out-N连接逻辑电路-2(包括逻辑门和四个延迟单元t1，t2，t3，t4，延迟时间保证t4>t1>t2>t3)；延迟单元t1和t2的输出Req和Dir连接移位寄存器5；延迟单元t3的输出连接边沿复位的D触发器6的Ck端；延迟单元t4的输出和使能信号复位信号(En-Reset)分别连接或门的两个输入；或门的输出连接边沿复位D触发器的Rst端；边沿复位的D触发器的D端接高电平，其输出Q作为使能信号EN接回双比较器的使能端；移位寄存器5的输出接DAC4；DAC4的输出Ref.Up和Ref.Dn分别接上方比较器的负端(-)和下方比较器的正端(+)。其中边沿复位的D触发器在提供使能信号EN的同时因边沿复位的机制打破了异步电路的自锁，使电路能正常工作。DAC即数模转换器。
本实施方式实现时域屏蔽技术效果的原理具体为：当LC-ADC进行本次采样后，逻辑电路2反馈使能信号(EN)使比较器组1立刻进入锁存状态，不响应任何信号及噪声，该状态维持一个设定的时间(时域屏蔽时间)后，ADC重新进入等待采样的工作状态，此时才可由输入信号驱动进行下一次采样。在时域屏蔽时间内屏蔽掉输入信号的噪声对ADC的影响，规避掉大量可能由信号噪声导致的无效采样，节省了大量不必要的功耗开销。
本申请中的基于时域屏蔽技术的LC-ADC其能处理的最大信号带宽为所设计的时域屏蔽时间的倒数，因此，频带中高于信号有用频率的噪声都将被屏蔽。
本申请中的时域屏蔽技术需要通过带使能端口的比较器实施，不使能状态下的比较器处于锁存状态，不响应输入信号，因此屏蔽掉输入信号中的大量噪声。
本申请中的时域屏蔽技术在时域对输入信号的噪声进行了屏蔽，并保留有用信号，因此，在LC-ADC工作时，不会产生大量无效采样，从而使其具备真正的超低功耗特性。
本申请的技术方案提出了一种抗信号噪声的事件驱动型超低功耗模数转换器，可作为物联网等领域的超低功耗ADC模块的优先选择。
需要说明的是：
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本申请的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
本申请的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(DSP)来实现根据本申请实施例的虚拟机的创建装置中的一些或者全部部件的一些或者全部功能。本申请还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本申请的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。
应该注意的是上述实施例对本申请进行说明而不是对本申请进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本申请可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (8)

1.一种模数转换器，其特征在于，包括第一比较器、第二比较器以及互相连接的逻辑电路和数模转换器，所述第一比较器的正输入端与所述第二比较器的负输入端同时连接到模拟输入端，所述第一比较器的负输入端和所述第二比较器的正输入端分别连接到所述数模转换器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述逻辑电路的使能输出端相连接，所述第一比较器的输出端和所述第二比较器的输出端分别连接到所述逻辑电路；所述逻辑电路用于输出使能信号使所述第一比较器和所述第二比较器进入锁存状态；
所述逻辑电路包括D触发器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述D触发器的使能输出端相连接；
所述逻辑电路还包括第一或门、第二或门、取反电路、与门、移位寄存器、第一延迟单元、第二延迟单元、第三延迟单元和第四延迟单元；所述第一比较器的输出端连接所述第一或门的一输入端，所述第二比较器的输出端连接所述第一或门的另一输入端；所述第一比较器的输出端连接所述与门的一输入端，所述第二比较器的输出端通过所述取反电路连接所述与门的另一输入端；所述第一或门的输出端分别连接所述第一延迟单元的输入端、所述第三延迟单元的输入端和所述第四延迟单元的输入端；所述与门的输出端连接所述第二延迟单元的输入端；所述第一延迟单元的输出端和所述第二延迟单元的输出端分别连接到所述移位寄存器；所述第四延迟单元的输出端与所述第二或门的一输入端相连接；所述第二或门的输出端和另一输入端分别连接所述移位寄存器；所述移位寄存器与所述数模转换器相连接。
2.根据权利要求1所述的模数转换器，其特征在于，所述模数转换器还包括设置于所述逻辑电路和所述数模转换器之间的计数器，所述计数器分别与所述逻辑电路和所述数模转换器电连接。
3.根据权利要求1所述的模数转换器，其特征在于，所述第四延迟单元的延迟时间、所述第一延迟单元的延迟时间、所述第二延迟单元的延迟时间和第三延迟单元的延迟时间由大到小依次递减。
4.根据权利要求1所述的模数转换器，其特征在于，所述取反电路包括反相器。
5.根据权利要求1所述的模数转换器，其特征在于，所述D触发器为边沿复位的D触发器。
6.根据权利要求1所述的模数转换器，其特征在于，所述D触发器的D端接入有高电平。
7.根据权利要求1所述的模数转换器，其特征在于，所述数模转换器为基于电阻分压的数模转换器。
8.根据权利要求1所述的模数转换器，其特征在于，所述数模转换器对所述第二比较器的正输入端的输入值比所述数模转换器对所述第一比较器的负输入端的输入值大两个最低有效位。
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