JP2012182638A - アナログデジタル変換器 - Google Patents

Abstract

【課題】高速のAD変換器を提供する。
【解決手段】アナログ入力信号をデジタル出力信号に変換するAD変換器であって，アナログ入力信号と参照電圧とを比較して当該比較結果に応じたデジタル出力信号の各ビットを順次出力するN段の比較ユニットと，比較ユニットが出力するデジタル出力信号の各ビットに基づいて参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と，参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有する。そして，N段の比較ユニットは，それぞれ，前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と，比較器が判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し，トリガクロックに応答して，N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行う。
【選択図】図１

Description

本発明は，アナログデジタル変換器に関する。

アナログデジタル変換器（AD変換器またはADC）は，アナログ入力信号をデジタル出力信号に変換（AD変換）する。例えば，アナログ入力信号のアナログ電圧をデジタル出力信号の各ビットに対応する参照電圧と比較し，アナログ電圧の大きさをデジタル信号に変換する。

AD変換器は，変換したいアナログ入力信号をトラックアンドホールド回路またはサンプルアンドホールド回路でホールドし，そのホールドしたアナログ信号をAD変換する。AD変換器には，ホールドしたアナログ信号を複数ビットのデジタル信号に同時に変換するフラッシュ型ADCと，デジタル信号の上位ビットから順次判定する逐次比較型ADCとがある。本願は，逐次比較型ADCに関する。

逐次比較型AD変換器は，トラックアンドホールド回路またはサンプルアンドホールド回路と，デジタルアナログ変換器（ADC）と，ホールドしたアナログ信号とADCが生成する参照電圧とを比較する比較器と，比較器の比較結果を記憶するレジスタ回路と，比較結果に応じて参照電圧に対応するデジタル信号をDACに供給する制御回路を有する。そして，上位ビットから下位ビットまでバイナリサーチアルゴリズムで逐次比較を行うことで複数ビットのデジタル信号に変換する。

そして，変換方式として，クロックに同期して１ビットずつAD変換するクロック同期型と，１クロック内で全ビットのAD変換を行うクロック非同期型とがある。クロック非同期型AD変換器は，高速動作に対応しており，より高速化することが求められる。

特開平５−１５２９６０号公報 特開平５−１９９１１６号公報

近年において，逐次比較型AD変換器は，より高速に動作することが求められている。特に，高速動作が可能なクロック非同期型AD変換器は，ADCの分解能を示すデジタル信号のビット数を増やしても一回のAD変換時間を短くして，ADCのサンプリング周波数をより高くすることが求められる。

従来の逐次比較型AD変換器は，比較器などの内部のアナログ回路部分がAD変換器内の高速内部クロックに追従することができず，変換精度が著しく低下するという問題がある。

そこで，本発明の目的は，より高速化した逐次比較型AD変換器を提供することにある。

AD変換器の第１の側面は，アナログ入力信号をデジタル出力信号に変換するAD変換器であって，
前記アナログ入力信号と参照電圧とを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力するN段の比較ユニットと，
前記比較ユニットが出力する前記デジタル出力信号の各ビットに基づいて前記参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と，
前記参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有し，
前記N段の比較ユニットは，それぞれ，前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と，前記比較器が前記判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し，
トリガクロックに応答して，前記N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行う。

第１の側面によれば，より高速化した逐次比較型AD変換器を提供できる。

本実施の形態における逐次比較型AD変換器の回路図である。 比較ユニット内の比較器COMP1-4の回路図である。 論理回路１４の構成図である。 図１に示した第１の実施の形態における逐次比較型AD変換器の動作を示す図である。 アナログ入力信号Vinと参照電圧Vdacとの関係の一例を示す図である。 第２の実施の形態におけるAD変換器の回路図である。 第２の実施の形態における比較器COMP1-4の回路図である。 第２の実施の形態におけるAD変換器の動作を示す図である。 第３の実施の形態における８ビットのAD変換器の回路図である。 ３ビットシフトレジスタ３２の回路図である。 内部クロック制御回路３０の回路図である。 論理回路１４の回路図である。 第３の実施の形態におけるAD変換器の動作波形図である。 本実施の形態に対応する比較例のAD変換器の構成図である。 第１，第２の実施の形態のAD変換器と比較例のAD変換器とのシミュレーションの比較結果を示す図である。

図１は，本実施の形態における逐次比較型AD変換器の回路図である。このAD変換器は，アナログ入力信号Vinをトラックアンドホールド回路１０でホールドしたアナログ入力信号Vin_thをデジタル出力信号D1-D4に変換する。トラックアンドホールド回路１０は，外部クロック生成部１２が生成する外部クロックECLKがHレベルの間アナログ入力信号Vinをトラッキングし，Lレベルになるタイミングでそれをホールドする。トラックアンドホールド回路１０は，外部クロックECLKの立ち上がりエッジでアナログ入力信号Vinをサンプルホールドするサンプルホールド回路でもよい。外部クロックECLKは，それをトリガにしてAD変換器がAD変換を開始するトリガクロックである。

AD変換器は，ホールドしたアナログ入力信号Vin_thと参照電圧Vdacとを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力する４段の比較ユニットCU1-4と，比較ユニットが出力するデジタル出力信号の各ビットに基づいて参照電圧Vdacに対応する参照電圧生成デジタル信号DAC1-4を順次生成する論理回路１４と，参照電圧生成デジタル信号DAC1-4に基づいて参照電圧Vdacを生成するDA変換器１６とを有する。

４段の比較ユニットCU1-4は，それぞれ，前段からの状態制御信号CLK1-4の判定状態（Lレベル）への変化に応答してリセット状態から判定状態に遷移する比較器COMP1-3と，比較器が判定状態に遷移して比較結果を出力したときに後段への状態制御信号CLK2-4を判定状態にする状態制御信号生成部とを有する。状態制御信号生成部は，例えば，比較器COMP1-3の差動出力OP1-3，OM1-3を入力するEORゲートEOR1-3と，インバータINV1-3と，ORゲートOR1-3を有する。

初段の比較ユニットCU1への状態制御信号CLK1は，外部クロック生成回路１２が出力する外部クロック（トリガクロック）ECLKであり，外部クロックECLKがHレベルのときは，初段の状態制御信号CLK1がリセット状態（Hレベル）であり，ORゲートOR1-3を介して２−４段の状態制御信号CLK2-4もリセット状態（Hレベル）である。つまり，初期状態では，全段の比較ユニットCU1-4への状態制御信号CLK1-4がリセット状態（Hレベル）になる。

そして，この外部クロックECLKがHレベルからLレベルになると，初段の状態制御信号CLK1がリセット状態（Hレベル）から判定動作状態（Lレベル）になる。さらに，初段の比較器COMP1が判定動作をしてその差動出力OP1,OM1がH,LまたはL,Hになると，EORゲートEOR1が出力をHレベルにし，後段への状態制御信号CLK2がリセット状態（Hレベル）から判定動作状態（Lレベル）になる。この動作は，２段目の比較器COMP2，３段目の比較器COMP3，４段目の比較器COMP4にも伝達され，各比較ユニットの比較器が順次，逐次的に比較動作を行う。

各比較ユニットCU1-4は，さらに，各比較器COMP1-4の正側出力OP1-4を，EORゲートの出力の立ち上がりエッジに応答して取り込むフリップフロップDFF1-4を有し，そこでラッチされた比較結果DOUT1-4は，最上位から下位へのデジタル出力信号の各ビットの信号として，４ビットレジスタを有する制御回路１４に供給される。

図２は，比較ユニット内の比較器COMP1-4の回路図である。比較器COMP#(#=1-4)は，ゲートがバイアス電圧Vbでバイスされた負荷用のPチャネルトランジスタP1,P2と，正極入力IPと負極入力IMがそれぞれゲートに入力されるNチャネルトランジスタN7,N8と，ゲートとドレインが交差接続されてラッチ機能を有するNチャネルトランジスタN5,N6とを有する。さらに，内部クロックである状態制御信号/CLKが入力されるPチャネルトランジスタP3,P4と，電流回路用のNチャネルトランジスタN9とを有する。状態制御信号/CLKは，状態制御信号CLKの反転信号である。

図２の回路から明らかなとおり，状態制御信号CLKがHレベル，つまりその反転信号/CLKがLレベルのときは，トランジスタP3,P4が導通，トランジスタN9が非導通となり，出力対OP,OMはともにHレベルになる。これがリセット状態である。一方，状態制御信号CLKがLレベル，つまりその反転信号/CLKがHレベルのときは，トランジスタP3,P4が非導通，トランジスタN9が導通となり，入力対IP,IMの差に応じて出力対OP,OMがH,LまたはL,Hになり，トランジスタN5,N6によるラッチ回路により，出力対OP,OMの一方が電源VDD，他方がグランドVSSになる。これが判定動作状態である。

したがって，各比較ユニットにおいて，比較器COMP1-4がリセット状態なら，EORゲートは出力がLレベル，判定動作状態なら，EORゲートは出力がHレベルになる。

図３は，論理回路１４の構成図である。この論理回路１４は，各比較ユニットCU1-4が出力する比較結果DOUT1-4をラッチする４ビットレジスタ（RG1-4）１４−１と，参照電圧Vdacを生成するDAC回路への参照電圧生成デジタル信号DAC1-4を生成するSAR論理回路１４−２とを有する。

４ビットレジスタ１４−１は，４ビットの判定動作が終了した後に外部クロックECLKである状態制御信号CLK1がHレベルになると，その立ち上がりエッジに応答して，各比較ユニットのフリップフロップDFF1-4にラッチされている比較結果DOUT1-4を，４ビットのレジスタRG1-4に取り込む。

SAR論理回路１４−２は，（１）各比較ユニットCU1-4の比較タイミングに同期して，対応するデジタル信号DAC1-4をHレベルにし，（２）各比較ユニットの比較動作が完了した後は，比較結果DOUT1-4に応じてデジタル信号DAC1-4をHレベルまたはLレベルにする。そのため，SAR論理回路１４−２内の後段のORゲートは，前段のANDゲートの出力及び内部クロック/CLK4に応じてデジタル信号DAC1-4をHレベルにして上記の動作（１）を行い，さらに，上記動作（１）の後は，各比較ユニットの比較結果DOUT1-4それぞれに応じてデジタル信号DAC1-4をHレベル又はLレベルにする。

図４は，図１に示した第１の実施の形態における逐次比較型AD変換器の動作を示す図である。図４には，１回のAD変換動作が示され，１回のAD変換動作は，外部クロックECLKがHレベルのトラッキング期間とLレベルのホールド期間とからなる。すなわち，時間T1〜T5は以下のとおりである。
T1:アナログ入力信号Vinのトラッキング期間
T2:最上位ビットMSBの判定期間
T3:第２ビットの判定期間
T4:第３ビットの判定期間
T5:第４ビットの判定期間
さらに，各比較ユニットの比較器COMP1-4の動作状態は，以下のとおりである。
R:リセット状態（状態制御信号CLK=H）
J:判定動作状態（状態制御信号CLK=L）
X:動作不定状態
そして，図４には，各比較ユニットの内部クロックである状態制御信号CLK1-4のH,Lレベルの遷移も示されている。

図５は，アナログ入力信号Vinと参照電圧Vdacとの関係の一例を示す図である。この例では，アナログ入力信号Vinが参照電圧3Vre/4とVrefとの間の電位になっている。以下，図５の例について，図４を参照しながら第１の実施の形態の逐次比較型AD変換器の動作を説明する。

図４において，まず，時間T1において，アナログ入力信号Vinはトラックアンドホールド回路１０によりトラッキングされ，Vin=Vin_thとなる。このとき，外部クロックECLK=Hにより，内部クロックである状態制御信号CLK1＝H，さらに，ORゲートOR1,2,3により，他の状態制御信号CLK2,3,4=Hになっている。したがって，全ての比較器COMP1-4は全てリセット状態にある。

時間T2において，外部クロックECLK=Lになると，状態制御信号CLK1=Lとなり，比較器COMP1が判定状態になり最上位ビットMSBの判定が開始される。この時，SAR論理回路１４−２は，CLK1=L,CLK2=Hにより，DAC回路１６のデジタル入力信号のMSBのDAC1をHレベルにし，下位ビットのDAC2-4は全てLレベルにされ，DAC１６により生成される参照電圧Vdacは，以下の値となる。
Vdac = Vref/2*1 + Vref/4*0 + Vref/8*0 + Vref/16*0 = Vref/2 ・・・（１）
図５によると，Vin > Vdac= Vref/2なので比較器COMP1の出力（判定結果）はOP1=H, OM1=Lとなる。但し，状態制御信号CLK2〜4=Hのため他の比較器COMP2〜4はリセット状態である。

比較器COMP1の判定動作が終了するとその出力対OP,OMはH,LレベルまたはL,Hレベルになっている。そのため，EORゲートEOR1の出力が立ち上がり，その立ち上がりエッジで比較器COMP1の判定結果がフリップフロップDFF1によって保持され，後段の４ビットレジスタ回路に出力される。図５の例によれば，最上位ビットMSB（DOUT1）はHレベルに決定し，AD変換後のデジタル信号D1はHレベルである（D1=H）。

図４の時間T3において，ORゲートOR1の出力がHレベルからLレベルに変化することにより，内部クロックである状態制御信号はCLK2=Lとなり，比較器COMP2で2ビット目の判定が開始される。この時，DAC回路１６のデジタル入力信号の１ビット目DAC1は，時間T2での１ビット目の判定結果DOUT1＝Hにより，DAC1=Hにされ，2ビット目DAC2は，CLK2=L,CLK3=Hにより，DAC2=Hにされ，それ以下の下位ビットDAC3,4はLにセットされ，参照電圧Vdacは以下の値となる。
Vdac = Vref/2*1 + Vref/4*1 + Vref/8*0 + Vref/16*0 = 3Vref/4 ・・・（２）
図５の例によると，Vin > Vdac＝３Vref/4なので比較器COMP2の出力（判定結果）はOP2 = H, OM2 = Lとなる。但し，状態制御信号CLK3,4 = Hのため比較器COMP3,4はリセット状態にある。

比較器COMP2の判定終了後，EORゲートEOR2の出力の立ち上がりエッジで比較器COMP2の判定結果がフリップフロップDFF2によって保持され，後段の４ビットレジスタ回路１４に出力される。判定結果の２ビット目D2はHレベルに決定される（D2=H）。

次に，図４の時間T4において，ORゲートOR2の出力がHからLに変化することにより，内部クロックである状態制御信号がCLK3 = Lとなり，比較器COMP3で3ビット目の判定が開始される。この時，DAC回路のデジタル入力信号の１，２ビット目DAC1,2は，判定結果DOUT1,DOUT2により共にHレベルであり，3ビット目DAC3はCLK3=L, CLK4=HによりDAC3=Hになり，それ以下の下位ビットDAC4はLレベルにセットされ，参照電圧Vdacは以下の値となる。
Vdac = Vref/2*1 + Vref/4*1 + Vref/8*1 + Vref/16*0 = 7Vref/8 ・・・（３）
図５によると，Vin < Vdac＝7Vref/4であり，比較器COMP3の出力（判定結果）はOP3=L, OM3=Hとなる。但し，CLK4=Hのため比較器COMP4はリセット状態にある。

比較器COMP3の判定終了後，EORゲートEOR3の出力の立ち上がりエッジで比較器COMP3の判定結果がフリップフロップDFF3によって保持され，後段の４ビットレジスタ回路に出力される。３ビット目D3はLレベルに決定する（D3=L）。

図４の時間T5において，ORゲートOR3の出力がHレベルからLレベルに変化することにより，内部クロックである状態制御信号はCLK4=Lとなり，比較器COMP4で最下位ビットLSBの判定が開始される。この時，DAC回路のデジタル入力信号DAC1,2,3は，判定結果DOUT1,2,3によりH,H,Lレベルであり，最下位のDAC4はCLK4=LによりDAC4=Hにセットされ，DAC１６が生成する参照電圧Vdacは以下の値となる。
Vdac = Vref/2*1 + Vref/4*1 + Vref/8*0 + Vref/16*1 = 13Vref/16 ・・・（４）
図５によると，Vin > Vdac＝13Vref/16なので比較器COMP4の出力（判定結果）はOP4=H, OM4=Lとなる。比較器COMP4の判定終了後，EORゲートEOR4の出力の立ち上がりエッジで比較器COMP4の判定結果がフリップフロップDFF4によって保持され，後段の４ビットレジスタ回路に出力される。最下位ビットのD4はHに決定される（D4=H）。

全ビットの判定が終了すると，外部クロックECLKがHレベルに変化し，各比較ユニット内のフリップフロップDFF-4がラッチしている判定結果DOUT1-4が，内部クロックCLK1(=ECLK)のHレベルへの立ち上がりエッジで，４ビットレジスタ１４−１にラッチされる。AD変換終了後，外部クロック信号ECLKがHレベルになることにより，再び図４の時間T1の状態に戻る。図４の時間T1〜T4の動作を繰り返すことにより，外部クロックECLKに同期したAD変換動作が繰り返される。

上記の第１の実施の形態によれば，４つの比較ユニット内の比較器COMP1-4がリセット状態から，順次判定状態にされ，最上位から最下位ビットまでバイナリ探索により４ビットのデジタル信号DOUT1-4が順次，外部クロックECLKに非同期でかつ逐次的に判定される。従って，１つの比較器を４回使用する場合に比較して，比較器をリセット動作に戻すことが不要であるので，短時間で４ビットのデジタル信号の判定を完了することができる。したがって，外部クロックECLKの周波数を高くしてもAD変換器は追従することができる。

［第２の実施の形態］
第２の実施の形態では，第１の実施の形態のAD変換器において，比較器COMP1-4がそれぞれ判定動作を完了した後に，その比較器をパワーダウン状態にして，消費電流を省電力化する。

図６は，第２の実施の形態におけるAD変換器の回路図である。図１の第１の実施の形態と異なる構成は，各比較ユニットCU1-4内の比較器COMP1-4が，リセット状態，判定状態に加えてイネーブル状態とディセーブル状態（動作状態と動作停止状態）とを有することと，インバータINV1-4の出力が，イネーブル信号EN1-4として各比較器COMP1-4に入力される構成である。

比較器COMP1-4は，イネーブル信号EN1-4がHレベルのとき，状態制御信号CLK1-4のHレベルに応答して判定動作を行い，イネーブル信号EN1-4がLレベルになると，状態制御信号CLK1-4のレベルにかかわらず動作停止状態になり，貫通電流が流れないパワーダウン状態にされる。従って，各比較器COMP1-4は，初期状態でリセット状態になり電流を消費せず，判定状態になると判定動作により電流を消費し，判定動作後に動作停止状態になり再び電流を消費しない。つまり，省電力化を図ることができる。

図７は，第２の実施の形態における比較器COMP1-4の回路図である。図２の比較器の回路と異なる構成は，電流源トランジスタN9のゲートに状態制御信号/CLKとイネーブル信号ENとを入力するANDゲート２０が設けられていることである。それ以外は，図２と同じである。

この構成により，状態制御信号/CLKがLレベル（CLK=H）でリセット状態になり出力対OP,OMが共にVDDレベル（Hレベル）にされ，/CLK=H（CLK=L）で且つEN=Hで判定状態になり，状態制御信号/CLK=Hのままイネーブル信号EN=LでANDゲート２０の出力がLレベルになり，トランジスタN9が非導通になり貫通電流がなくなりパワーダウン状態になる。その後，再び状態制御信号/CLK＝Lレベルになると，トランジスタP3,P4が導通して，出力対OP,OMをVDDレベルに引き上げてリセット状態になる。

図８は，第２の実施の形態におけるAD変換器の動作を示す図である。この動作は，第１の実施の形態と同様に，図５のアナログ入力信号Vinが入力された場合の動作である。従って，各比較ユニットCU1-4が，外部クロックECLKのHレベルからLレベルへの変化に応答して，最上位ビットから最下位ビットまでの判定動作を逐次行うのは，第１の実施の形態と同じである。

ただし，第２の実施の形態の場合は，各比較ユニットCU1-4において比較器COMP1-4が比較動作を完了した後，対応するインバータINV1-4の出力がHレベルからLレベルに立ち下がることで，その比較器が動作停止状態になる。つまり，比較器の電流源トランジスタN9がオフになりパワーダウン状態になる。このパワーダウン状態はそのAD変換が完了するまで維持される。これが第１の実施の形態と異なる動作である。

すなわち，図８において，時間T2では，比較器COMP1が状態制御信号CLK1のLレベルに応答して比較動作を行った後，EORゲートEOR1の出力がHレベルに，インバータINV1の出力がLレベルになり，動作状態の比較器COMP1が動作停止状態（パワーダウン状態）になる。同様に，時間T3,T4,T5においても，それぞれの比較器COMP2,3,4が状態制御信号CLK2,3,4のLレベルに応答して比較動作を行った後，インバータINV2,3,4の出力がLレベルになり，イネーブル信号EN2,3,4がLレベルになり，比較器は動作状態から動作停止状態（パワーダウン状態）になる。これにより，比較器COMP1,2,3,4が比較動作を完了して比較結果が後段のフリップフロップDFF1,2,3,4にラッチされた後は，各比較器はパワーダウン状態にされるので，無駄に電流を消費することが防止される。

［第３の実施の形態］
第１，第２の実施の形態では，４ビットのデジタル出力信号を生成するために，４つの比較ユニットCU1-4を設けている。デジタル出力信号のビット数を４ビットより多くしてデジタル出力の分解能を高くするためには，比較ユニットCUの数をビット数に対応して増やすことが要求される。それでは回路規模が大きくなり好ましくない。

そこで，第３の実施の形態におけるAD変換器では，複数の比較ユニットによる４ビットの逐次比較動作を，複数回繰り返すことで，４ビットより多くのビット数，例えば８ビット，１２ビット，１６ビットなどのデジタル出力信号に変換する。

図９は，第３の実施の形態における８ビットのAD変換器の回路図である。図１に示した第１の実施の形態のAD変換器と同様に，アナログ入力信号Vinをトラックホールドするトラックアンドホールド回路１０と，ホールドしたアナログ入力信号Vin_thを参照電圧Vdacと比較する４段の比較ユニットCU1-4と，各比較ユニットの比較結果DOUT1-4をラッチし，比較結果に応じてデジタル信号DAC1-8を生成する論理回路１４と，デジタル信号DAC1-8をアナログの参照電圧Vdacに変換するDA変換器１６とを有する。第３の実施の形態の比較器は第１の実施の形態と同じ回路である。

そして，第１の実施の形態と異なり，第３の実施の形態のAD変換器は，４ビットの比較動作を２回繰り返すために，３ビットシフトレジスタ３２と，内部クロック制御回路（制御信号制御回路）３０とを有する。さらに，論理回路１４は，８ビットの比較結果をラッチする８ビットレジスタを有し，８ビットのデジタル信号DAC1-8を生成する。これが，第１の実施の形態のAD変換器と異なる。

図１０は，３ビットシフトレジスタ３２の回路図である。その動作波形図は後述の図１３に示される。３ビットシフトレジスタ３２は，外部クロックECLKと，１段目の比較ユニットCU1内のEORゲートEOR1の出力EOR1_Oと，４段目の比較ユニットCU4内のEORゲートEOR4の出力EOR4_Oとにより，制御信号CONT1,2,3を順番にLレベルからHレベルに制御する。

すなわち，図１０の回路図は，３つのフリップフロップ３２１，３２２，３２３からなり，初段のフリップフロップ３２１には反転外部クロック/ECLKがデータ入力され，２，３段目のフリップフロップ３２２，３２３には，前段のフリップフロップの出力Qがデータ入力される。また，それらのフリップフロップは，外部クロックECLKがHレベルになるとリセットされ出力ＱがＬレベルになる。そして，EOR1_Oの立ち上がりエッジに応答して初段フリップフロップ３２１がデータ入力Dを取り込み，EOR4_Oの立ち上がりエッジに応答して２段目，３段目のフリップフロップが前段のフリップフロップの出力Qをデータ入力Dとして取り込む。

図１３の動作波形図に示されるとおり，外部クロックECLKのHレベルにより３つのフリップフロップは全てリセットされ，それらの出力である制御信号CNT1,2,3は全てLレベルになる。４段の比較ユニットCU1-4が逐次比較動作を開始すると，最初に初段の比較ユニットCU1のEORゲートの出力EOR1_Oの立ち上がりに応答して，フリップフロップ３２１が反転外部クロック/ECLKのHレベルをラッチし，制御信号CNT1がHレベルになる。さらに，４段目の比較ユニットCU4内のEORゲートの出力EOR4_Oの立ち上がりに応答して，フリップフロップ３２２が制御信号CNT1=Hをラッチし，制御信号CNT2がHレベルになる。これで一周目の４ビットの比較動作が完了する。

そして，二周目の４ビットの比較動作中に，再度４段目の比較ユニットCU4内のEORゲートの出力EOR4_Oの立ち上がりに応答して，フリップフロップ３２３が制御信号CNT2=Hをラッチし，制御信号CNT3がHレベルになる。そして，最後に，外部クロックECLKがHレベルになると，再度全フリップフロップがリセットされ，制御信号CNT1,2,3が全てLレベルになる。

上記の制御信号CNT1,2,3では，一周目のAD変換での最上位ビットの比較動作が完了した時点で制御信号CNT1がHレベルになり，一周目のAD変換での４ビット目の比較動作が完了した時点で制御信号CNT2がHレベルになり，二週目のAD変換での４ビット目の比較動作が完了した時点で制御信号CNT3がHレベルなる。このような制御信号に応答して，内部クロック制御回路３０が内部クロックである状態制御信号CLK1を制御する。

図１１は，内部クロック制御回路３０の回路図である。内部クロック制御回路３０は，制御信号CNT1,2,3と２段目の比較ユニットのEORゲートの出力EOR2_Oとで，初段の内部クロックである状態制御信号CLK1を制御する。具体的には，外部クロックECLK=Hの間は，NORゲート３０５により状態制御信号CLK1はHレベルにされ，外部クロックECLK=Lの間は，３つのANDゲート３０１−３０３のいずれかがHレベルを出力すればNORゲート３０４がLレベルを出力して状態制御信号CLK1がLレベルにされ，ANDゲートが全てLレベルを出力すればNORゲート３０４がHレベルを出力して状態制御信号CLK1がHレベルにされる。その制御は，図１３に示されるとおりである。

図１２は，論理回路１４の回路図である。第３の実施の形態における論理回路１４は，８ビットレジスタ１４−１と，参照電圧を生成するデジタル信号DAC1-8を生成するSAR論理回路１４−２とを有する。

８ビットレジスタ１４−１は，上位側の４ビットのレジスタRG1-4が，一周目のDA変換が完了するタイミングで生成される制御信号CNT1の立ち上がりエッジに応答して，４つの比較ユニットCU1-4の判定結果DOUT1-4をラッチする。さらに，下位側の４ビットのレジスタRG5-8が，二周目のDA変換が完了するタイミングで生成される制御信号CNT3の立ち上がりエッジに応答して，４つの比較ユニットCU1-4の判定結果DOUT1-4をラッチする。

SAR論理回路１４−２は，図３のSAR論理回路１４−２と同様である。すなわち，SAR論理回路１４−２は，上位側の４ビットの判定動作中の参照電圧を生成するためのデジタル信号DAC1-4を生成する回路１４−２（１）と，下位側の４ビットの判定動作中の参照電圧を生成するためのデジタル信号DAC5-8を生成する回路１４−２（２）とを有する。上位側の回路１４−２（１）は，一周目のAD変換動作中にLレベルになる制御信号CNT2＝Lの反転信号/CNT2=Hにより，初段のANDゲートが内部クロックCLK1-4に応じて動作する。この動作は，図３と同じである。さらに，下位側の回路１４−２（２）は，二周目のAD変換動作中にHレベルになる制御信号CNT2のCNT2=Hにより，初段のANDゲートが内部クロックCLK1-4に応じて動作する。この動作も，図３と同じである。

図１３は，第３の実施の形態におけるAD変換器の動作波形図である。時間T1がトラッキング期間，時間T2-T5が一周目のAD変換動作期間，時間T6-T9が二周目のAD変換動作期間である。以下，その動作を詳述する。

一周目のAD変換動作
時間T1において，外部クロックECLKはHレベルであり，トラックアンドホールド回路１０がアナログ入力Vinをトラッキング（またはサンプリング）し，Vin = Vin_thとなる。この時，ORゲートOR1-4により内部クロックCLK1〜4は全てHレベルとなり，各比較器COMP1〜4はリセット状態となる。

時間T2では，時間T1で外部クロックECLKがLレベルに変化し，内部クロック制御回路３０のANDゲート３０１の出力がHレベルであるので，内部クロック制御回路３０の出力はCLK1 = Lとなっており，比較器COMP1は最上位ビット（MSB）の判定を開始する。この時，8bit SAR 論理回路１４−２から出力されるDAC回路１６のデジタル入力信号DAC1は，/CLK1=H，CLK2=H，/CNT2=Hにより，DAC1=Hに，それ以外の下位ビットDAC2-8はLにセットされる。

比較器COMP1によりアナログ入力Vin_th と 参照Vdacの比較動作が行われ，判定結果を出力対OP1,OM1に出力する。但し，内部クロックCLK2〜4 = Hのため他の比較器COMP2〜4はリセット状態にある。

比較器COMP1の判定終了後，EORゲートEOR1の出力EOR1_Oの立ち上がりエッジで比較器COMP1の判定結果がフリップフロップDFF1によって保持され，後段の８ビットレジスタ回路１４−１に出力され，最上位ビットMSB(D1)が決定する。そして，時間T2では，EORゲートEOR1の出力EOR1_O＝Hが3bitシフトレジスタ回路３２に入力され，制御信号CNT1=Hとなる。この時，制御信号CNT1,2,3は，H,L,Lになる。これによりANDゲート３０１の出力はLレベルになるが，ANDゲート３０２の出力はHレベルになり，CLK1=Lは維持される。

時間T3において，ORゲートOR1の出力がHレベルからLレベルに変化することにより，内部クロックである状態制御信号がCLK2=Lとなり，比較器COMP2が2ビット目の判定を開始する。この時，DAC回路１６の１ビット目のデジタル入力信号DAC1は，最上位ビットCOUT1に応じたレベルになり，2ビット目のデジタル入力信号DAC2は/CLK2=H，CLK3=H，/CNT2=HによりHレベルになり，それ以外の下位ビットDAC3-8はLレベルにセットされる。

比較器COMP2によりアナログ入力Vin_th と 参照電圧Vdacの比較動作が行われ，判定結果を出力対OP2,OM2に出力する。但し，内部クロックCLK3〜4=Hのため比較器COMP3〜4はリセット状態である。

比較器COMP2の判定終了後，EORゲートEOR2の出力EOR2_Oの立ち上がりエッジで比較器COMP2の判定結果がフリップフロップDFF2によって保持され，後段の８ビットレジスタ回路１４−１に出力され，2ビット目が決定する。同時にEORゲートEOR2の出力EOR2_Oが立ち上がり，内部クロック制御回路３０に入力され，ANDゲート３０２の出力がHからLレベルになり，内部クロックはCLK1=Hになる。

時間T4において，ORゲートOR2の出力がHからLに変化することにより，内部クロックCLK3=Lとなり，比較器COMP3が3ビット目の判定を開始する。同時に，時間T3での内部クロックCLK1のLからHへの変化により，比較器COMP1でリセット動作が開始される。この時，DAC回路１６の１，２ビット目のデジタル入力信号DAC1,2は，判定結果に依存したレベルになり，3ビット目DAC3は/CLK3=H，CLK4=H，/CNT2=HによりHレベルになり，それ以外の下位ビットDAC4-8はLレベルにセットされる。

そして，比較器COMP3がアナログ入力Vin_thと参照電圧Vdacの比較動作を行い，判定結果を出力対OP3,OM3に出力する。但し，内部クロックCLK4=Hのため比較器COMP4はリセット状態にある。比較器COMP3の判定終了後，EORゲートEOR3の出力の立ち上がりエッジで比較器COMP3の判定結果がフリップフロップDFF3によって保持され，後段の８ビットレジスタ回路に出力される。

次に，時間T5において，ORゲートOR3の出力がHからLに変化することにより，内部クロックCLK4=Lとなり，比較器COMP4が４ビット目の判定を開始する。同時に，内部クロックCLK2がHからLに変化し，２段目の比較器COMP2のリセット動作が開始される。この時，DAC回路１６が/CLK4=Hにより４ビット目のデジタル入力信号DAC4がHにセットされる。上位３ビットDAC1-3は，それぞれの判定結果DOUT1-3によるレベルであり，下位４ビットDAC5-8はLレベルのままである。そして，比較器COMP4が入力Vin_thと参照電圧Vdacの比較動作が行われ，判定結果を出力対OP4,OM4に出力する。

比較器COMP4の判定終了後，EORゲートEOR4の出力EOR4_Oの立ち上がりエッジで比較器COMP4の判定結果がフリップフロップDFF4によって保持され，後段の８ビットレジスタ回路１４−１に出力される。

また，フリップフロップDFF4によって判定結果が保持された後，EORゲートEOR4の出力EOR4_OがLからHレベルに変化することにより，3bitシフトレジスタ回路３２から制御信号CNT2=Hが出力される。で，一周目のAD変換動作が完了し，２周目のAD変換動作に移る。

二周目のAD変換動作
二周目のAD変換動作では，時間T6にて，制御信号CNT2=Hが内部クロック制御回路（状態制御信号制御回路）３０に入力されることにより，ANDゲート３０３の出力がLレベルからHレベルになり内部クロックCLK1が再びLレベルに変化し，比較器COMP1が5bit目の判定を開始する。以降，比較器COMP1〜COMP4が５bit目〜８bit目の比較動作を一周目と同様に順次行い，8bit(LSB)までのAD変換を行う。それが，図１３中の時間T6-T9である。

全ビットの変換終了後，EORゲートEOR4の出力EOR4_Oの立ち上がりエッジで制御信号がCNT3=Hになるか，または外部クロックECLKがHレベルになる。その結果，再び時間T1のトラッキングまたはサンプリング状態になる。これで，８ビットのAD変換が完了する。完了後は，内部クロック制御回路３０のANDゲート３０１の出力がHレベルになり，スタンバイ状態になる。

上記の時間T1〜T9の期間の動作を繰り返すことにより，８ビットのAD変換が外部クロックECLKに同期して行われる。ただし，各時間T2-T9での８ビットの判定動作は，外部クロックECLKとは非同期で逐次的に行われる。

以上の通り，第３の実施の形態では，８ビットの分解能を有するAD変換器を，４つの比較ユニットCU1-4で実現している。４つの比較ユニットによる逐次比較動作を，２回繰り返すことで，８ビットの分解能を有するAD変換器を構成できる。４回繰り返すことで，１６ビットの分解能を有するAD変換器を構成できる。しかも，各ビットの比較動作の間に，比較器をリセットする動作を行う必要がないので，８ビットのAD変換に要する時間を短くすることができる。

図１４は，本実施の形態に対応する比較例のAD変換器の構成図である。このAD変換器は，１個の比較器COMPを有し，トラックアンドホールド回路１０が保持したアナログ入力Vin_thをDAC回路１６が生成する参照電圧Vdacと比較し，比較結果OUTが論理回路１４に出力される。

図１４（Ｂ）の動作波形に示されるとおり，外部クロックECLKがLレベルになると内部クロックICLKがH,Lを繰り返す。比較器COMPは，内部クロックICLK=Lでリセット状態Rになり，ICLK=Hで判定状態になる。そして，論理回路１４が判定結果と判定対象ビットに応じて４ビットのデジタル信号DAC1-4を生成し，DAC回路がそのデジタル信号に対応した参照電圧Vdacを生成する。したがって，１つの比較器COMPは，内部クロックICLK=Hに応答して４回の判定動作を行い，その判定動作の間でICLK=Lに応答してそれぞれのリセット動作を行う。

図１５は，第１，第２の実施の形態のAD変換器と比較例のAD変換器とのシミュレーションの比較結果を示す図である。図１５において，横軸がAD変換器の分解能，つまりデジタル出力のビット数に対応し，縦軸がAD変換器の最大サンプリング周波数に対応する。最大サンプリング周波数とは，外部クロックECLKの周波数であり，AD変換器が１秒間にアナログ入力信号Vinをデジタル出力信号に変換できる回数である。したがって，この最大サンプリング周波数が高いほど，AD変換器のAD変換時間が短い，つまり高速であることを意味する。

図１５には，四角の比較例と菱形の第１，第２の実施の形態とが示されている。いずれの例も，AD変換器のデジタル出力のビット数が増えるほど，一回のAD変換に要する時間が長くなるので，サンプリング周波数は低くなっている。ただし，同じデジタル出力ビット数であれば，第１，第２の実施の形態のほうが，判定動作の間に比較器をリセットする必要がないので，一回のAD変換に要する時間が短く，サンプリング周波数は高くなっている。

シミュレーションの具体的な条件は，以下のとおりである。
比較器のリセット動作時間，判定動作時間は共に1[ns]
外部クロックECLKのデューティ比は25[%]
比較器以外の論理回路１４の遅延時間は比較器の動作時間と比較して十分小さい。

変換速度の計算式は，以下のとおりである。
（実施例）最大サンプリング周波数 = 1/Ts = 1/(Hw+J*N)
（従来例）最大サンプリング周波数 = 1/Ts = 1/{Hw+J*N+R*(N−1)}
ただし，Ts：外部クロック信号の周期，Hw：外部クロック信号のHレベルの幅，J：比較器の判定動作時間，R：比較器のリセット動作時間，N：AD変換器の分解能である。

図１５から，本実施の形態は比較例と比較して，最大で約2倍程度，最大AD変換速度（最大サンプリング周波数）を向上させることが可能である。AD変換のビット数，つまり分解能が大きいほど向上率が高くなる傾向にある。一方，第１，第２の実施の形態は，分解能を4ビットとすると，比較例に対して約1.75倍に周波数が向上している。

以上の通り，本実施の形態のAD変換器によれば，複数の比較ユニットを有し，上位ビットから下位ビットの判定動作を順番に逐次的におこなうことで，AD変換に要する時間を短縮することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
アナログ入力信号をデジタル出力信号に変換するAD変換器であって，
前記アナログ入力信号と参照電圧とを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力するN段の比較ユニットと，
前記比較ユニットが出力する前記デジタル出力信号の各ビットに基づいて前記参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と，
前記参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有し，
前記N段の比較ユニットは，それぞれ，前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と，前記比較器が前記判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し，
トリガクロックに応答して，前記N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行うAD変換器。

（付記２）
付記１において，
前記N段の比較ユニットの比較器は，全て，初期状態で前記リセット状態に制御され，
前記トリガクロックに応答して，初段の比較ユニットの比較器が前記リセット状態から判定状態に遷移し，
前記N段の比較ユニットの比較器は前記トリガクロックに非同期で順次比較動作をするAD変換器。

（付記３）
付記２において，
前記状態制御信号生成部は，前記後段への状態制御信号を前記判定状態にするときに，自段の比較器をパワーダウン状態にするAD変換器。

（付記４）
付記２において，
前記N段の比較ユニットが，前記順次比較動作をK回（Kは複数）繰り返すAD変換器。

（付記５）
付記４において，
さらに，前記トリガクロックに応答して，前記N段の比較ユニットのうち初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力し，さらに，１回目から前記K-1回目の前記順次比較動作では，最終段の比較ユニットの前記比較器が前記判定状態に遷移して比較結果を出力したときに，前記初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力する内部制御信号制御部を有するAD変換器。

（付記６）
付記５において，
前記N段の比較ユニットの各状態制御信号生成部は，自段の比較器が判定状態になるときに後段への状態制御信号を判定状態にし，自段の比較器がリセット状態になるときに後段への状態制御信号をリセット状態にし，
前記状態制御信号制御部は，さらに，前記初段の比較ユニットの比較器が前記判定状態に遷移して比較結果を出力した後に，前記初段の比較ユニットの比較器への前記状態制御信号をリセット状態にするAD変換器。

（付記７）
付記２〜４のいずれかにおいて，
前記トリガクロックは，第１の期間と第２の期間とを有し，
前記トリガクロックの第２の期間では，前記N段の比較ユニットの比較器は，全て，初期状態で前記リセット状態に制御され，前記トリガクロックの前記第２の期間から第１の期間に遷移したことに応答して，初段の比較ユニットの比較器が前記リセット状態から判定状態に遷移するAD変換器。

（付記８）
付記７において，
さらに，前記トリガクロックが第２の期間になるときに，前記N段の比較ユニットの比較器の比較結果を出力する出力レジスタを有するAD変換器。

CU1-4:比較ユニット COMP1-4:比較器
CLK1-4:内部クロック，状態制御信号 ECLK:トリガクロック，外部クロック
１０：トラックアンドホールド回路 １２：外部クロック発生回路
１４：論理回路 １６：DAC
Vdac:参照電圧 DAC1-4:参照電圧生成制御信号

Claims (5)

1. アナログ入力信号をデジタル出力信号に変換するAD変換器であって，
   前記アナログ入力信号と参照電圧とを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力するN段の比較ユニットと，
   前記比較ユニットが出力する前記デジタル出力信号の各ビットに基づいて前記参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と，
   前記参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有し，
   前記N段の比較ユニットは，それぞれ，前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と，前記比較器が前記判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し，
   トリガクロックに応答して，前記N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行うAD変換器。
2. 請求項１において，
   前記N段の比較ユニットの比較器は，全て，初期状態で前記リセット状態に制御され，
   前記トリガクロックに応答して，初段の比較ユニットの比較器が前記リセット状態から判定状態に遷移し，
   前記N段の比較ユニットの比較器は前記トリガクロックに非同期で順次比較動作をするAD変換器。
3. 請求項２において，
   前記状態制御信号生成部は，前記後段への状態制御信号を前記判定状態にするときに，自段の比較器をパワーダウン状態にするAD変換器。
4. 請求項２において，
   前記N段の比較ユニットが，前記順次比較動作をK回（Kは複数）繰り返すAD変換器。
5. 請求項４において，
   さらに，前記トリガクロックに応答して，前記N段の比較ユニットのうち初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力し，さらに，１回目から前記K-1回目の前記順次比較動作では，最終段の比較ユニットの前記比較器が前記判定状態に遷移して比較結果を出力したときに，前記初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力する内部制御信号制御部を有するAD変換器。

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