CN107947792B - 一种低功耗sar adc控制逻辑电路 - Google Patents

Abstract

本发明公开了一种低功耗SAR ADC控制逻辑电路，该控制逻辑电路包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；相比于传统电路结构，本发明中的数据寄存器模块(20)的逻辑单元仅需1个动态比较器即可同时储存SAR ADC模拟电路中的比较器双端输出，从而简化了SAR ADC的控制逻辑电路结构，能够有效降低控制逻辑电路部分的功耗，同时，由于本发明电路结构采用了较少的晶体管，从而有利于减小芯片面积。此外，由于动态比较器增加正反馈回路，数据传输延时较低，较传统电路，本发明电路的数据传输速度更快。

Description

一种低功耗SAR ADC控制逻辑电路

技术领域

本发明属于模拟数字转化集成电路领域，特别涉及一种低功耗SAR ADC控制逻辑电路。

背景技术

模数转换器(Analog to Digital Convert,ADC)作为模拟电路与数字电路的关键接口电路，在数据处理系统中起着重要的作用。逐次逼近型(Successive ApproximationRegister,SAR)ADC的小尺寸、中高分辨率以及低功耗等特点，使SAR ADC获得了很广的应用范围。2014年3月，ADI公司推出了一款18bit的SAR ADC AD7989-1，在100ksps采样速率下总功耗为700μW，可应用于电池供电设备、数据采集系统、医疗仪器等领域。近年来，随着便携式电子终端产品和可穿戴设备的快速发展，低功耗的微电子系统受到越来越多厂商的青睐。在微电子系统中，SAR ADC作为最核心的一部分，主要承担着模拟信号到数字信号的转换，由于SAR ADC需要经过多次比较才能得到量化结果，因此，SAR ADC在整个微电子系统占据了较大的功耗，为了满足移动设备对续航能力和稳定性的需求，降低SAR ADC电路的功耗具有十分重要的意义。

SAR ADC主要由采样开关(Switch)、比较器(Comparator)、控制逻辑电路(SARLogic)和数模转换器(DAC)这四部分组成。SAR ADC在控制逻辑电路的控制下完成逐次逼近的过程，控制逻辑电路根据比较器的输出结果确定每一位的数字输出。控制逻辑电路产生的控制信号将顺次地切换数模转换器的电容阵列。当一个采样周期完成后，对所有数字信号输出进行锁存并统一输出。通常，对于高速的SAR ADC电路而言，控制逻辑电路部分的功耗，在整个SAR ADC电路系统中仍然占据较大的功耗比例。因此，如何合理的简化SAR ADC的控制逻辑电路结构并降低控制逻辑电路的功耗，对于降低SAR ADC整体电路的功耗十分必要。

SAR ADC电路采用传统控制逻辑电路(如图1所示)设计会造成SAR ADC整体电路的性能不佳。这是主要是因为以下几点：

1)在SAR ADC单步转换过程中，传统控制逻辑电路需要采用3个D触发器来完成单步转换，其中包括一个D触发器用来产生移位信号，另外的两个D触发器分别用于锁存比较器的正向输出结果和负向输出结果。对于10位以上的SAR ADC电路设计而言，控制逻辑电路的结构将会变的冗余复杂，这将会增大SAR ADC电路的整体功耗。

2)在传统控制逻辑电路中，比较器的正向输出结果和负向输出结果从比较器的输出端到被储存在D触发器的输出端，需要经历两个D触发器的延时时间，延时较大从而不利于提高SAR ADC的工作速度。

3)对于N位的SAR ADC电路而言，采用传统控制逻辑电路至少需要3N个D触发器。由于使用了较多的晶体管，这将会增大SAR ADC整体电路芯片的面积，不利于小尺寸的SARADC电路设计。

因此，对于低功耗的SAR ADC而言，如何简化控制逻辑电路的复杂结构，降低控制逻辑电路部分的功耗，一直以来都是SAR ADC电路设计领域亟需解决的问题。

发明内容

为了解决上述问题，本发明提供了一种低功耗SAR ADC控制逻辑电路，该电路不仅能够降低SAR ADC的整体功耗，而且还可以减小芯片面积，提高SAR ADC的工作速度。

一种低功耗SAR ADC控制逻辑电路，包括移位寄存器模块(10)和数据寄存器模块(20)；

所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；

其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接到SAR ADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；

第n个改进D触发器的输出端与第n-1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SAR ADC电源电路的输出端；

第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1-N；

每个动态比较器的正向输入端和负向输入端分别连接至SAR ADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SAR ADC数字电路输出端相连；

每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SAR ADC模拟电路中的比较器COMP的输出端相连。

进一步地，所述第N个改进D触发器的输入端连接SAR ADC电源电路的输出端的电源端VDD，每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端的时钟信号端。

进一步地，所述改进D触发器中的MOS管M5和M6采用NMOS管，且M5和M6的源极连接SAR ADC电源电路的输出端的接地端GND。

进一步地，所述动态比较器包括两个反相器INV5、INV6，7个NMOS管M7、M8、M9、M10、M15、M16、M17，4个PMOS管M11、M12、M13、M14；

其中，NMOS管M15、M16、M17的源极接SAR ADC电源电路的输出端的接地端GND，NMOS管M15的漏极与NMOS管M7和M8的源极连接，NMOS管M7的栅极接动态比较器的正向输入端DP，NMOS管M8的栅极接动态比较器的负向输入端DN，NMOS管M7、M16的漏极接M9的源极，NMOS管M8、M17的漏极接M10的源极，NMOS管M9的漏极、PMOS管M11的漏极、PMOS管M13的漏极、NMOS管M10的栅极和PMOS管M12的栅极共同接到反相器INV5的输入端，NMOS管M10的漏极、PMOS管M12的漏极、PMOS管M14的漏极、PMOS管M11的栅极和NMOS管M9的栅极共同接到反相器INV6的输入端，PMOS管M13、M14和NMOS管M15的栅极共同接动态比较器的时钟端CK，PMOS管M11、M12、M13、M14的源极共同接SAR ADC电源电路的输出端的电源端VDD，NMOS管M16的栅极接到反相器INV5的输出端连接至动态比较器的正向输出端QP，NMOS管M17的栅极接到反相器INV6的输出端连接至动态比较器的反向输出端QN。

进一步地，所述第N个改进D触发器的输入端连接SAR ADC电源电路的输出端的接地端GND，每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端的时钟取反信号端。

进一步地，所述改进D触发器中的MOS管M5和M6采用PMOS管，且M5和M6的源极连接SAR ADC电源电路的输出端的电源端VDD。

进一步地，所述动态比较器包括两个反相器INV7、INV8，4个NMOS管M22、M23、M24、M25，7个PMOS管M18、M19、M20、M21、M26、M27、M28；

其中，PMOS管M26、M27、M28的源极接SAR ADC电源电路的输出端的电源端VDD，PMOS管M26的漏极与PMOS管M18、M19的源极连接，PMOS管M18的栅极接动态比较器的正向输入端DP，PMOS管M19的栅极接动态比较器的负向输入端DN，PMOS管M27、M18的漏极接PMOS管M20的源极，PMOS管M28、M19的漏极接PMOS管M21的源极，PMOS管M20的漏极、NMOS管M22的漏极、NMOS管M24的漏极、PMOS管M21的栅极和NMOS管M23的栅极共同接到反相器INV7的输入端，PMOS管M21的漏极、NMOS管M23的漏极、NMOS管M25的漏极、PMOS管M20的栅极和NMOS管M22的栅极共同接到反相器INV8的输入端，NMOS管M24、M25和PMOS管M26的栅极共同接动态比较器的时钟端CK，NMOS管M22、M23、M24和M25的源极共同接SAR ADC电源电路的输出端的接地端GND，反相器INV8的输入端连接动态比较器的正向输出端QP，反相器INV7的输入端连接动态比较器的反向输出端QN。

有益效果

本发明提供了一种低功耗SAR ADC控制逻辑电路，采用D触发器来实现移位寄存器的功能，通过采用动态比较器实现锁存器的功能，在SAR ADC单步转换过程中，相比于传统控制逻辑电路需要采用2个D触发器来储存SAR ADC模拟电路中的比较器双端输出结果，本发明仅需1个动态比较器即可同时储存SAR ADC模拟电路中的比较器双端输出结果；相比于传统电路需2个D触发器作为数据寄存器模块(20)的逻辑单元，本发明的数据寄存器模块(20)逻辑单元仅需1个动态比较器，且动态比较器结构简单，这有效减少了电路晶体管的数量，解决了传统电路结构复杂的问题；

本发明涉及的数据寄存器模块(20)在工作时，支路电流的数目有效减少，解决了传统电路功耗大的问题。同时，在动态比较器储存SAR ADC模拟电路中的比较器双端输出结果的过程中，动态比较器相比D触发器数据的传输路径更短，动态比较器的数据传输延时更低，解决了传统电路逻辑延时较长的问题。此外，由于本发明采用了较少的晶体管，本发明相对传统电路面积也有效减小。

附图说明

图1是SAR ADC传统控制逻辑电路结构示意图；

图2是本发明实施例一公开的一种低功耗SAR ADC控制逻辑电路结构示意图；

图3是图2中的低功耗SAR ADC控制逻辑电路整体时序原理图；

图4是本发明实施例一提供的一种改进D触发器电路结构示意图；

图5是图4中的改进D触发器电路时序原理图；

图6是本发明实施例一提供的一种动态比较器电路结构示意图；

图7是图6中的一种动态比较器电路时序原理图；

图8是本发明实施例二公开的另一种低功耗SAR ADC控制逻辑电路结构示意图；

图9是图8中的另一种低功耗SAR ADC控制逻辑电路整体时序原理图；

图10是本发明实施例二提供的一种改进D触发器电路结构示意图；

图11是本发明实施例二提供的一种动态比较器电路结构示意图；

图12是CMOS反相器电路结构示意图。

具体实施方式

以下结合附图及实施例，对本发明进行进一步详细说明。

实施例一：

参考图2，为本实施例提供的一种低功耗SAR ADC控制逻辑电路结构示意图，该控制逻辑电路包括移位寄存器模块(10)和数据寄存器模块20，其中，移位寄存器模块10的用来产生时钟信号CK(N)、CK(N-1)…CK1，数据寄存器模块20用来储存SAR ADC模拟电路中的比较器COMP双端输出结果。

图3是实施例一提供的低功耗SAR ADC控制逻辑电路整体时序原理图。其工作过程分为采样阶段和转换阶段，具体如下：

1)采样阶段：当采样信号CKS为高时，SAR ADC处于采样阶段，移位寄存器模块(10)和数据寄存器模块20均处于复位状态，移位寄存器模块10的输出CK(N)、CK(N-1)…CK1为低电平，数据寄存器模块20的输出DP(N)/DN(N)、DP(N-1)/DN(N-1)…DP1/DN1为低电平，此时输入信号VP和VN被采样并分别保持在数模转换电容阵列PDAC和NDAC电路中；

2)转换阶段：当采样信号CKS为低电平时，采样结束，SAR ADC进入转换阶段。每当SAR ADC模拟电路中的比较器完成一次比较，比较完成信号Valid由低电平跳变为高电平。当Valid第1次上升沿到来时，CK(N)由低电平跳变为高电平，此时数据寄存器模块(20)中的仅第N个动态比较器被触发，SAR ADC模拟电路中的比较器第1次比较结果VOP/VON被储存在第N个动态比较器的输出端DP(N)/DN(N)，由于CK(N-1)、CK(N-2)…CK1保持为低电平，故第N-1、N-2…1个动态比较器仍然处于复位状态，DP(N-1)/DN(N-1)、DP(N-2)/DN(N-2)…DP1/DN1仍然保持为低电平，此后CK(N)一直保持为高电平，且DP(N)和DN(N)状态保持不变直到下一次采样开始；当Valid第2次上升沿到来时，CK(N-1)由低电平跳变为高电平，CK(N-2)、CK(N-3)…CK1保持为低电平，此时数据寄存器模块(20)中的仅第N-1个动态比较器被触发，SAR ADC模拟电路中的比较器第2次比较结果VOP/VON被储存在第N-1个动态比较器的输出端DP(N-1)/DN(N-1)，由于CK(N-3)、CK(N-4)…CK1保持为低电平，故第N-3、N-4…1个动态比较器仍然处于复位状态，DP(N-3)/DN(N-3)、DP(N-4)/DN(N-4)…DP1/DN1仍然保持为低电平，此后CK(N-2)一直保持为高电平，且DP(N-2)和DN(N-2)状态保持不变直到下一次采样开始；

重复上述过程，直到最后一次Valid上升沿到来时，CK1由低电平变为高电平，此时数据寄存器模块20中的仅第1个动态比较器被触发，SAR ADC模拟电路中的比较器最后一次比较结果VOP/VON被储存在第1个动态比较器的输出端DP1/DN1，至此SAR ADC完成一次模拟信号到数字信号的转换，此时数据寄存器模块20的正向端输出DP(N)、DP(N-1)…DP1作为SAR ADC输出的数字信号。

图4和图5分别是本发明实施例一提供的一种D触发器电路结构示意图和时序原理图。由于常规D触发器不具备复位清0功能，本实施例在常规D触发器基础上，增加了NMOS管M5和M6复位管，在不增加电路功耗的同时，使得D触发器具有清0功能。具体的工作原理如下：当复位端SET为低电平时，每当CK由低电平跳变到高电平时，D触发器的输出端Q的状态与数据输入端D的状态保持一致，当CK保持为高电平或低电平时，D触发器的输出端Q的状态保持不变；当复位端SET为高电平时，NMOS管M5、M6导通，D触发器的输出端Q可迅速通过M5、M6将输出端电位拉低至低电平。采用N个D触发器构成移位寄存器模块10，用来为数据寄存器模块20提供CK(N)、CK(N-1)…CK1时钟控制信号。

图6和图7分别是本发明实施例一公开的一种动态比较器电路结构示意图和时序原理图，本发明采用的动态比较器电路结构简单，功耗低，不仅具有复位清0的功能，还可以在单相时钟的作用下，同时实现两路数据的锁存。该电路的两个NMOS管M7和M8作为输入对管，NMOS管M15给动态比较器提供尾电流，M9、M10、M11、M12构成锁存器结构，NMOS管M13、M14作为复位结构，为了提高动态比较器的数据的锁存速度，本发明中的动态比较器增加了一对NMOS管M16、M17，相当于增加了一条额外的正反馈回路，从而提高了动态比较器的速度。具体工作原理如下：当CK为低电平时，动态比较器处于复位阶段，NMOS管M15截止，PMOS管M13和M14导通，动态比较器的输出QP和QN输出低电平；当CK由低电平跳变到高电平时，动态比较器处于锁存阶段，差分输入端数据DP和DN迅速被锁存在差分输出端QP和QN；当CK保持高电平时，动态比较器处于保持阶段，差分输出端QP和QN不随差分输入端数据DP和DN变化而变化。

在本实施例中，控制逻辑电路的数据寄存器模块20的逻辑单元只需采用一个动态比较器，而传统电路的数据寄存器模块的逻辑单元采用两个D触发器，相比传统电路，本实施例提供的控制逻辑电路结构简单，功耗更低。

本实施例中所采用的反相器结构如图12所示，若忽略流过D触发器中MOS管M1-M6的电流，则流过D触发器支路的平均电流分布如图4所示，假设流过反相器INV0、INV1、INV2、INV3、INV4的平均电流分别为I0、I1、I2、I3、I4，且由于反相器INV0-INV5电路结构及晶体管的宽长比一致，故可认为5条支路的平均电流近似相等，因此，在SAR ADC的一个工作周期内，一个D触发器电路的平均功率可表示为：

P＝U·I≈VDD·(I0+I1+I2+I3+I4)≈5VDD·I0 (1)

若忽略流过动态比较器中MOS管M13和M14的电流，则流过动态比较器支路平均电流分布如图6所示，且由于反相器INV5和INV6电路结构及晶体管的宽长比一致，故可认为这两条支路平均电流近似相等，因此，在SAR ADC的一个工作周期内，一个动态比较器电路的平均功率可表示为：

P＝U·I≈VDD·(I0+I0`+I1+I1`)≈2VDD·I0+VDD·(I0`+I1`) (2)

进一步地，若将动态比较器的输入NMOS管M7、M8与反相器INV5和INV6中NMOS管的尺寸取一致，则可近似认为I0`＝I1`＝I0，最终，在SAR ADC的一个工作周期内，一个动态比较器电路的平均功率可表示为：

P≈2VDD·I0+VDD·(I0`+I1`)≈4VDD·I0 (3)

对于N bit的SAR ADC电路，若采用图1传统的控制逻辑电路，数据寄存器模块则需要2N个D触发器电路单元，由式(1)知，传统控制逻辑电路的数据寄存器模块的平均功率P1可表示为：

P1≈10N·VDD·I0 (4)

本实施例中的控制逻辑电路，数据寄存器模块20仅需要N个D触发器电路单元，由式(3)知，本实施例中的控制逻辑电路的数据寄存器模块的平均功率P2可表示为：

P2≈4N·VDD·I0 (5)

由于P2<<P1，所以本实施例提供的SAR ADC控制逻辑电路相比传统控制逻辑电路具有更低的功耗，适合应用于低功耗的SAR ADC电路设计中。

参考图4，D触发器的输入信号从输入端D输入，输出信号从Q端输出，在信号传输过程中需经过四个反相器，假设每个反相器的延时为t0，则一个D触发器的传输延时约为4t0；参考图6，动态比较器的输入信号从输入端DP/DN输入，输出信号从输出端QP/QN输出，在信号传输过程中需通过两个反相器和一个输入管，假设输入管的导通时间为t1，则一个动态比较器总的传输延时约为2t0+t1。在此基础上，对于N位的SAR ADC电路而言，至少需要N个比较器周期，才可完成一次A/D转换，采用传统控制逻辑电路，数据寄存器模块总传输延时T1约为4N*t0，采用本实施例的控制逻辑电路，数据寄存器模块总传输延时T2为N(2t0+t1)，由于t1小于t0，于是T2小于T1。因此，和传统控制逻辑电路相比，本实施例传输延时低。

此外，采用动态比较器作为数据寄存器模块20的逻辑单元，有效减少了控制逻辑电路的晶体管数量，从而节省了控制逻辑电路的面积，为设计小尺寸的SAR ADC电路提供了一种思路。

实施例二：

参考图8，本实施例中的低功耗SAR ADC的控制逻辑电路结构与实施例一基本相同，所不同的是，在实施例二中，移位寄存器模块10中的N个D触发器的复位端SET共同连接到采样时钟的反相端CKS，第N个D触发器的输入端D接GND。

图9是该实施例电路的整体时序原理图，如图9中所示，在采样阶段，移位寄存器模块10的输出CK(N)、CK(N-1)…CK1均为高电平，数据寄存器模块20的输出DP(N)/DN(N)、DP(N-1)/DN(N-1)…DP1/DN1均被复位为低电平；在转换阶段，当比较完成信号Valid高电平到来，CK(N)、CK(N-1)…CK1逐次降低为低电平，于是数据锁存器模块(20)中的第N、N-1…1个动态比较器逐个被触发并储存SAR ADC模拟电路中的比较器双端输出结果，直到CK1为低电平，此时，第1个动态比较器被触发并储存SAR ADC模拟电路中的比较器最后一次输出结果。

图10是实施例二提供的一种D触发器电路结构示意图，其电路结构与实施例一提供的D触发器结构基本一致，所不同的是，实施例二提供的D触发器，采用两个PMOS管M5和M6用来复位D触发器的输出，在SET低电平时，M5和M6导通，D触发器复位为高电平，在SET低电平时，D触发器开始正常工作。

图11是实施例二提供的一种动态比较器电路结构示意图，该电路的两个PMOS管M18、M19作为输入对管，PMOS管M26给动态比较器提供尾电流，M20、M21、M22、M23构成锁存器结构，NMOS管M24和M25作为复位结构，PMOS管M27、M28的增加相当于引入了一条额外的正反馈回路，有利于提高比较器的速度。与实施例一提供的一种动态比较器电路不同的是，该动态比较器在CK高电平时，动态比较器的输出端VOP和VON复位为低电平，在CK由高到低跳变时，差分输入端数据DP和DN迅速被锁存在差分输出端QP和QN；当CK保持低电平时，动态比较器处于保持阶段，差分输出端QP和QN不随差分输入端数据DP和DN变化而变化。

参考图8，本实施例中的数据寄存器模块20的逻辑单元仍然采用动态比较器电路，相比传统控制逻辑电路，本实施例同样具备功耗低、延时小和节省面积等优势，具体分析同实施例一基本一致，这里不再赘述。

以上所述，仅为本发明较佳的具体实施方式。需要指出的是：对于熟悉该技术领域的相关人员来说，对本发明的具体实施方式所做的改进和润色均不脱离本发明的权利要求书的范围，在不脱离本发明的原理前提下，这些改进和润色也应视为本发明的保护范围。

Claims (4)

1.一种低功耗SAR ADC控制逻辑电路，其特征在于，包括移位寄存器模块(10)和数据寄存器模块(20)；

所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；

其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接SARADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；

所述常规D触发器包括4个NMOS管M1、M2、M3、M4，5个反相器INV0、INV1、INV2、INV3、INV4；

其中，M2的漏极连接D触发器的输入端D，M1的漏极、M2的源极共同接到INV0输入端，INV0输出端、INV1输入端共同接到M4的漏极，INV1输出端接M1的源极，M4的源极、M3的漏极共同接到INV2的输入端，INV2输出端、INV3的输入端共同接到D触发器的反向输出端

INV3的输出端、M3的源极共同接到D触发器的正向输出端Q，M1和M4的栅极共同接到INV4的输入端CK，M2和M3的栅极共同接到INV4的输出端

第n个改进D触发器的输出端与第n-1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SAR ADC电源电路的输出端；

第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1-N；

每个动态比较器的正向输入端和负向输入端分别连接至SAR ADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SAR ADC数字电路输出端相连；

每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SAR ADC模拟电路中的比较器COMP的输出端相连；

所述第N个改进D触发器的输入端连接SAR ADC电源电路的输出端的电源端VDD，每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端的时钟信号端；

所述改进D触发器中的MOS管M5和M6采用NMOS管，且M5和M6的源极连接SAR ADC电源电路的输出端的接地端GND。

2.根据权利要求1所述的电路，其特征在于，所述动态比较器包括两个反相器INV5、INV6，7个NMOS管M7、M8、M9、M10、M15、M16、M17，4个PMOS管M11、M12、M13、M14；

其中，NMOS管M15、M16、M17的源极接SAR ADC电源电路的输出端的接地端GND，NMOS管M15的漏极与NMOS管M7和M8的源极连接，NMOS管M7的栅极接动态比较器的正向输入端DP，NMOS管M8的栅极接动态比较器的负向输入端DN，NMOS管M7、M16的漏极接M9的源极，NMOS管M8、M17的漏极接M10的源极，NMOS管M9的漏极、PMOS管M11的漏极、PMOS管M13的漏极、NMOS管M10的栅极和PMOS管M12的栅极共同接到反相器INV5的输入端，NMOS管M10的漏极、PMOS管M12的漏极、PMOS管M14的漏极、PMOS管M11的栅极和NMOS管M9的栅极共同接到反相器INV6的输入端，PMOS管M13、M14和NMOS管M15的栅极共同接动态比较器的时钟端CK，PMOS管M11、M12、M13、M14的源极共同接SAR ADC电源电路的输出端的电源端VDD，NMOS管M16的栅极接到反相器INV5的输出端连接至动态比较器的正向输出端QP，NMOS管M17的栅极接到反相器INV6的输出端连接至动态比较器的反向输出端QN。

3.一种低功耗SAR ADC控制逻辑电路，其特征在于，包括移位寄存器模块(10)和数据寄存器模块(20)；

所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；

其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接SARADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；

所述常规D触发器包括4个NMOS管M1、M2、M3、M4，5个反相器INV0、INV1、INV2、INV3、INV4；

其中，M2的漏极连接D触发器的输入端D，M1的漏极、M2的源极共同接到INV0输入端，INV0输出端、INV1输入端共同接到M4的漏极，INV1输出端接M1的源极，M4的源极、M3的漏极共同接到INV2的输入端，INV2输出端、INV3的输入端共同接到D触发器的反向输出端

INV3的输出端、M3的源极共同接到D触发器的正向输出端Q，M1和M4的栅极共同接到INV4的输入端CK，M2和M3的栅极共同接到INV4的输出端

第n个改进D触发器的输出端与第n-1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SAR ADC电源电路的输出端；

第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1-N；

每个动态比较器的正向输入端和负向输入端分别连接至SAR ADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SAR ADC数字电路输出端相连；

每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SAR ADC模拟电路中的比较器COMP的输出端相连；

所述第N个改进D触发器的输入端连接SAR ADC电源电路的输出端的接地端GND，每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端的时钟取反信号端；

所述改进D触发器中的MOS管M5和M6采用PMOS管，且M5和M6的源极连接SAR ADC电源电路的输出端的电源端VDD。

4.根据权利要求3所述的电路，其特征在于，所述动态比较器包括两个反相器INV7、INV8，4个NMOS管M22、M23、M24、M25，7个PMOS管M18、M19、M20、M21、M26、M27、M28；

其中，PMOS管M26、M27、M28的源极接SAR ADC电源电路的输出端的电源端VDD，PMOS管M26的漏极与PMOS管M18、M19的源极连接，PMOS管M18的栅极接动态比较器的正向输入端DP，PMOS管M19的栅极接动态比较器的负向输入端DN，PMOS管M27、M18的漏极接PMOS管M20的源极，PMOS管M28、M19的漏极接PMOS管M21的源极，PMOS管M20的漏极、NMOS管M22的漏极、NMOS管M24的漏极、PMOS管M21的栅极和NMOS管M23的栅极共同接到反相器INV7的输入端，PMOS管M21的漏极、NMOS管M23的漏极、NMOS管M25的漏极、PMOS管M20的栅极和NMOS管M22的栅极共同接到反相器INV8的输入端，NMOS管M24、M25和PMOS管M26的栅极共同接动态比较器的时钟端CK，NMOS管M22、M23、M24和M25的源极共同接SAR ADC电源电路的输出端的接地端GND，反相器INV8的输入端连接动态比较器的正向输出端QP，反相器INV7的输入端连接动态比较器的反向输出端QN。

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