CN112929026B - 一种基于可变比较器延时环路的saradc - Google Patents

Abstract

本发明属于模拟集成电路设计领域，涉及一种高速比较器延时方案，具体为一种基于可变比较器延时环路的SARADC。本发明通过对比较器环路进行可变延时，从而减少不必要的延时时间，并能够保证DAC电压的准确建立；同时在比较器工作完成之前，就提前给出比较器完成信号，并通过一定的延时保证逻辑正常，进一步提高环路速度。

Description

一种基于可变比较器延时环路的SARADC

技术领域

本发明属于模拟集成电路设计领域，涉及一种高速比较器延时方案，具体为一种基于可变比较器延时环路的SARADC。

背景技术

对于高速SARADC而言，一般采用异步时序来实现SAR逻辑，这样做速度快并且稳定性强。SAR的异步时序是将ADC工作分为三部分：DAC电压建立、比较器电压比较、SAR逻辑开关切换，这三个部分一直在反复的循环进行。比较器通常采用可再生比较器，使用锁存器结构实现信号的比较，在ADC工作的时候，它自身也一直在比较和复位两个状态中来回切换，比较状态用于比较DAC的电压的大小，复位阶段用于复位，准备下一次比较。

由于可再生比较器的工作速度是非常快的，通常比较器经过复位状态到达下一个比较状态的时候，DAC电压都没有建立完成。因此，为了确保比较器在比较状态到达的时候，DAC电压已经稳定的建立，需要在比较器内部环路中加入延时模块，传统延时模块是固定延时，一般采用MOS管电容接到信号链路上，实现延时功能。然而DAC的电压建立时间会随着量化的进行而减小，即量化第一位的时候，DAC的电压建立时间最大，量化第二位的时候，DAC的电压建立时间会比第一位小，同理第三位、第四位的建立时间会依次减小。采用固定延时，为了保证量化的准确性，必须按照最大的延时设定延时时间，这样做会浪费很多时间。

当比较器完成比较后，需要将完成比较的信号传递给SAR逻辑，SAR逻辑接收到信号开始工作。传统的方案是在比较器完成比较后给出完成比较信号，这种方案在先进工艺下，由于版图寄生和电路特性原因(电路特性指SAR逻辑接收到比较完成信号到工作还需要花一定的时间)，也会浪费一定的时间。

发明内容

针对上述提及的问题，本发明提出了一种基于可变比较器延时环路的SARADC，其基本思路是对比较器环路进行可变延时，从而减少不必要的延时时间，并能够保证DAC电压的准确建立。同时在比较器工作完成之前，就提前给出比较器完成信号，并通过一定的延时保证逻辑正常，进一步提高环路速度。

本发明具体技术方案为：

一种基于可变比较器延时环路的SARADC，包括DAC、SAR逻辑电路和可变比较器延时环路。

DAC的输入包括待量化的双端输入模拟信号和采样时钟信号，以及SAR逻辑电路输出的SAR逻辑信号；其输出与比较器相连。DAC采样双端输入模拟信号，根据SAR逻辑电路给出的SAR逻辑信号，产生相应的双端极板电压，并输出给比较器进行比较。

SAR逻辑电路的输入是可变比较器延时环路提供的比较结果和SAR逻辑使能信号，其输出有三个，第一个是输出给可变比较器延时环路的量化开始信号，它用于使能可变比较器延时环路；第二个是输出给可变比较器延时环路的量化标志位，量化标志位的位数由SARADC的位数决定，它的标志位比SARADC的位数少一位，它通过输出哪些位是0，哪些位是1来给出当前量化的是第几位，让可变比较器延时环路根据量化标志位决定延时的大小；第三个是输出给DAC的SAR逻辑信号，它的功能是给出SAR逻辑信号，使DAC产生下一次待比较的双端极板电压信号。

具体的，SAR逻辑电路在每次量化开始的时候会给出量化开始信号，一次量化里面包括多次比较，比较数量为SARADC的位数(以一个10位SARADC为例，一次量化需要比较10次)。SAR逻辑电路的量化标志位表示SARADC中各个位的量化完成情况，在该位没有量化的时候，这些信号都是低电平，当每一次量化完成后，对应位的低电平就变为高电平。

所述可变比较器延时环路包括比较器和改进比较器时序电路。

所述比较器为可再生比较器，它接受由改进比较器时序电路给出的比较器使能信号，并开始工作。比较器的输入有三个，一个是改进比较器时序电路输出的比较器使能信号；另外两个是由DAC输出的待比较的双端极板电压信号。比较器具有两个工作状态，一个是复位工作状态，一个是使能工作状态，每次比较开始的时候，比较器接收到比较器使能信号，从复位状态变为工作状态，比较待比较双端极板电压信号的大小并产生比较结果，比较结果输出给SAR逻辑电路，用于生成SAR逻辑信号。同时输出比较完成信号给改进比较器时序电路，使得改进比较器时序电路产生SAR逻辑使能信号，比较完成信号用于表明比较器已完成比较。

所述改进比较器时序电路包括门电路，可调延时电路，两个反相器链(记为反相器链1和反相器链2)以及固定延时电路。

所述门电路为或非门电路或与非门电路，由NMOS管和PMOS管组成的逻辑电路。在不同应用场合下，由于信号的0和1所表述的工作状态不同，根据表述的状态不同选择与非门或者或非门电路。门电路接收由SAR逻辑电路提供的量化开始信号和由比较器提供的比较完成信号，这两个信号通过门电路进行运算后将其结果输出到可调延时电路。

所述可调延时电路的输入有两个，一个是SAR逻辑电路提供的量化标志位，另一个是门电路提供的信号运算结果。可调延时电路的输出接到反相器链1；可调延时电路根据SAR逻辑提供的量化标志位来控制延时的大小，进而实现延时大小随着量化位数的增大而减小的可变延时。

反相器链1由不少于4个的反相器串联组成，且各反相器中PMOS和NMOS的宽长比随着反相器的排序依次增加，与可调延时电路连接的反相器为第一个反相器，第一个反相器PMOS和NMOS的宽长比最小，随后依次递增。反相器链1的最后一个反相器输出比较器使能信号给比较器。反相器链1的倒数第二个反相器在输出信号给下一个反相器的同时，也将该信号输出给固定延时电路，输出给固定延时电路的信号称为临时信号。

所述固定延时电路对反相器链1输入的临时信号进行延时，并输出到反相器链2；延时的大小需要保证临时信号经固定延时电路和反相器链2成为SAR逻辑使能信号之后，到达SAR逻辑电路并使能SAR逻辑电路的同时，比较器结果也同时输入到SAR逻辑电路。

反相器链2由不少于4个的反相器串联组成，且各反相器中PMOS和NMOS的宽长比随着反相器的排序依次增加，与固定延时电路连接的反相器为第一个反相器，第一个反相器PMOS和NMOS的宽长比最小，随后依次递增。反相器链2的输入为固定延时电路的输出，它通过反相器链加强信号驱动，最终输出SAR逻辑使能信号给SAR逻辑电路。

进一步的，所述改进比较器时序电路的工作流程具体为：改进比较器时序电路接收SAR逻辑给出的量化开始信号和比较器产生的比较完成信号，将这两个信号先经过门电路，再经过可调延时电路得到比较器使能工作信号，然后通过反相器链1来增强该信号的驱动能力并给到比较器，使比较器开始本次的比较。在信号到达反相器链1中倒数第二个反相器的同时，不仅仅输出临时信号到下一个反相器，同时也将该临时信号输出给固定延时电路。固定延时电路将临时信号延时后输出至反相器链2，经反相器链2对延时后的临时信号增强驱动后输出至SAR逻辑电路。

SAR ADC在量化过程中，DAC电压建立的时间是不一样的，通常第一次建立的延时最大，随着量化位数的增加，此延时越来越小。因为传统SAR ADC的比较器延时环路采用固定延时电路进行延时，为了保证ADC量化正确，必须采用最大的延时时间。这会导致在量化第一位以外的位数时，会造成过量的延时，增加不必要的量化时间。本发明的改进延时环路采用可调延时而非固定延时，随着量化位数增加逐步减小延时，缩短了ADC的量化时间，提高了SAR ADC的工作速度。

SAR ADC中当比较器完成比较后，需要将完成比较的信号传递给SAR逻辑电路，SAR逻辑电路接收到信号开始工作。在传统SAR ADC中，在比较器完成工作后，比较器给出比较器完成信号给SAR逻辑电路使能SAR逻辑电路，因为在先进工艺下，由于版图寄生和电路特性原因(电路特性指SAR逻辑接收到比较完成信号到开始使能还需要花一定的时间)，会耗费掉一定时间，增加量化时间。本发明在比较器开始工作的时候就给出临时信号，通过固定延时电路和反相器链驱动给出SAR逻辑使能信号使能SAR逻辑电路。省去了由于版图寄生和电路特性所耗费掉的时间，进一步减小了量化时间，提高了SAR ADC的工作速度。

综上所述，本发明通过对比较器环路进行可变延时，从而减少不必要的延时时间，并能够保证DAC电压的准确建立；同时在比较器工作完成之前，就提前给出比较器完成信号，并通过一定的延时保证逻辑正常，进一步提高环路速度。

附图说明

图1为传统高速SARADC的时序结构示意图；

图2为传统比较器时序电路的结构示意图；

图3为本发明实施例的SARADC时序结构示意图；

图4为本发明实施例的改进比较器时序电路的结构示意图；

图5为本发明实施例中可调延时电路的结构示意图；

图6为本发明实施例中固定延时电路的结构示意图

图7为传统高速SARADC时序结构的瞬态图；

图8为本发明实施例的SARADC时序结构瞬态图。

具体实施方式

下面结合附图和具体实施例详细描述本发明。

本发明提出的一种基于可变比较器延时环路的SARADC，可以增加比较器工作环路的速度，减少不必要的延时时间，保证高速ADC的性能要求。本发明主要采用可调延时电路来完成延时的逐级递减，保证不浪费过多的延时。对于SAR逻辑使能，将SAR逻辑使能和比较器比较同时进行，通过一个固定延时电路来保证SAR逻辑使能之前，比较器比较完成，防止数据错误，进一步减小不必要的环路延时。

如图1所示为传统SARADC比较器延时方案结构示意图，由DAC、比较器、比较器时序电路、SAR逻辑电路组成。整个ADC在双端待比较极板电压建立、比较器比较、SAR逻辑电路产生SAR逻辑信号这几步中来回循环。

比较器时序电路具体结构如图2所示，在一次量化开始的时候，SAR逻辑电路先给出表示量化开始的信号EN信号，使能比较器时序电路，比较器时序电路产生使能比较器使的Comp信号使比较器从复位状态开始工作。比较器完成比较之后输出比较结果给SAR逻辑电路，用于生成对应的SAR逻辑信号；同时也输出表示比较器完成比较的EndComp信号，这个信号有两个输出，第一个是输出到SAR逻辑电路，用于使能SAR逻辑电路锁存比较出来的结果，第二个是输出到比较器时序电路，用于产生下一次比较器的使能信号Comp信号，实现下一次比较。

整个ADC的花费时间主要有三部分组成，极板电压建立时间Tdac，比较器比较时间Tcomp，SAR逻辑数字电路时间Tsar。但是对于传统的SARADC比较器延时方案而言，由于一般比较器的复位时间很快，所以为了保证比较器复位完成时候DAC极板电压建立完成，一般需要在比较器时序中加入延时模块，通过增加延时Tdelay来保证DAC极板的电压建立。对于DAC极板建立而言，每一位的时间都是不一样的，通常说来，极板电容越大的位，建立时间越久，表1展示了一个10位ADC量化过程中，不同位数的DAC电压建立时间(表中的τ为单位时间，会随着工艺的不同有所不同)，对于一个10位SAR ADC来说，MSB的建立时间最大，而LSB的建立时间最小。

传统的比较器时序方案而言，为了保证每一位的DAC极板电压建立都达到要求。所采用的固定延时电路的延时时间必须足够大以满足最高位的DAC建立时间。所以导致后面位数的延迟时间变得多余，以至于浪费量化时间。

如图3所示为本发明的改进SARADC比较器延时方案的延时逻辑结构示意图，相较于传统的结构，它采用了改进比较器时序，改进比较器时序电路如图4所示。相较于传统比较器时序，它有两个地方不同。

第一个不同，本发明将现有技术中的固定延时电路，改为可调节延时电路，可调延时电路的电路结构如图5所示。由PMOS管和NMOS管组成可调延时电路，所有可调延时电路的NMOS管的衬底都接地，PMOS管的衬底都接电源。该电路的输入端为1个NMOS管和10个PMOS管栅极的并联端；这10个PMOS管的源级与电源(VDD)相接，漏极与前述的NMOS管的漏极并联，并联的漏极端也作为该电路的输出端。前述NMOS管的源级和另外10个NMOS管(下面称为延时负载管)的漏级并联，10个延时负载管的栅极分别与电源和SAR逻辑电路输出的9个量化标志位一一对应的接在一起，源级接地(GND)。通过控制延时负载管的尺寸来控制最大延时，同时延时负载管的导通和断开由量化标志位控制，进而实现可变延时。

可调节延时电路接收SAR逻辑电路发出的量化标志位信号B，由于该实施例为10Bit高速SARADC，因此标志位有1～9共9个标志位。可调延时电路接收这个标志位，并按照标志位进行可变延时，每一次比较完成后，延时减小，减少不必要的时间。

可调节延时电路延时过后的信号经过反相器链1分别输出比较器使能信号Comp到比较器，和临时信号到固定延时电路。

反相器链1分别由不同尺寸的MOS管组成的4个反相器构成，不同尺寸的MOS管组成的反相器有所不同，共有1X、2X、4X、8X、16X、32X这6种；2X所表示的NMOS管和PMOS管宽长比是1X的2倍，4X为1X的4倍，8X、16X、32X依次为8倍、16倍、32倍。反相器链1输入端由一个1X的反相器接收可调延时电路产生的信号，然后依次经过2X，4X，8X的反相器，产生Comp信号。经过4X反相器时，产生临时信号，除了将这个信号传递给8X反相器，也将这个临时信号输出给固定延时电路。

第二个不同，本发明没有使用比较器完成信号EndComp使能SAR逻辑电路，而是在比较器完成比较之前由改进比较器时序电路自己给出使能SAR逻辑电路的信号EnSARLOGIC。因为EndComp信号在传递到SAR逻辑的过程中会耗费一定的时间，同时SAR逻辑在接收到信号到真正开始工作并锁存比较器得出结果的过程中也需要一定的时间，为了节约这部分时间，改进比较器时序电路不等待比较器工作完成，而是直接给出一个信号给SAR逻辑电路。这个信号首先由反相器链1给出，也就是前述的临时信号，为了保证在开启SAR逻辑的同时，比较器刚好完成工作，这里采用一个固定延时电路对临时信号进行延时。

固定延时电路由反相器和电容负载构成(如图6所示)，由一个1X反相器和2X反相器以及中间的MOS管电容构成。MOS管电容分为PMOS管电容和NMOS管电容，NMOS管电容是源、漏短接，衬底接低电平，栅极接高电平的NMOS管；PMOS管电容是源、漏短接，衬底接高电平，栅极接低电平的PMOS管。将MOS管电容的源漏短接端并联在信号链上，实现延时功能。

临时信号经过固定延时电路之后，经过反相器链2进行驱动增强，最后成为SAR逻辑使能信号EnSARLOGIC。反相器链2由串联的6个反相器组成，其与固定延时电路连接的反相器为第一个反相器，这个反相器是1X反相器与之串联的依次是2X、4X、8X、16X、32X的反相器，最后一个反相器输出EnSARLOGIC信号给SAR逻辑电路。

通过调节固定延时电路中MOS管的尺寸，来改变延时，使得SAR逻辑开始工作的同时，比较器产生比较结果，在本实施例中，固定延时电路中MOS管电容尺寸取为NMOS管长为200纳米，宽为800纳米，PMOS管长为200纳米，宽为800纳米，保证SARADC工作的正常。

本实施例中将所发明的比较器数字逻辑应用于高速单通道SARADC，采用普通可再生比较器和改进比较器时序电路，应用图3的可变比较器延时环路。在22nm FD SOI工艺下，当DAC总电容为256f时，前仿TT工艺角下十次比较时间仅为1.1ns，10bit400MHz单通道SARADC在五个工艺角所需时间如下表

Corner	TT	FS	SF	SS	FF
						Time/ns	1.1	1.1	1.2	1.3	0.96

如果采用传统演示比较器延时环路，10bit400MHz单通道SARADC在五个工艺角中完成十次比较所需时间如下表。

Corner	TT	FS	SF	SS	FF
						Time/ns	1.85	1.82	1.91	未完成	1.54

普通延时逻辑的SARADC瞬态图如图7所示，2.5ns一个周期，十次量化所需时间为1.95ns，采用新型比较器延时逻辑的SAR ADC瞬态图如图8所示，2.5n一个周期，十次量化所需时间仅为1.28ns。速度提升达到了34％，提升明显。

通过上述实施例可见，本发明通过对比较器环路进行可变延时，从而减少不必要的延时时间，并能够保证DAC电压的准确建立；同时在比较器工作完成之前，就提前给出比较器完成信号，并通过一定的延时保证逻辑正常，进一步提高环路速度。

以上实例仅为本发明的优选例子而已，本发明的使用并不局限于该实例，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于可变比较器延时环路的SARADC，其特征在于：包括DAC、SAR逻辑电路和可变比较器延时环路；

DAC的输入包括待量化的双端输入模拟信号和采样时钟信号，以及SAR逻辑电路输出的SAR逻辑信号；其输出与比较器相连；DAC采样双端输入模拟信号，根据SAR逻辑电路给出的SAR逻辑信号，产生相应的双端极板电压，并输出给比较器进行比较；

SAR逻辑电路的输入是可变比较器延时环路提供的比较结果和SAR逻辑使能信号，其输出有三类，第一类是输出给可变比较器延时环路的量化开始信号，它用于使能可变比较器延时环路；第二类是输出给可变比较器延时环路的量化标志位，量化标志位的位数由SARADC的位数决定，它的标志位比SARADC的位数少一位，它通过输出哪些位是0，哪些位是1来给出当前量化的是第几位，让可变比较器延时环路根据量化标志位决定延时的大小；第三类是输出给DAC的SAR逻辑信号，使DAC产生下一次待比较的双端极板电压信号；

具体的，所述SAR逻辑电路在每次量化开始的时候会给出量化开始信号，一次量化里面包括多次比较，比较数量为SARADC的位数；SAR逻辑电路的量化标志位表示SARADC中各个位的量化完成情况，在该位没有量化的时候，SAR逻辑电路输出的第二类信号都是低电平，当每一次量化完成后，对应位的低电平就变为高电平；

所述可变比较器延时环路包括比较器和改进比较器时序电路；

所述比较器为可再生比较器，它接受由改进比较器时序电路给出的比较器使能信号，并开始工作；比较器的输入有三个，一个是改进比较器时序电路输出的比较器使能信号；另外两个是由DAC输出的待比较的双端极板电压信号；

所述比较器具有两个工作状态，一个是复位工作状态，一个是使能工作状态，每次比较开始的时候，比较器接收到比较器使能信号，从复位状态变为工作状态，比较待比较双端极板电压信号的大小并产生比较结果，比较结果输出给SAR逻辑电路，用于生成SAR逻辑信号；同时输出比较完成信号给改进比较器时序电路，使得改进比较器时序电路产生SAR逻辑使能信号，比较完成信号用于表明比较器已完成比较；

所述改进比较器时序电路包括门电路、可调延时电路、两个反相器链以及固定延时电路，两个反相器链分别记为反相器链1和反相器链2；

所述门电路为或非门电路或与非门电路，由NMOS管和PMOS管组成的逻辑电路，根据信号的0和1所表述的工作状态不同，选择与非门或者或非门电路；门电路接收由SAR逻辑电路提供的量化开始信号和由比较器提供的比较完成信号，这两个信号通过门电路进行运算后将其结果输出到可调延时电路；

所述可调延时电路的输入有两个，一个是SAR逻辑电路提供的量化标志位，另一个是门电路提供的信号运算结果；可调延时电路的输出接到反相器链1；可调延时电路根据SAR逻辑提供的量化标志位来控制延时的大小，进而实现延时大小随着量化位数的增大而减小的可变延时；

所述反相器链1由不少于4个的反相器串联组成，且各反相器中PMOS和NMOS的宽长比随着反相器的排序依次增加，与可调延时电路连接的反相器为第一个反相器，第一个反相器PMOS和NMOS的宽长比最小，随后依次递增；反相器链1的最后一个反相器输出比较器使能信号给比较器，反相器链1的倒数第二个反相器在输出信号给下一个反相器的同时，也将该信号输出给固定延时电路，输出给固定延时电路的信号称为临时信号；

所述固定延时电路对反相器链1输入的临时信号进行延时，并输出到反相器链2；延时的大小需要保证临时信号经固定延时电路和反相器链2成为SAR逻辑使能信号之后，到达SAR逻辑电路并使能SAR逻辑电路的同时，比较器结果也同时输入到SAR逻辑电路；

所述反相器链2由不少于4个的反相器串联组成，且各反相器中PMOS和NMOS的宽长比随着反相器的排序依次增加，与固定延时电路连接的反相器为第一个反相器，第一个反相器PMOS和NMOS的宽长比最小，随后依次递增；反相器链2的输入为固定延时电路的输出，它通过反相器链加强信号驱动，最终输出SAR逻辑使能信号给SAR逻辑电路。

2.如权利要求1所述基于可变比较器延时环路的SARADC，其特征在于：

所述改进比较器时序电路的工作流程具体为：改进比较器时序电路接收SAR逻辑给出的量化开始信号和比较器产生的比较完成信号，将这两个信号先经过门电路，再经过可调延时电路得到比较器使能工作信号，然后通过反相器链1来增强该信号的驱动能力并给到比较器，使比较器开始本次的比较；在信号到达反相器链1中倒数第二个反相器的同时，不仅仅输出临时信号到下一个反相器，同时也将该临时信号输出给固定延时电路；固定延时电路将临时信号延时后输出至反相器链2，经反相器链2对延时后的临时信号增强驱动后输出至SAR逻辑电路。

3.如权利要求1所述基于可变比较器延时环路的SARADC，其特征在于：

所述可调延时电路由PMOS管和NMOS管组成，所有可调延时电路的NMOS管的衬底都接地，PMOS管的衬底都接电源；

该电路的输入端为1个输入端NMOS管和10个PMOS管栅极的并联端；这10个PMOS管的源极与电源VDD相接，漏极与输入端NMOS管的漏极并联，并联的漏极端也作为该电路的输出端；

输入端NMOS管的源极和另外10个由NMOS管用作延时负载管的漏极并联，10个延时负载管的栅极分别与电源和SAR逻辑电路输出的9个量化标志位一一对应的接在一起，源极接地GND；通过控制延时负载管的尺寸来控制最大延时，同时延时负载管的导通和断开由量化标志位控制，进而实现可变延时；

所述一一对应是指：产生最大延时的延时负载NMOS管的栅极接到电源，量化标志位从高位到低位依次接到剩下的9个延时由大到小的延时负载NMOS管。

4.如权利要求1所述基于可变比较器延时环路的SARADC，其特征在于：

所述反相器链1分别由不同尺寸的MOS管组成的4个反相器构成，共有1X、2X、4X、8X这4种，2X所表示的NMOS管和PMOS管宽长比是1X的2倍，4X为1X的4倍，8X、16X、32X依次为8倍、16倍、32倍；反相器链1输入端由一个1X的反相器接收可调延时电路产生的信号，然后依次经过2X，4X，8X的反相器，产生Comp信号；经过4X反相器时，产生临时信号，除了将这个信号传递给8X反相器，也将这个临时信号输出给固定延时电路；

所述反相器链2由串联的6个反相器组成，其与固定延时电路连接的反相器为第一个反相器，这个反相器是1X反相器与之串联的依次是2X、4X、8X、16X、32X的反相器，最后一个反相器输出EnSARLOGIC信号给SAR逻辑电路。

5.如权利要求1所述基于可变比较器延时环路的SARADC，其特征在于：

所述固定延时电路由反相器和电容负载构成，由一个1X反相器和2X反相器以及中间的MOS管电容构成；MOS管电容分为PMOS管电容和NMOS管电容，NMOS管电容是源、漏短接，衬底接低电平，栅极接高电平的NMOS管；PMOS管电容是源、漏短接，衬底接高电平，栅极接低电平的PMOS管；将MOS管电容的源漏短接端并联在信号链中1X反相器的输出端上，实现延时功能。

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