CN111740739B - 基于高速异步逻辑的pvt自校准方法及其sar adc电路 - Google Patents

基于高速异步逻辑的pvt自校准方法及其sar adc电路 Download PDF

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Abstract

本发明公开了一种基于高速异步逻辑的PVT自校准方法及其SAR ADC电路。PVT自校准方法通过对高速异步延时链的选择，以较小的面积和功耗代价来量化当前电路处于的PVT状态信息，从系统量化的角度，根据量化得到的PVT量化码来校准芯片偏置电路产生恒定的电流、控制关键模拟电路的衬底电位来实现大带宽、低噪声和高速比较转换等，也可以利用该PVT量化码控制SoC上其他电路进行PVT校准。该方案在维持传统SAR ADC的架构的基础上，具有很强的抗PVT涨落的能力，且成本低，鲁棒性高。

Description

基于高速异步逻辑的PVT自校准方法及其SAR ADC电路
技术领域
本发明涉及工艺-电压-温度校准和电路良率领域，尤其涉及需要内置固定延时反馈的高速异步的SAR ADC电路的领域。
背景技术
不同的晶片和不同的批次之间，因为半导体制成工艺中掺杂、刻蚀、温度等外界因素导致MOSFETs参数的变化范围比较大，即为工艺涨落。同时电路工作处在的温度和电压也会对电路的功能和性能产生影响。通常一般电路在设计时留出足够的余量使得电路在所有工艺-温度-电压组合下实现功能和性能，而这往往会造成功耗等资源的浪费。
ADC是模拟信号实现数字量化的转换系统，是连接数字处理与模拟世界的接口，其性能至关重要。SAR ADC因结构简单、功耗低并且与易与数字电路兼容的优点，被广泛应用于低功耗电子设备中。
虽然SAR ADC中受工艺影响大的模拟模块较少，业界认为SAR ADC具有优良的鲁棒性，但高速SAR ADC受PVT影响大。一般高速SAR ADC采用内部“延时”和反馈来实现比较器时钟的产生，而片上延时受工艺-电压-温度影响很大，即高速异步时钟对PVT高度敏感，在ss/低电压工艺角小相同尺寸延时单元延时最大，电容上电压置位建立时间也最长，ADC的转换速度和精度受限。
通常系统内部留出足够的时间余量使ADC高位电压有较高的建立精度。高速SARADC 的PVT鲁棒性常被忽视，专门为抗PVT的高速低功耗高性能SAR ADC的设计并不多见。一般的高速低功耗高性能SAR ADC对外预留多个调试管脚，通过外部器件或信号的调整来进行修调和测试，而非内部自校准来达到最优的性能。同时，目前对于PVT的校准往往只针对单一电路，难以做到PVT共享检测与校准，暂未有从量化PVT量化码的角度对系统进行全局校准的方案。
发明内容
为了克服现有技术的不足，本发明的目的是提供一种基于高速异步逻辑的PVT自校准方法及其SAR ADC电路。
一种基于高速异步逻辑的PVT自校准方法，
1)由多组且不同长短的延时链单元构成高速异步SAR逻辑，延时链包括标准延时单元和多个带有选通控制端的数据选择器级联，选通控制端由自校准电路控制；
2)从高速异步逻辑上电后进入长度为m个周期的空循环，在第m+1个转换周期开始，持续检测高速异步逻辑是否出现转换完成信号；
3)若检测到转换完成信号，则延时链固定，自校准电路进入休眠，若没有检测到转换完成信号，则自校准电路改变数据选择器选通控制端的码值，逐步缩短下一个周期延时链的长度，即自主从大延时向小延时调整，直至调整到合适的延时后延时链长短固定并且自校准电路进入休眠模式；
4)固定的延时链中的多个选择器控制端码值包含与延时有关且反映出的延时链当前状态的 PVT信息，将PVT量化码通过锁存器进行存储，通过译码器进行数据处理，通过缓冲器将 PVT状态传输到对PVT敏感且待校准的电路；
5)待校准的电路根据得到的PVT量化码进行校准，如调制电阻校准偏置电流和调制衬底校准；
6)在接受到有效PVT量化码后，分配q个时钟周期时间用于调整待校准的电路自校准，待校准电路自校准结束后产生校准完成信号，标志整个自校准完成，此后缓冲器、译码器、锁存器均进入休眠。
所述的方法，当高速异步逻辑工作一段时间后，通过外部使能启动校准信号暂停高速异步逻辑工作，使自校准电路脱离休眠模式进入自校准模式，进行PVT自校准。
所述的方法，采用自校准PVT模块，包括
1)用于高速异步时序且长短不同的延时链，由多个标准延时单元和多个带有选通端的数据选择器级联组成，上电后默认延时链为最长；
2)延时检测模块，能在上电后检测时期持续检测每个周期是否产生转换完成标志信号；
3)延时链调整模块，根据校准开启信号和延时检测模块产生的使能信号以及系统总时钟触发依次从高到低调整延时链选择器选择端的控制信号，在校准结束后能自动进入休眠低功耗状态，同时可以等待重启校准信号唤醒；
4)量化码锁存和传输模块，由多个锁存器和驱动Buffer组成，能在校准完成且PVT量化码固定后，对量化码进行锁存和传输；
5)自校准偏置电路，由constant gm型自偏置电流产生电路和电阻调整网络DAC组成，其中DAC由经过锁存驱动的PVT量化码控制；
6)自校准衬底调制电路，由电阻调整网络DAC组成，其中DAC由经过锁存驱动的PVT量化码控制。
7)系统PVT调制电路，根据PVT量化码进行调制。
一种采用了所述方法的抗PVT涨落的SAR ADC电路，包括：
采样开关，由自举电容、输入管和自举时钟控制电路组成，对输入信号进行采样；
CDAC电路，由带多个冗余位的呈二进制排列的电容阵列和开关组成，利用电容间电荷再分配完成二进制搜索算法；
动态比较器，由预放大器和再生锁存器组成，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；
SAR逻辑，异步时钟发生电路、采样时钟发生电路和数据传输窗口电路组成，根据比较器的输出结果来控制信号切换电容阵列；
自校准PVT模块，由延时链、延时检测模块、延时链调整模块、量化码锁存和传输模块、自校准偏置电路、自校准衬底调制电路和系统PVT调制电路组成，上电后检测当前电路处在状态，量化PVT码，并对系统进行抗PVT的校准；
转码输出电路，完成对冗余位进行转换并缓冲输出量化码；
其中自校准PVT模块能根据量化得的PVT量化码调制动态比较器中预放大器尾电流的偏置电流，补偿Cascode放大器尾电流管随PVT的较大变化，使预放大器增益AV和带宽Bw 的稳定，提高动态比较器的速度和降低噪声；自校准PVT模块输出的码值调制动态比较器中再生锁存器的衬底电位，提高再生锁存器的速度，且则动态比较器尾电流管由于衬底电位升高而Itail增加，动态比较器输入管偏置于亚阈值区，则输入管gm增加，使得比较器噪声减小。
本发明的有益效果为：
针对高速异步SAR比较器时钟产生原理，将内部总延时拆成多个延时单元和多个选择器级联的方式，配合自校准PVT算法电路实现对电路当前状态PVT的码值量化，并将该量化码进行存储、传输和处理，通过电阻DAC网络对PVT敏感电路进行电压或电流的校准。该方案在维持传统SAR ADC的简单架构的基础上，具有很强的抗PVT涨落的能力。采用 SMIC40nm CMOS工艺进行仿真验证，以差分输入电压为2.0Vpp为例，本发明改进型SAR ADC电路采样率80MS/s，全工艺角(tt、ss、ff、sf、fs)、正负10％电压、宽温度(-40°～125°) 范围下均能达到有效位数大于11.50bit，动态杂散范围小于-78.5dB，最大功耗小于2.4mW 的性能，具有很强的抗PVT的能力。仿真结果表明，在不增加额外芯片管脚面积和维护成本的条件下，带PVT自校准的SAR ADC的最差有效位数从11.60bits提高到11.67bits，3 σ从0.22bits降低至0.17bits，鲁棒性提高了22％，验证了该算法的可行性和有效性。
附图说明
图1是基于新型PVT校准算法的一种高速异步SAR时钟发生电路框图；
图2是基于SAR异步时钟的新型PVT校准算法的流程图；
图3是PVT自校准控制电路的一种信号时序图；
图4是自校准PVT模块结构框图；
图5是自校准偏置电路，
其中(a)是延时单元电路图，延时单位由偶数个级联的反相器构成，(b)是反相器下降时间等效电路图；
图6是自校准偏置电流电路图；
图7是自校准衬底调制电路图；
图8是具有PVT自校准的SAR ADC电路的一种结构图；
其中，1是采样开关、2是CDAC电路、3是动态比较器、4是SAR逻辑、5是转码输出电路、6是自校准PVT模块；
图9是预放大器增益带宽积GBW蒙特卡洛仿真结果图；
图10是动态比较器传播延时蒙特卡洛仿真结果图；
图11是整体比较器输入等效噪声蒙特卡洛仿真结果图；
图12是PVT自校准SAR ADC有效位数仿真结果图；
图13是在典型情况下PVT自校准SAR ADC的仿真结果频谱图。
具体实施方式
下面结合附图和实施例对本发明进行进一步的阐述。
第一部分公开了新型PVT校准算法。第二部分对于具有PVT校准算法的SAR ADC电路进行阐述，主要以输入Vpp为2V、参考电压为1.1V为例。
图1是基于新型PVT校准算法的一种高速异步逻辑电路框图，该电路功能是通过异步时序产生比较器的动作时钟。该电路包括：单稳态电路，由系统时钟触发产生采样时钟；逻辑反馈电路，对采样时钟和经延时的比较完成信号进行反馈，异步产生比较器时钟；比较器，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成模拟输入信号的量化，输出比较完成信号；N位逻辑传递电路，用于传递比较器的输出结果；PVT校准模块，用于检测延时信息，量化、存储和传输PVT量化码，是PVT校准算法的核心模块；待 PVT校准模块，根据PVT量化码完成校准。
图2是基于SAR异步时钟的新型PVT校准算法流程图。
从高速异步逻辑上电后进入长度为m个周期的空循环，在第m+1个转换周期开始，持续检测高速异步逻辑是否出现转换完成信号；若检测到转换完成信号，则延时链固定，自校准电路进入休眠，若没有检测到转换完成信号，则自校准电路改变数据选择器选通控制端的码值，逐步缩短下一个周期延时链的长度，即自主从大延时向小延时调整，直至调整到合适的延时后延时链长短固定并且自校准电路进入休眠模式；固定的延时链中的多个选择器控制端码值包含与延时有关且反映出的延时链当前状态的PVT信息，将PVT量化码通过锁存器进行存储，通过译码器进行数据处理，通过缓冲器将PVT状态传输到对PVT敏感且待校准的电路；待校准的电路根据得到的PVT量化码进行校准，如偏置电流校准和衬底调制校准；在接受到有效PVT量化码后，分配q个时钟周期时间用于调整待校准的电路自校准，待校准电路自校准结束后产生校准完成信号，标志整个自校准完成，此后缓冲器、译码器、锁存器均进入休眠；当高速异步逻辑工作一段时间后，通过外部使能启动校准信号暂停高速异步逻辑工作，使自校准电路脱离休眠模式进入自校准模式，进行PVT自校准。
PVT是自校准控制电路的一种信号时序图。上电(EN_START置1)后第m个周期，自校准PVT量化码复位，经m个周期延时，自校准检测信号OFF由1置0启动自校准，开始检测是否存在DONE信号。若没有DONE信号，S1 S2……SN会从11……1向00…… 0变化，逐级减小延时链的个数，直至检测到转换完成信号DONE的出现，自校准PVT模块会等待q个周期延时，该时间用于待自校准模块校准完成和稳定。之后将检测信号OFF 由0置为1，并关断S1S2……SN的跳变，此时自校准置位结束，SAR ADC内部具有最合理的延时时间，并且S1S2……SN即为当前PVT量化码。图3为001……1时，检测到DONE 信号，自校准结束的信号图。
图4是一种自校准PVT模块结构框图。该结构包括：延时链，由多个延时单元和选择器组成，接受比较器输出的比较完成信号，根据选择器控制端的码值，输出延时完成信号；延时检测模块，在校准开启时，实时检测是否有转换完成信号，可在校准完成后进入低功耗的休眠模式，休眠下可被唤醒信号触发启动自校准模式；延时链调整模块，根据电路当前状态，调制延时链选择器的控制端码值，使延时链延时时间合适恰当；量化码锁存和传输模块，由锁存器、译码器和驱动器构成，对检测到转换完成信号后的PVT量化码进行存储、处理和传输；自校准偏置电流电路，根据PVT量化码动态调整并输出偏置电流；自校准衬底调制电路，由PVT量化码控制调整衬底电压；系统PVT调制电路，接收PVT信息以调整系统。
图5(a)是所述的延时单元：由级联的反相器链组成，设后一级反相器宽长比是前一级宽长比的比值为比例因子x。根据由N级反相器组成的超级缓冲器电路理论，当比例因子为自然常数e时，延时链具有最大缓冲能力且有最小的传播延时。图5(b)是反相器下降时间求解的等效电路图。下降时间求解分为Vout从0.99VDD降低到VDD-VTN和Vout从 VDD-VTN降低到0.1VDD两个阶段。
第一个阶段放电NMOS处于饱和区，符合饱和区电路平方率公式。
Isat＝KN(VDD-VTN)2
其中，
第二个阶段，放电NMOS处于线性电阻区，符合线性区电流-电压公式。
Ilinear＝KN(2(VDD-VTN)VO-VO 2)
经化简，
总下降时间
上升时间与下降时间计算方法类似，
2个反相器总延时为
其中，m和n分别是NMOS和PMOS阈值与电源电压有关的比例系数。
由总延时公式表明，tdelay能反映与温度和工艺有关的工艺因子μN、μP、VTN和VTP，同时能反映电源电压，即tdelay的延时长短能间接反映当前电路所处于的PVT环境状态。
将延时链内的延时单元构成二进制延时接入自校准PVT模块，通过检测一个恒定时间的时钟周期内是否存在转换完成信号来调整接入异步SAR的延时链个数，能感知电路处于的环境，并且可以量化出电路PVT码值。假设延时链控制码为N位，则能量化出2N种PVT状态。
图6所述的自偏置电流电路包括：
线性PMOS电流镜、非线性的NMOS电流镜和呈DAC网络的电流定义电阻。
VGS2＝VGS1+IRequ
忽略体效应，可得
Ibias和tdelay类似，与μnCox成反比，tdealy量化出的pvt码值可以调制Requ变化，使得电流偏置电路产生更稳定的Ibias。当极限的ss/0.99V/125°时，量化得的PVT码值最小，未校准的Ibias也最小，可以通过PVT量化码改变接入Res-DAC上的开关通断，将Requ调小，补偿环境对Ibias的影响。表1是经PVT算法校准(3位延时链选择器控制码)后的在不同工艺角和电压下的偏置电流。
表1不同工艺角和电压下的偏置电流(单位：μA)
ss snfp tt fnsp ff
-40/℃ 18.027 18.025 18.011 18.018 18.024
25/℃ 18.034 18.012 18.000 18.011 18.024
125/℃ 18.121 18.120 18.133 18.133 18.132
预放大器是单级低增益高带宽cascode放大器，输入管工作于亚阈值区，则
GBW与delay类似，与μnCox成反比。单位时间PVT校准模块可以量化2N种delay，即2N种PVT状态控制电阻调整。当电路处于慢的工艺环境下，延时链缩短，PVT量化码减小，控制Requ2朝增大的方向变化，以维持GBW的稳定。
图7是所述的自校准衬底调制电路包括：
分压电阻和DAC电阻网络组成的NMOS衬底VBN调制电路和PMOS衬底VPN调制电路。NMOS衬底VBN调制电路只能产生略高于GND至小于漏电开启的电压，即衬底调制NMOS 的阈值电压均大于原衬底接GND的阈值电压。PMOS衬底VPN调制电路需要用到IOVDD 电压，可以产生略低于VDD(减小PMOS阈值)和略高VDD(增大PMOS阈值)的电压。 MOS管的体效应公式为，VBN和VBP接比较器的再生锁存级的锁存MOS的体端，能在极限慢的环境下，PVT量化码减小，控制VBN升高(略高于 GND)，控制VBP降低(低于VDD)，加速比较结果的锁存，更快输出比较完成信号。
图8是具有PVT自校准高速异步SAR ADC电路图。该电路包括：采样开关1，对输入信号进行采样；CDAC电路2，由全定制单位电容和电容阵列开关组成，采用互补开关时序，利用电容间电荷再分配的完成二进制搜索算法；动态比较器3，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；SAR逻辑4，根据比较器的输出结果来控制信号切换电容阵列；转码输出电路5，完成ADC数字码值转换并缓冲输出量化码；自校准PVT模块，根据PVT校准算法，进行PVT码值的量化、存储和传输。
为了更好的说明PVT校准技术在SAR ADC中的应用，被校准的预放大器和动态比较器在40nm工艺下实现，电源电压为1.1V。SAR ADC单位电容取4fF，延时链选择器位数取3，意味着可以量化共8种PVT量化码状态。系统分配上电空循环为10个周期，校准稳定延时也为10个周期，以保证校准系统的稳定。
图9是预放大器增益带宽积GBW1000次蒙特卡洛仿真结果图。共模电压为0.55V，其负载为20fF。统计结果表明，带校准预放大器GBW和无校准的GBW近似，其工艺偏差从5.13G降低至4.20G，工艺偏差减小了17.6％。
图10是动态比较器传播延时1000次蒙特卡洛仿真结果图。动态比较器的时钟为3GHz，输入差分电压为1LSB(268μV)，其负载为20fF。结果表明，带校准动态比较器比无校准快13％，工艺偏差减小了10％。利用衬底调制可以加速动态比较器的动作，同时也能降低PVT带来的影响。
图11整体比较器输入等效噪声1000次蒙特卡洛仿真结果图。整体比较器由预放大器和动态比较器级联组成，输入等效噪声由预放大器的热噪声和锁存器的噪声组成，会影响ADC 性能的重要因素。由于预放大器GBW偏差减小，同时锁存器引入衬底调制，导致锁存器本身的噪声和PVT影响减小，所以整体噪声减小，噪声偏差减小，有利于ADC实现高精度量化。结果表明，利用PVT校准技术，整体噪声减小了13％，鲁棒性提高了12.7％。
为进一步验证PVT校准算法对SAR ADC的作用，在40nm下搭建采样率为80MHz的异步SAR ADC电路，输入信号频率为36.60MHz。在ss/0.99V/125°下整体SAR ADC处于速度最慢，噪声最大的状态，PVT量化码在校准过程中从111逐步变为000，符合算法预期设计。图12给出了在45组PVT角下的有效位数统计结果。在不增加额外芯片管脚面积和维护成本的条件下，由于比较器噪声的减小，加入PVT校准的SAR ADC的有效位数略大于不带校准的ADC，有效位数从11.60bits提升至11.67bits同时带校准的ADC有效位数偏差减小了0.05bits，鲁棒性提升了22％，验证了该PVT校准方法的可行性和有效性。PVT 校准在前台完成自调整，校准功耗为60μW，在ADC转换过程中进入低功耗休眠状态。图13为典型情况下改进型SARADC的仿真结果频谱图。带校准的整体SAR ADC在典型状态下，在输入频率为36.60MHz且幅度为2Vpp下，有效位数ENoB为11.67bits，动态杂散范围SFDR为80.54dB，功耗为2.01mW，优值FoM为16.85fJ/conv.step。ENoB和SFDR最差分别为11.50bits和78.5dB，均在ss/0.99V/125°仿真环境下。功耗最大为2.4mW，在 ff/1.21V/125°下仿真得到。
本发明的上述实施例仅仅是为说明本发明所作的举例，而并非是对本发明实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化和变动。凡是属于本发明的技术方案所引申出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (4)

1.一种基于高速异步逻辑的PVT自校准方法，其特征在于：
1）由多组且不同长短的延时链单元构成高速异步SAR逻辑，延时链包括标准延时单元和多个带有选通控制端的数据选择器级联，选通控制端由自校准电路控制；
2）从高速异步逻辑上电后进入长度为m个周期的空循环，在第m+1个转换周期开始，持续检测高速异步逻辑是否出现转换完成信号；
3）若检测到转换完成信号，则延时链固定，自校准电路进入休眠，若没有检测到转换完成信号，则自校准电路改变数据选择器选通控制端的码值，逐步缩短下一个周期延时链的长度，即自主从大延时向小延时调整，直至调整延时后延时链长短固定并且自校准电路进入休眠模式；
4）固定的延时链中的多个选择器控制端码值包含与延时有关且反映出的延时链当前状态的PVT信息，将PVT量化码通过锁存器进行存储，通过译码器进行数据处理，通过缓冲器将PVT状态传输到对PVT敏感且待校准的电路；
5）待校准的电路根据得到的PVT量化码进行校准，调制电阻校准偏置电流和调制衬底校准；
6）在接受到有效PVT量化码后，分配q个时钟周期时间用于调整待校准的电路自校准，待校准电路自校准结束后产生校准完成信号，标志整个自校准完成，此后缓冲器、译码器、锁存器均进入休眠。
2. 如权利要求1所述的方法，其特征在于，当高速异步逻辑工作一段时间后，通过外部使能启动校准信号暂停高速异步逻辑工作，使自校准电路脱离休眠模式进入自校准模式，进行PVT自校准。
3.如权利要求1所述的方法，其特征在于，采用自校准PVT模块，包括
1）用于高速异步时序且长短不同的延时链，由多个标准延时单元和多个带有选通端的数据选择器级联组成，上电后默认延时链为最长；
2）延时检测模块，能在上电后检测时期持续检测每个周期是否产生转换完成标志信号；
3）延时链调整模块，根据校准开启信号和延时检测模块产生的使能信号以及系统总时钟触发依次从高到低调整延时链选择器选择端的控制信号，在校准结束后能自动进入休眠低功耗状态，同时等待重启校准信号唤醒；
4）量化码锁存和传输模块，由多个锁存器和驱动Buffer组成，能在校准完成且PVT量化码固定后，对量化码进行锁存和传输；
5）自校准偏置电路，由constant gm型自偏置电流产生电路和电阻调整网络DAC组成，其中DAC由经过锁存驱动的PVT量化码控制；
6）自校准衬底调制电路，由电阻调整网络DAC组成，其中DAC由经过锁存驱动的PVT量化码控制；
7）系统PVT调制电路，根据PVT量化码进行调制。
4. 一种采用了如权利要求3所述方法的抗PVT涨落的SAR ADC电路，其特征在于，包括：
采样开关，由自举电容、输入管和自举时钟控制电路组成，对输入信号进行采样；
CDAC电路，由带多个冗余位的呈二进制排列的电容阵列和开关组成，利用电容间电荷再分配完成二进制搜索算法；
动态比较器，由预放大器和再生锁存器组成，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；
SAR逻辑，异步时钟发生电路、采样时钟发生电路和数据传输窗口电路组成，根据比较器的输出结果来控制信号切换电容阵列；
自校准PVT模块，由延时链、延时检测模块、延时链调整模块、量化码锁存和传输模块、自校准偏置电路、自校准衬底调制电路和系统PVT调制电路组成，上电后检测当前电路状态，量化PVT码，并对系统进行抗PVT的校准；
转码输出电路，完成对冗余位进行转换并缓冲输出量化码；
其中自校准PVT模块能根据量化得到的PVT量化码调制动态比较器中预放大器尾电流的偏置电流，补偿Cascode放大器尾电流管随PVT的变化，使预放大器增益AV和带宽Bw稳定，提高动态比较器的速度和降低噪声；自校准PVT模块输出的码值调制动态比较器中再生锁存器的衬底电位，提高再生锁存器的速度，且动态比较器尾电流管由于衬底电位升高而Itail增加，动态比较器输入管偏置于亚阈值区，则输入管gm增加，使得比较器噪声减小。
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