CN110311680A - 抗PVT涨落适应低Vref输入的SAR ADC电路及估算方法 - Google Patents
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Abstract
本发明公开了一种抗PVT涨落适应低Vref输入的SAR ADC电路及估算方法。SAR ADC电路包括：采样开关，对输入信号进行采样；CDAC电路，利用电容间电荷再分配完成二进制搜索算法；动态比较器，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；SAR逻辑，根据比较器的输出结果来控制信号切换电容阵列；转码输出电路，完成对冗余位进行转换并缓冲输出量化码。估算方法通过对差分信号波形的取差，得到某周期转换结束时刻的差分电压，从而能在短时间内估算ADC的有效位数。SAR ADC电路采样率80MS/s，能在全/半摆幅输入、全工艺角（tt、ss、ff、sf、fs）、正负10%电压、宽温度（‑40°~125°）范围下能达到有效位数大于10.2bit，动态杂散范围大于75dB，功耗小于2.5mW。
Description
技术领域
本发明涉及SAR ADC领域，尤其涉及抗PVT涨落适应低Vref输入的SAR ADC电路及估算方法。
背景技术
ADC是现代电子系统不可或缺转换电路，是各类数字系统的前端，其性能至关重要。SAR ADC因结构简单、模拟模块少、面积小、功耗低并且得益于小尺寸先进集成电路工艺，被广泛应用于低功耗电子设备中。
近几年已经研究出很多高速低功耗高精度SAR ADC的方案。低功耗方面，主要是通过降低工作电压、优化电容开关时序、采用低功耗动态比较器等方式降低功耗；在高速方面，主要是与时域交织和流水线等架构结合提高采样率；在高精度方面，添加数字校准模块和与噪声整形架构结合是较为常见的做法。专门为抗PVT的高速低功耗高性能SAR ADC的设计并不多见。一般的高速低功耗高性能SAR ADC会对外引出可调管脚，通过外部器件或信号的调整来测出最优指标，而非内部自校准来达到最优的性能。同时，国内外研究多只在全摆幅下输入进行设计，也无法调整参考电压，限制了SAR ADC多变的应用场合。ADC的采样开关性能限制了ADC的最高转换性能，是ADC设计的关键。顶板采样被认为是结构简单、易于实现且低功耗的采样实现方式，被广泛应用于中精度中低速ADC中，而顶板采样存在信号串通、时钟馈通和电荷注入效应的缺陷，会影响ADC的转换精度。
随着现代电子系统的发展，对ADC提出了着高速、高精度、低功耗的要求，ADC电路的复杂程度愈发提高，仿真器算法的复杂度提高，设置的仿真精度增加，会导致仿真时间大大加长。一般来说，ADC瞬态仿真结果ENoB要等到瞬态仿真完全结束后才能计算得到，会延长整个ADC芯片的设计周期。
发明内容
为了克服现有技术的不足，本发明公开了一种抗PVT涨落适应低Vref输入的SARADC电路及估算方法。
一种抗PVT涨落适应低Vref输入的SAR ADC电路，包括：
采样开关，对输入信号进行采样；
CDAC电路，利用电容间电荷再分配完成二进制搜索算法；
动态比较器，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；
SAR逻辑，根据比较器的输出结果来控制信号切换电容阵列；
转码输出电路，完成对冗余位进行转换并缓冲输出量化码。
所述的采样开关包括：
拆分的输入管，将输入管一分为二，接成串联形式，中间节点在保持阶段接用于屏蔽的固定电位；
自举电容，利用电容两端电压不突变的原理来提升采样电压；
自举时钟控制电路，用于提供采样/保持阶段的输入管栅电压和体电压；
抑制输入信号串通的控制开关，能抑制输入电压对建立时刻电压的串通。
所述的CDAC电路包括：
含多个冗余位的二进制电容阵列，在普通非冗余电容阵列（N位）基础上，根据应用添加能降低电容的动态精度的多位冗余（R位）；
三明治结构的单位电容，用顶板作为中间层，底板作为上下层， 配合封闭的过孔将顶板完全包裹，用多层金属自顶至底制成三明治电容；
电容阵列开关，包括能进行全电压传输的传输门作为VrefP的传输开关和良好的零开关的NMOS，能适应多样的参考电压输入的需求。
所述的动态比较器包括：抗工艺涨落的预放大器和再生锁存器；
所述的抗PVT涨落的预放大器，包括偏置电路、差分Cascode放大器、衬底修调电路，衬底修调电路中的感应MOS管能检测偏置电路的偏置电流的变化，通过衬底电位调整，补偿Cascode放大器尾电流管随PVT的较大变化，使预放大器增益AV和带宽Bw的稳定；
所述的再生锁存器，包括增益级和锁存器。
所述的SAR逻辑包括：
自校准置位延时电路，上电时开始检测是否出现转换完成信号，自主从大延时向小延时调整多个高位电容置位时间，直至调整到合适的置位延时后进入休眠，避免因PVT变化导致的建立时间不足的问题；
异步时钟发生电路，利用采样时钟发生电路、比较器输出完成信号、转换完成信号和转换启动信号通过延时和反馈产生比较器时钟发生电路；
采样时钟发生电路，对全局时钟进行延时和逻辑操作，产生合适的采样相位供采样电路工作；
辅助置位技术电路，基于高速的需求，加宽多个高位信号传输窗口，使相邻下一位电容辅助阵列上的电压变化，加速电容上的电压建立；
绕过技术电路，可通过外接HALF信号调整来绕过不必要的电压比较和置位，一方面可以加速转换完成，一方面可以避免绕过位上的电容失配带来的量化误差；
数据传输窗口电路，对比较完成信号进行降频，将边沿触发转换为电平触发形式，用锁存器替代传统的触发器进行电平移位降低了整体SAR 逻辑电路的功耗。
所述的衬底修调电路包括：
感应MOS管，用于检测由工艺涨落、电压波动、温度变化导致的偏置电流变化，为反馈部分镜像电流；
反馈部分，由外接精密电阻或具有负反馈特性的多组I-V、V-I电路组成，根据镜像电流的变化改变被检测MOS管的衬底电位，使被检测MOS管电流稳定，缓解预放大器随PVT变化导致的增益、带宽的大幅减小。
一种能快速估算ADC仿真有效位数的方法，包括：
（1）未完成仿真的ADC瞬态差分电容阵列P端和N端电压波形；
（2）将P端和N端电压信号在时域上进行取差；
（3）对求差的电压在每周期转换完成信号有效的时刻采样，并取最大值，记为残差电压ΔV，可用
估算未完成仿真的ADC有效位数，其中，ENoBsimulation是未完成仿真的有效位数（EffectNumber of Bit）估算值，Vref是参考电压，ΔV是每周期完成信号有效时刻的残差电压。
相比于现有技术，本发明的有益效果为，
抗PVT涨落适应低Vref输入的SAR ADC电路在现有架构的基础上，对SAR ADC模块的改进能使在维持简单架构和高性能的基础上，具有很强的抗PVT涨落的能力。CDAC中的电容阵列开关能在参考电压全电压变化范围内进行时序转换，能满足多样的参考电压输入的需求。具有衬底调制技术的预放大器和改进型的SAR逻辑电路能抵抗PVT涨落导致的性能下降；绕过技术电路能适应多变的输入差分电压的应用场合。采用SMIC 40nm CMOS工艺进行仿真验证，以差分输入电压为1.0Vpp为例（半摆幅输入），本发明改进型SAR ADC电路采样率80MS/s，能适应最低参考电压为0.6V、全工艺角（tt、ss、ff、sf、fs）、正负10%电压、宽温度（-40°~125°）范围下均能达到有效位数大于10.2bit，动态杂散范围小于-75dB，功耗小于2.5mW的性能，具有很强的抗PVT的能力。
一种快速估算ADC仿真有效位数的方法，可以快速估算出未完成仿真的ADC有效位数。
附图说明
图1是抗PVT涨落适应低Vref输入的SAR ADC电路的一种结构图；
其中，采样开关1、CDAC电路2、动态比较器3、SAR逻辑4、转码输出电路5；
图2是能有效抑制输入串通的采样开关电路图；
图3是抑制串通采样开关与其他采样开关的结果对比图；
图4是三明治结构单位电容的一种剖视图；
图5是适应多变的参考电压输入的电容阵列开关，包括反极性阵列开关和同极性阵列开关；
图6是具有抗工艺涨落的预放大器的一种电路原理图，(a)图是外接精密电阻的衬底调制电路，(b)图是内部自校准衬底调制电路；
图7是自校准置位延时电路的一种信号时序图；
图8是辅助置位技术电路的一种信号时序图（以相邻位电容辅助为例）；
图9是绕过技术电路的一种信号波形图（以半摆幅输入时绕过最高位为例）。
图10是在典型情况下改进型SAR ADC的仿真结果频谱图。
图11是某一SAR ADC 电路仿真信号波形图。
图12是图11电路仿真结束后得到的结果频谱图。
具体实施方式
下面结合附图和实施例对本发明进行进一步的阐述。
第一部分是对抗PVT涨落适应低Vref输入的SAR ADC电路进行阐述，主要以半摆幅输入、参考电压为1V为例。第二部分公开了一种能快速估算ADC仿真有效位数的方法。
图1是抗PVT涨落适应低Vref输入的SAR ADC电路图。该电路包括：采样开关1，对输入信号进行采样；CDAC电路2，由全定制单位电容和电容阵列开关组成，采用互补开关时序，利用电容间电荷再分配的完成二进制搜索算法，在普通非冗余电容阵列（N位）基础上，根据应用添加能降低电容的动态精度的多位冗余（R位），
这里示例电容位数为12（即M=12），添加4位冗余（R=4），分别在第9位、第7位、第5位和第4位（添加的位置和个数可根据实际应用进行调节），电容开关由反极性和同极性两类；动态比较器3，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；SAR逻辑4，根据比较器的输出结果来控制信号切换电容阵列；转码输出电路，完成对冗余位进行转换并缓冲输出量化码。
图2是能有效抑制串通的采样开关图，图（a）、图（b）描述了采样开关1的不同状态的拓扑图。
第一阶段自举电容底板接地，顶板接Vdd，使其电压充电至 Vdd；且此时 NMOS 的栅极接地，使开关截止，MN1和MN2共同的N+端经过SVcm连接共模电压，用于隔离Vout和Vin，屏蔽寄生Cds导致的输入信号串通对Vout电压的影响。第二极端自举电容底板接输入信号Vin，顶板接 NMOS 栅极使 NMOS 导通，为消除 MOS 管的背栅调制引起电阻调制问题 ，使采样开关管MN1和MN2的衬底分别连接各自的源端，从而消除了体效应引入的非线性误差。
图3是经典结构差分采样电路、带半w/l dummy管的差分采样电路和本发明的差分采样电路的仿真波形图，各采样电路的差分管尺寸均一致，采样时钟频率为80MHz，负载电容均为100fF，处于相同的仿真环境中。可以从图中看到，提出的本发明的采样开关结构保持阶段电压变化值最小，能有效抑制输入信号串通导致的非线性误差。
所述的CDAC电路2包括：
添加多个冗余位的电容阵列；
三明治结构的单位电容，用顶板作为中间层，底板作为上下层， 配合封闭的过孔将顶板完全包裹，用多层金属自顶至底制成定制三明治电容；
电容阵列开关，包括能进行全电压传输的传输门作为VrefP的传输开关和良好的零开关的NMOS，能适应多样的参考电压输入的需求。
图4是CDAC电路2中全定制单位电容一种剖视图，本发明的单位电容采用三明治结构，M2、M4、M6通过过孔组成电容的底板，M3、M5由过孔组成电容的顶板，顶板完全被底板包裹，将对动态性能有很大影响的寄生转变成影响较小的寄生，减小寄生对动态性能的恶化。
图5是CDAC电路2中的一种电容阵列开关，包括反极性开关和同极性开关。反极性开关由能进行全电压传输的传输门作为VrefP的传输开关和良好的零开关的NMOS，能适应多样的参考电压输入的需求，这里输入参考电压为1V，当Sel=0时参考电压由传输门导通至Vout端。
所述的动态比较器3包括：
抗工艺涨落的预放大器，由偏置电路、具有良好反向隔离特性的差分Cascode放大器、衬底修调电路组成，预放大器中的感应MOS管能检测偏置电路中偏置电流的变化，通过衬底电位调整，补偿Cascode放大器尾电流管随PVT的较大变化，使预放大器增益AV和带宽Bw的稳定。
再生锁存器，包括增益级和锁存器；
所述的衬底修调电路包括：
感应MOS管，能检测由工艺涨落、电压波动、温度变化导致的偏置电流变化，为反馈部分镜像电流；
反馈部分，可由外接精密电阻或具有负反馈特性的多组I-V、V-I电路组成，根据镜像电流的变化改变被检测MOS管的衬底电位，使被检测MOS管电流稳定，缓解预放大器随PVT变化导致的增益、带宽的大幅减小。
图6是动态比较器3中抗PVT涨落的预放大器的一种电路原理图，以图(b)为例阐述衬底调制机理。假设偏置电流由于PVT波动而减小，接成共源输入的感应管MN8能感应偏置电流的减小，其D端的电位会升高，MP2会对感应电流镜像，MP2的栅极电压升高，则器D端电压会减小，MP2的D端接被检测管的体端。MOS管的体效应公式为，，
则被检测管的阈值电压VTH减小，电流会适当增加以弥补PVT波动的电流尾电流下降，从而使预放大器的增益和带宽在PVT变化时能稳定在合理范围内，减小了预放大器的离散。
所述的SAR逻辑4包括：
自校准置位延时电路，上电时开始检测是否存在电路是否出现转换完成信号，自主从大延时向小延时调整多个高位电容置位时间，直至调整到合适的置位延时后进入休眠，避免因PVT变化导致的建立时间不足的问题；
异步时钟发生电路，利用采样时钟发生电路、比较器输出完成信号、转换完成信号和转换启动信号通过延时和反馈产生比较器时钟发生电路；
采样时钟发生电路，对全局时钟进行延时和逻辑操作，产生合适的采样相位供采样电路工作；
辅助置位技术，基于高速的需求，加宽多个高位信号传输窗口，使相邻下一位电容辅助阵列上的电压变化，加速电容上的电压建立；
绕过技术电路，可通过外接HALF信号调整来绕过不必要的电压比较和置位，一方面可以加速转换完成，一方面可以避免绕过位上的电容失配带来的量化误差；
数据传输窗口电路，对比较完成信号进行降频，将边沿触发转换为电平触发形式，用锁存器替代传统的触发器进行电平移位降低了整体SAR 逻辑电路的功耗。
图7是SAR 逻辑4中自校准置位延时电路的一种信号时序图，由于高位电容建立时间长，这里取高3位电容置位时间进行自校准。上电（EN_START置1）后第二个周期，OFF由1置0启动自校准，开始检测是否存在DONE信号。若没有DONE信号，S1 S2……SN会从11……1向00……0变化，逐级减小延时链的个数，直至检测到DONE的出现，自校准置位延时电路会将关断信号OFF由0置为1，并关断S1S2……SN的跳变，此时自校准置位结束，SAR ADC高位电容具有最合理的置位时间。图7为01……1时，检测到DONE信号，自校准结束的信号图。
图8是SAR 逻辑4中辅助置位技术电路的一种信号时序图（以相邻位电容辅助为例）。对比较完成信号进行逻辑操作，传统的第N位数据传输窗口在第N次比较完成信号置1后开启，由于前文已提及的高位电容电压建立时间较长，这里以选择加宽次高位至高4位电容的数据传递窗口为例。图中最高位数据传输窗口并未加宽，次高位传输窗口在第一次比较完成后开启，次高位的电容阵列控制信号随之变化，加速最高位电容进行电压的建立，随后次高位的数据在比较时钟来临前复位为零，避免改变差分电容阵列上的电压而导致后续比较错误的发生。换言之，第N+1为的传输窗口在第N位比较完成后开启，数据在比较器比较时钟来临前复位，辅助加速第N位电容上电压的建立。图8中黑色实线代表传统数据传输窗口对应的时序和信号变化，灰色虚线代表本发明数据传输窗口对应的时序和信号变化。
图9是SAR 逻辑4中绕过技术电路的一种差分信号波形图（以半摆幅输入时绕过最高位为例）。（a）图是传统SAR ADC在半摆幅下的Vip和Vin波形，最高位电容的控制信号的跳变会使差分信号变化Vref/2，差分电容阵列两端的电压差会小于Vref/2；次高位电容控制信号的跳变会使差分信号变化Vref/4，差分电容阵列两端的电压差会小于Vref/4；以此类推。当输入差分信号幅值小于Vref/2时，一方面最高位的电容电压的变化就不再必要，甚至后续的转换会使差分阵列端的电压差变得更大（a图step3的动作造成电压差变大），另一方面输入差分小幅值会导致比较器比较完成延长，导致内部比较时序变得紧张。绕过技术电路能根据SAR ADC的输入摆幅，通过外部信号的输入，绕过不必要的电压比较和建立，加速转换的完成。当输入差分信号幅值小于Vref/2时，可以绕过最高位的比较和建立；当输入差分信号幅值小于Vref/4时，可以绕过最高位和次高位；当输入差分复制小于Vref/2N 时，可绕过最高位至高N位，直接进行N+1位电压的比较。图（b）所示是为半摆幅输入绕过最高位转换的信号波形图。
整体SAR ADC 能在80MS/s采样频率下工作，能在全/半摆幅输入、全工艺角（tt、ss、ff、sf、fs）、正负10%电压、宽温度（-40°~125°）范围下能达到有效位数大于10.2bit，动态杂散范围大于75dB，功耗小于2.5mW的性能。
图10是在tt、1.1V、25°C、半摆幅输入、Vref为1V改进型SAR ADC的仿真结果频谱图。表1是半摆幅输入工艺、电压仿真结果表；表2是半摆幅输入工艺、温度仿真结果表。从表1、表2可以看到本发明的SAR ADC电路具有抗PVT涨落、可全/半摆幅输入配置、适应低Vref输入的优点。
表1
表2
我们以下公开一种能快速估算ADC仿真有效位数的方法，适用于由差分采样开关、差分CDAC阵列、比较器、SAR逻辑组成的非混合架构的差分SAR ADC。
步骤包括：
（1）未完成仿真的ADC瞬态差分电容阵列P端和N端电压波形；
（2）将P端和N端电压信号在时域上进行取差；
（3）对取差的电压在每周期转换完成信号有效的时刻采样，并取最大值，记为ΔV，可用
估算未完成仿真的ADC有效位数。其中，ENoBsimulation是未完成仿真的有效位数（EffectNumber of Bit）估算值，Vref是参考电压，ΔV是每周期完成信号有效时刻的残差电压。
这里的残差电压ΔV是输入差分信号矢量叠加上量化码对应的模拟电压量，其大小能用于反映存在量化噪声情况下的ADC可分辨的最小电压差。根据LSB（LeastSignificant Bit，最低有效位）的计算公式
其中LSB是最低有效位，即ADC理论上的最小分辨率，N是ADC的精度（位数），Vref是参考电压。对上式进行变换，可得
将实际仿真过程转换完成时刻的电压残差ΔV与LSB进行类比，将需要仿真得到的有效位数与ADC理论精度进行类比。能得到如下式所示的快速估算ADC仿真有效位数的计算公式。
应用例
图11是某一SAR ADC 电路仿真信号波形图。假设仿真点数为128，总时长为2us，当仿真到500ns时，取出电容阵列两端电压VIP和VIN做差，在ADC转换完成信号为高电平时刻采样，并取得最大值。这里最大值是403.35uV。转换完成时刻的信号电压差是输入差分信号矢量叠加上量化码对应的模拟电压量，它能够反映量化噪声的大小。这里参考电压Vref=1V，用，估算出ENoB simulation=11.276bit，由于估算中未考虑谐波因素，则估算结果比图12仿真结束得到的ENoB=11.17bit结果略大。
本发明的上述实施例仅仅是为说明本发明所作的举例，而并非是对本发明实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化和变动。凡是属于本发明的技术方案所引申出的显而易见的变化或变动仍处于本发明的保护范围之列。
Claims (7)
1.一种抗PVT涨落适应低Vref输入的SAR ADC电路，其特征在于，包括：
采样开关，对输入信号进行采样；
CDAC电路，利用电容间电荷再分配完成二进制搜索算法；
动态比较器，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；
SAR逻辑，根据比较器的输出结果来控制信号切换电容阵列；
转码输出电路，完成对冗余位进行转换并缓冲输出量化码。
2.如权利要求1所述的电路，其特征在于，所述的采样开关包括：
拆分的输入管，将输入管一分为二，接成串联形式，中间节点在保持阶段接用于屏蔽的固定电位；
自举电容，利用电容两端电压不突变的原理来提升采样电压；
自举时钟控制电路，用于提供采样/保持阶段的输入管栅电压和体电压；
抑制输入信号串通的控制开关，能抑制输入电压对建立时刻电压的串通。
3.如权利要求1所述的电路，其特征在于，所述的CDAC电路包括：
含多个冗余位的二进制电容阵列，在普通非冗余电容阵列（N位）基础上，根据应用添加能降低电容的动态精度的多位冗余（R位）；
三明治结构的单位电容，用顶板作为中间层，底板作为上下层， 配合封闭的过孔将顶板完全包裹，用多层金属自顶至底制成三明治电容；
电容阵列开关，包括能进行全电压传输的传输门作为VrefP的传输开关和良好的零开关的NMOS，能适应多样的参考电压输入的需求。
4.如权利要求1所述的电路，其特征在于，所述的动态比较器包括：抗工艺涨落的预放大器和再生锁存器；
所述的抗PVT涨落的预放大器，包括偏置电路、差分Cascode放大器、衬底修调电路，衬底修调电路中的感应MOS管能检测偏置电路的偏置电流的变化，通过衬底电位调整，补偿Cascode放大器尾电流管随PVT的较大变化，使预放大器增益AV和带宽Bw的稳定；
所述的再生锁存器，包括增益级和锁存器。
5.如权利要求1所述的电路，其特征在于，所述的SAR逻辑包括：
自校准置位延时电路，上电时开始检测是否出现转换完成信号，自主从大延时向小延时调整多个高位电容置位时间，直至调整到合适的置位延时后进入休眠，避免因PVT变化导致的建立时间不足的问题；
异步时钟发生电路，利用采样时钟发生电路、比较器输出完成信号、转换完成信号和转换启动信号通过延时和反馈产生比较器时钟发生电路；
采样时钟发生电路，对全局时钟进行延时和逻辑操作，产生合适的采样相位供采样电路工作；
辅助置位技术电路，基于高速的需求，加宽多个高位信号传输窗口，使相邻下一位电容辅助阵列上的电压变化，加速电容上的电压建立；
绕过技术电路，可通过外接HALF信号调整来绕过不必要的电压比较和置位，一方面可以加速转换完成，一方面可以避免绕过位上的电容失配带来的量化误差；
数据传输窗口电路，对比较完成信号进行降频，将边沿触发转换为电平触发形式，用锁存器替代传统的触发器进行电平移位降低了整体SAR 逻辑电路的功耗。
6.如权利要求4所述的电路，其特征在于，所述的衬底修调电路包括：
感应MOS管，用于检测由工艺涨落、电压波动、温度变化导致的偏置电流变化，为反馈部分镜像电流；
反馈部分，由外接精密电阻或具有负反馈特性的多组I-V、V-I电路组成，根据镜像电流的变化改变被检测MOS管的衬底电位，使被检测MOS管电流稳定，缓解预放大器随PVT变化导致的增益、带宽的大幅减小。
7.一种能快速估算ADC仿真有效位数的方法，其特征在于，包括：
（1）未完成仿真的ADC瞬态差分电容阵列P端和N端电压波形；
（2）将P端和N端电压信号在时域上进行取差；
（3）对求差的电压在每周期转换完成信号有效的时刻采样，并取最大值，记为残差电压ΔV，可用
估算未完成仿真的ADC有效位数，其中，ENoBsimulation是未完成仿真的有效位数（EffectNumber of Bit）估算值，Vref是参考电压，ΔV是每周期完成信号有效时刻的残差电压。
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