CN103716054A - 用于逐次逼近型模数转换器前端的宽带采样保持电路 - Google Patents

Abstract

针对现有采样保持电路的不足，本发明提供一种用于逐次逼近型模数转换器前端的宽带采样保持电路，由第一级电压缓冲器、时钟处理单元、采样开关电容子电路、第二级电压缓冲器组成；第一级电压缓冲器的输出端与电压自举单元电路控制的采样开关电容子电路的输入端连接；采样开关电容子电路的信号输出端与第二级电压缓冲器的信号输入端连接；时钟处理单元分别向第一级电压缓冲器和采样开关电容子电路提供时钟信号。有益的技术效果：利用本发明，采用宽带增强以及时钟控制的第一级电压缓冲器和采用对N阱进行复制单元偏置的PMOS源级跟随器的第二级电压缓冲器，可以提高输入采样信号的带宽，同时以极低的功耗满足信号线性度的要求。

Description

用于逐次逼近型模数转换器前端的宽带采样保持电路

技术领域

本发明属于模拟集成电路设计技术领域，具体涉及用于逐次逼近型模数转换器前端的宽带采样保持电路。

背景技术

随着集成电路先进制造工艺技术的发展，半导体工艺已经发展到20纳米以下的节点。半导体工艺的进步给数字电路带来了低电源电压、低功耗、高集成度和小芯片面积等特点；但是对于模拟电路，传统器件的设计变得更加复杂和难以实现。因此，在电路系统中将尽可能多的功能由模拟域转化到功能日益强大的数字域去实现成为研究热点。模数转换器是搭建数字电路和模拟世界的桥梁和纽带，需要能够兼容深亚微米下低电源电压的需求同时为了满足系统最大数字化的需求需要提供足够宽的输入信号带宽。模数转换器，尤其是逐次逼近型的模数转换器通过对内部电路结构的方式——采用时分复用的串行比较方式实现模数转换功能，实现最大化的减小模拟电路模块的目的；随着半导体工艺的进步，逐次逼近型的模数转换器在需求超低功耗的手持和便携式设备领域逐步取代其他类型的模数转换器。

现代无线通信系统呈现模块化、智能化、软件化和功能化的特点，并且要求通信系统具有良好的兼容性和较强的灵活性，以便于开发和升级，在这种需求的带动下，上世纪90年代中期出现了软件无线电技术。这种源于美国军事无线通信要求的新技术核心思想是通过构造一个开发的通用平台，把尽可能多的通信功能用软件实现。在硬件实现架构上要求关键电路模块模数转换器电路尽可能的靠近天线，将天线接收的射频信号直接数字量化转换成数字信号供数字信号处理器进行处理。从而模数转换器的模拟输入信号带宽要求尽可能的高达GHz以上。然而传统的逐次逼近型模数转换器由于输入采样带宽在几百MHz以下。很难满足后端的软件无线电接收机对超高速的输入信号（GHz以上）的带宽要求。因此，现有结构的采样保持电路的带宽和功耗成为逐次逼近模数转换器性能提升的瓶颈。市场上急需一种用于模数转换器的、兼顾高输入信号带宽与低功耗的采样保持电路。

发明内容

本发明的主要目的在于提供一种用于逐次逼近型模数转换器前端的采样保持电路，以满足软件无线电系统对高输入信号带宽和低功耗的双重需求。其具体的结构如下：

用于逐次逼近型模数转换器前端的宽带采样保持电路，由第一级电压缓冲器1、时钟处理单元2、采样开关电容子电路3、第二级电压缓冲器4组成；其中，第一级电压缓冲器1的信号输出端与电压自举单元电路控制的采样开关电容子电路3的信号输入端连接；采样开关电容子电路3的信号输出端与第二级电压缓冲器4的信号输入端连接；时钟处理单元2分别向第一级电压缓冲器1和采样开关电容子电路3提供时钟信号；

第一级电压缓冲器1，负责将采样开关电容子电路3与前级电路相隔离，减小等效输入电容的容值；

时钟处理单元2产生一对非交叠时钟信号，即第一时钟信号CK1和第二时钟信号CK1N，并将非交叠时钟信号第一时钟信号CK1和第二时钟信号CK1N传递至采样开关电容子电路3，控制并实现采样开关电容子电路3的开关；时钟处理单元2还产生倍压时钟信号CKB，并将该倍压时钟信号CKB传递至第一级电压缓冲器1，实现第一级电压缓冲器1的开关；

采样开关电容子电路3包括电压自举单元电路31和采样电路单元32两部分；电压自举单元电路31接收自时钟处理单元2产生的第一时钟信号CK1和第二时钟信号CK1N并控制采样电路32对第一级电压缓冲器1传递来的射频信号进行采样保持；

第二级电压缓冲器4，用于将采样开关电容子电路3与后级的采样的电容阵列单元相隔离，并增强采样开关电容子电路3对后级的采样的电容阵列单元的驱动能力。

进一步地说，第一级电压缓冲器1采用电压缓冲器结构，且在起开关控制作用的时钟处理单元2的非交叠时钟信号下工作：当采样开关电容子电路3处于采样模式时，第一级电压缓冲器1导通；当采样开关电容子电路3处于保持模式下时，第一级电压缓冲器1关闭，从而减小在保持模式下输入的射频信号通过开关寄生电容耦合而引入的失调，同时降低了本产品的平均功耗；时钟处理单元2产生一对相互不交叠时钟信号（第一时钟信号CK1和第二时钟信号CK1N）和一个倍压时钟信号CKB；具体步骤如下：

时钟处理单元2首先产生一对相互不交叠时钟信号，即第一时钟信号CK1和第二时钟信号CK1N；时钟处理单元2向控制电压自举单元电路31和第一级电压缓冲器1提供做为导通信号的时钟信号；随后，用上述两个互不交叠时钟第一时钟信号CK1和第二时钟信号CK1N控制电容倍压产生倍压时钟信号CKB；

采样开关电容子电路3为开关管；电压自举单元电路31在第一时钟信号CK1、第二时钟信号CK1N和倍压时钟信号CKB的控制下，通过电容的电压转移特征，产生一个随输入电压线性变化的栅压控制时钟信号，由该栅压控制时钟信号控制采样开关电容子电路3内的采样开关管的栅极，使得采样开关电容子电路3在采样模式下导通，并保持采样开关电容子电路3内开关管的栅源电压与导通电阻恒定，确保采样模式下的采样信号具有良好的线性；

第二级电压缓冲器4为PMOS源级跟随器结构，其中PMOS的N阱采用复制偏置单元，负责降低由于采样开关电容子电路3的采样电压变化所引起N阱和P型衬底寄生电容的电压非线性变化导致的采样信号线性度的恶化。

本发明提供的用于逐次逼近型模数转换器前端的宽带采样保持电路，其第一级电压缓冲器1用于隔离开关电容单元与前级电路，减小模数转换器的等效输入电容；时钟处理单元2用于产生非交叠时钟和倍压时钟用于控制电压自举单元电路31内的自举时钟控制开关电容单元和第一级电压缓冲器1的开关；电压自举单元电路31控制的采样电路32用于对输入射频信号的采样保持；第二级电压缓冲器4用于隔离开关电容单元和后级的采样的电容阵列单元，同时增加开关电容单元的驱动后级大负载电容的能力。

有益的技术效果

利用本发明，采用宽带增强以及时钟控制的第一级电压缓冲器和采用对N阱进行复制单元偏置的PMOS源级跟随器的第二级电压缓冲器，可以提高输入采样信号的带宽，同时以极低的功耗满足信号线性度的要求。采用前后两级电压缓冲器可以减少额外的前后级电路驱动能力的要求，节约了系统的硬件开销。采用栅压自举控制的开关电容采样单元可以保证在输入信号幅度比较大的情况下系统线性度不会因开关管导通电阻由于栅压电压变化引入的非线性影响。

第一级电压缓冲器1采用了带宽增强的电压缓冲器结构，可以在降低功耗的同时提高输入信号带宽，同时为了减小在保持模式下输入的射频信号通过开关寄生电容耦合而引入的失调在该缓冲器上增加了开关控制信号，使得电压缓冲器只在采样模式下导通，在保持模式下关闭，这种开关工作模式进一步降低了系统的平均功耗。

采样开关电容子电路3在采样模式下开关管导通时，开关管的栅源电压保持恒定，导通电阻恒定。从而采样模式下采样信号可以产生极好的线性度指标。

第二级电压缓冲器4采用了PMOS源级跟随器结构，其中PMOS的N阱采用复制偏置单元，降低由于采样电压变化引起N阱和P型衬底寄生电容的电压非线性变化导致的采样信号线性度的恶化。

附图说明

图1为本产品的结构框图。

图2为图1中第一级电压缓冲器1的电路图。

图3为图1中时钟处理电路2产生一对非交叠时钟信号，即第一时钟信号CK1和第二时钟信号CK1N的原理简视图。

图4为图1中时钟处理电路2的倍压时钟的产生原理简视图。

图5为图1中采样开关电容子电路3的电路图。

图6为图1中第二级电压缓冲器4的电路图。

图中的序号依次为：第一级电压缓冲器1、时钟处理单元2、采样开关电容子电路3、第二级电压缓冲器4、电压自举单元电路31、采样电路32、第一时钟信号CK1、第二时钟信号CK1N、倍压时钟信号CKB、源极跟随器NMOS管M1、增益增强型PMOS管M2、第三开关管M3、第四开关管M4、第一电流源I1、第二电流源I2、第三电容Cb、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14、第四电容Cs、第七开关管M7、复制开关管M8、第十五开关管M15和第十六开关管M16、第三电流源I3、第五源极跟随器PMOS管M5、第四电流源I4、辅助第六源级跟随器PMOS管M6。

具体实施方式

下面结合附图对本发明进一步详细说明。

参见图1，用于逐次逼近型模数转换器前端的宽带采样保持电路，由第一级电压缓冲器1、时钟处理单元2、采样开关电容子电路3、第二级电压缓冲器4组成；其中，第一级电压缓冲器1的信号输出端与电压自举单元电路31控制的采样开关电容子电路3的信号输入端连接；采样开关电容子电路3的信号输出端与第二级电压缓冲器4的信号输入端连接；时钟处理单元2分别向第一级电压缓冲器1和采样开关电容子电路3提供时钟信号；第一级电压缓冲器1，负责将采样开关电容子电路3与前级电路相隔离，减小等效输入电容的容值。

参见图3和图4，时钟处理单元2产生一对非交叠时钟信号，即第一时钟信号CK1和第二时钟信号CK1N，并将该非交叠时钟信号第一时钟信号CK1和第二时钟信号CK1N传递至采样开关电容子电路3，控制并实现采样开关电容子电路3的开关；时钟处理单元2还产生倍压时钟信号CKB，并将该倍压时钟信号CKB传递至第一级电压缓冲器1，实现第一级电压缓冲器1的开关，其中，第一时钟信号CK1和第二时钟信号CK1N的产生机理详见图3，倍压时钟信号CKB的产生机理详见图4；时钟处理单元2采用目前市场上的标准件，产生上述信号。

参见图1，采样开关电容子电路3包括电压自举单元电路31和采样电路32两部分；电压自举单元电路31接收自时钟处理单元2产生的第一时钟信号CK1和第二时钟信号CK1N后控制采样电路32对由第一级电压缓冲器1传递来的射频信号进行采样保持；

第二级电压缓冲器4，用于将采样开关电容子电路3与后级的采样的电容阵列单元相隔离，并增强采样开关电容子电路3对后级的采样的电容阵列单元的驱动能力。

第一级电压缓冲器1采用电压缓冲器结构，且在起开关控制作用的时钟处理单元2的非交叠时钟信号下工作：当采样开关电容子电路3处于采样模式时，第一级电压缓冲器1导通；当采样开关电容子电路3处于保持模式下时，第一级电压缓冲器1关闭；减小在保持模式下输入的射频信号通过开关寄生电容耦合而引入的失调，同时降低了本产品的平均功耗；时钟处理单元2产生一对相互不交叠时钟信号（第一时钟信号CK1和第二时钟信号CK1N）和一个倍压时钟信号CKB；具体步骤如下：

时钟处理单元2首先产生一对相互不交叠的时钟信号，即第一时钟信号CK1和第二时钟信号CK1N；时钟处理单元2向控制电压自举单元电路31和第一级电压缓冲器1提供导通的时钟信号第一时钟信号CK1和第二时钟信号CK1N；随后，时钟处理单元2用上述两个互不交叠时钟信号第一时钟信号CK1和第二时钟信号CK1N控制电容倍压并产生倍压时钟信号CKB；时钟处理单元2直接采用外购件，时钟处理单元2的信号产生机理参见图3、图4。

采样开关电容子电路3包含为开关管；电压自举单元电路31在非交叠时钟第一时钟信号CK1、第二时钟信号CK1N和倍压时钟信号CKB的控制下，通过电容的电压转移特征，产生一个随输入电压线性变化的栅压控制时钟信号，由该栅压控制时钟信号控制采样开关电容子电路3内的采样开关管的栅极，使得采样开关电容子电路3在采样模式下导通，并保持采样开关电容子电路3内开关管的栅源电压与导通电阻恒定，确保采样模式下的采样信号具有良好的线性；

第二级电压缓冲器4为PMOS源级跟随器结构，其中PMOS的N阱采用复制偏置单元，负责降低由于采样开关电容子电路3的采样电压变化所引起N阱和P型衬底寄生电容的电压非线性变化导致的采样信号线性度的恶化。第二级电压缓冲器的输出由PMOS源极跟随器的漏极输出，如果PMOS管的背栅极和漏极直接相接，则输出接点就会寄生一个N阱和P型衬底之间的二极管反偏电容，该电容值的大小是反偏电压的非线性函数。当输出电压变化时，该电容值非线性变化，从而引入非线性误差。通过复制源级跟随器单元，产生一个随输入变化的背栅电压，可以克服输出接点寄生N阱和P型衬底寄生非线性电容引入的非线性误差。

参见图2，第一级电压缓冲器1由源极跟随器NMOS管M1、增益增强型PMOS管M2、开关管M3和M4、第一电流源I1和第二电流源I2组成；其中，源极跟随器NMOS管M1的漏极与增益增强型PMOS管M2的栅极连接；源极跟随器NMOS管M1的源极与第四开关管M4的漏极连接；源极跟随器NMOS管M1的漏极与第一电流源I1的输出端连接，第一电流源I1的输入端分别与第三开关管M3的源极、第四开关管M4的源极相连接；第四开关管M4的源极与第二电流源I2的输入端连接，第二电流源I2的输出端接地； 源极跟随器NMOS管M1的源极与第四开关管M4的漏极之间的节点分别与第三开关管M3的漏极、第四开关管M4的漏极以及采样开关电容子电路3的信号输入端相连接；源极跟随器NMOS管M1的栅极与前级电路的输出端相连接；第三开关管M3的栅极接收时钟处理单元2产生的非交叠时钟信号第二时钟信号CK1N，第四开关管M4的栅极接收时钟处理单元2产生的非交叠时钟信号第一时钟信号CK1。

传统的由NMOS管源级跟随器和电流源构成的电压缓冲器为了实现一定的输入信号带宽要求需要增加电路的功耗，文献（A 6-Bit，1.2-GS/s ADC with Wideband THA in 0.13-um CMOS，2008，IEEE ASSCC）的分析说明了在相同的功耗下，增强型源级跟随器可以极大地增加输入信号带宽。同时在保持模式下，采样开关管关闭，但是由于寄生电容的影响，输入的射频信号会进入采样电容导致采样电压的失调。为了减小这种寄生电容导致的输入信号馈通，在本发明中，在第一级电压缓冲器的基础上增加了开关管M3和M4，将第一级的电压缓冲器由传统的常通模式改成了通断切换模式，在采样模式下开关导通，电路进行正常的电压跟踪采样，当电路由采样模式转换成保持模式后，开关管M3和M4关闭，第一电压缓冲器关闭，一方面节约了第一级电压缓冲器的功耗，一方面隔离了输入射频信号和电压缓冲器的输出，隔离了输入射频信号和采样电容电压的馈通路径，降低了由于输入信号的变化引入的采样电压的非线性变化。

参见图3和图4，时钟处理单元2是采用市场上的标准件实现具体的功能的，在此简述如下：时钟处理单元2由非交叠时钟产生电路和时钟倍压产生电路组成，产生一对非交叠的时钟信号；参见图4第一时钟信号CK1和第二时钟信号CK1N，由第一时钟信号CK1和第二时钟信号CK1N控制时钟倍压电路逻辑产生电压约为2倍电源电压的控制第三时钟信号CKB即倍压时钟信号CKB。时钟处理单元2产生倍压时钟信号CKB的原理图如图4所示，具体采用了六个开关管（第十七开关管M17、第十八开关管M18、第十九开关管M19、第二十开关管M20、第二十一开关管M21和第二十二开关管M22）和两个电容（第一电容C1和第二电容C2）。

参见图5，采样开关电容子电路3由电压自举单元电路31和采样电路32两部分组成；其中，电压自举单元电路31由第三电容Cb、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14；其中，第三电容Cb、第十一开关管M11、第十二开关管M12、第十三开关管M13和第十四开关管M14共同产生自举时钟，第九开关管M9与第十开关管M10产生采样时钟的关断信号，具体连接关系为：第十三开关管M13的源极接地，第十三开关管M13的漏极串联第三电容Cb后与第十四开关管M14的源极相连接；第十三开关管M13的漏极还与第十一开关管M11的漏极相连接；第十四开关管M14的源极还与第十二开关管M12的漏极相连接，并由第十四开关管M14源极控制第十二开关管M12的栅压；第十二开关管M12的源极与第九开关管M9的漏极相连接，第九开关管M9的源极与第十开关管M10的漏极相连，第十开关管M10的源极接地；

参见图5，采样电路32由第四电容Cs、第七开关管M7、复制开关管M8、第十五开关管M15和第十六开关管M16组成；其中，第四电容Cs和第七开关管M7共同实现采样的功能，并通过复制开关管M8对第七开关管M7的背栅极进行偏置，且在本电路处于保持模式下时，依次通过第十五开关管M15和第十六开关管M16的导通将第七开关管M7的背栅极拉到模拟地电位；其具体的结构为：第七开关管M7的背栅极与复制开关管M8的背栅极相连；复制开关管M8的背栅与第十五开关管M15的漏极相连；第十五开关管M15的源极与第十六开关管M16漏极相连，第十六开关管M16的源极接地；第七开关管M7的漏极经第四电容Cs后接地，第七开关管M7的漏极的输出信号即为采样信号VS；电压自举单元电路31与采样电路单元之间的连接，是通过第十一开关管M11与第七开关管M7的源极的连接，以及第十二开关管M12的漏极与第六开关管M7的栅极的连接而实现的。

在本发明所提出的采样保持电路下，可以做到在较大的输入信号幅度下保持一定的线性度性能。

参见图6，第二级电压缓冲器4由第三电流源I3、第五源级跟随器PMOS管M5、第四电流源I4和辅助第六源级跟随器PMOS管M6组成；第五源极跟随器PMOS管M5的栅极与第六源级跟随器PMOS管M6的栅极相连作为第二级电压缓冲器的输入，辅助第六源级跟随器PMOS管M6的源极和辅助第六源级跟随器PMOS管的背栅极相连，辅助第六源级跟随器PMOS管M6的源极和背栅的连接点与第五源极跟随器PMOS管M5的背栅相连接，第五源极跟随器PMOS管M5的源极与第三电流源I3相连作为第二级电压缓冲器的输出，辅助第六源级跟随器PMOS管M6的源极与第四电流源I4相连。第二级电压缓冲器的输入接采样开关电容单元的输出信号VS，通过第二级电压缓冲器后通过源级跟随器PMOS的源极Vout输出。

其中主源级跟随器完成采样信号到后级电路的传递，辅助源级跟随器完成对主PMOS管的N阱偏置。其中主源级跟随器和辅助源级跟随器的尺寸和电流可以按20：1的比例设置。这种实现电路可以极大地降低由于主源级跟随器管PMOS管的N阱和P型衬底产生的寄生电容的电压非线性对采样电路的线性度影响。

Claims (5)

1.用于逐次逼近型模数转换器前端的宽带采样保持电路，其特征在于：由第一级电压缓冲器（1）、时钟处理单元（2）、采样开关电容子电路（3）和第二级电压缓冲器（4）组成；其中，第一级电压缓冲器（1）的信号输出端与电压自举单元电路（31）控制的采样开关电容子电路（3）的信号输入端连接；采样开关电容子电路（3）的信号输出端与第二级电压缓冲器（4）的信号输入端连接；时钟处理单元（2）分别向第一级电压缓冲器（1）和采样开关电容子电路（3）提供时钟信号；第一级电压缓冲器（1），负责将采样开关电容子电路（3）与前级电路相隔离，减小等效输入电容的容值；时钟处理单元（2）产生一对非交叠时钟信号，即第一时钟信号CK1和第二时钟信号CK1N，并将该对非交叠时钟信号：即第一时钟信号CK1和第二时钟信号CK1N传递至采样开关电容子电路（3），控制并实现采样开关电容子电路（3）的开关；时钟处理单元（2）还产生倍压时钟信号CKB，并将该倍压时钟信号CKB传递至第一级电压缓冲器（1），实现第一级电压缓冲器（1）的开关；采样开关电容子电路（3）包括电压自举单元电路（31）和采样电路（32）两部分；电压自举单元电路（31）接收自时钟处理单元（2）产生的第一时钟信号CK1和第二时钟信号CK1N后控制采样电路（32）对由第一级电压缓冲器（1）传递来的射频信号进行采样保持；第二级电压缓冲器（4），用于将采样开关电容子电路（3）与后级的采样的电容阵列单元相隔离，并增强采样开关电容子电路（3）对后级的采样的电容阵列单元的驱动能力。

2.如权利要求1所述的用于逐次逼近型模数转换器前端的宽带采样保持电路，其特征在于：第一级电压缓冲器（1）采用电压缓冲器结构，且在起开关控制作用的时钟处理单元（2）的非交叠时钟信号下工作：当采样开关电容子电路（3）处于采样模式时，第一级电压缓冲器（1）导通；当采样开关电容子电路（3）处于保持模式下时，第一级电压缓冲器（1）关闭；采样开关电容子电路（3）为开关管；电压自举单元电路（31）在第一时钟信号CK1、第二时钟信号CK1N和倍压时钟信号CKB的控制下，通过电容的电压转移特征，产生一个随输入电压线性变化的栅压控制时钟信号，由该栅压控制时钟信号控制采样开关电容子电路（3）内的采样开关管的栅极，使得采样开关电容子电路（3）在采样模式下导通，并保持采样开关电容子电路（3）内开关管的栅源电压与导通电阻恒定，确保采样模式下的采样信号具有良好的线性；第二级电压缓冲器（4）为PMOS源级跟随器结构，其中PMOS的N阱采用复制偏置单元，负责降低由于采样开关电容子电路（3）的采样电压变化所引起N阱和P型衬底寄生电容的电压非线性变化导致的采样信号线性度的恶化。

3.如权利要求1或2所述的用于逐次逼近型模数转换器前端的宽带采样保持电路，其特征在于：第一级电压缓冲器（1）由源极跟随器NMOS管M1、增益增强型PMOS管M2、第三开关管M3、第四开关管M4、第一电流源I1和第二电流源I2组成；其中，源极跟随器NMOS管M1的漏极与增益增强型PMOS管M2的栅极连接；源极跟随器NMOS管M1的源极与第四开关管M4的漏极连接；源极跟随器NMOS管M1的漏极与第一电流源I1的输出端连接，第一电流源I1的输入端分别与第三开关管M3的源极、第四开关管M4的源极相连接；第四开关管M4的源极与第二电流源I2的输入端连接，第二电流源I2的输出端接地； 源极跟随器NMOS管M1的源极与第四开关管M4的漏极之间的节点分别与第三开关管M3的漏极、第四开关管M4的漏极以及采样开关电容子电路（3）的信号输入端相连接；源极跟随器NMOS管M1的栅极与前级电路的输出端相连接；第三开关管M3的栅极接收时钟处理单元（2）产生的非交叠时钟信号CK1N，第四开关管M4的栅极接收时钟处理单元（2）产生的非交叠时钟信号CK1。

4.如权利要求1或2所述的用于逐次逼近型模数转换器前端的宽带采样保持电路，其特征在于：采样开关电容子电路（3）由电压自举单元电路（31）和采样电路（32）两部分组成；其中，电压自举单元电路（31）由第三电容Cb、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13和第十四开关管M14；其中，第三电容Cb、第十一开关管M11、第十二开关管M12、第十三开关管M13和第十四开关管M14共同产生自举时钟，第九开关管M9与第十开关管M10产生采样时钟的关断信号，具体连接关系为：第十三开关管M13的源极接地，第十三开关管M13的漏极串联第三电容Cb后与第十四开关管M14的源极相连接；第十三开关管M13的漏极还与第十一开关管M11的漏极相连接；第十四开关管M14的源极还与第十二开关管M12的漏极相连接，并由第十四开关管M14源极控制第十二开关管M12的栅压；第十二开关管M12的源极与第九开关管M9的漏极相连接，第九开关管M9的源极与第十开关管M10的漏极相连，第十开关管M10的源极接地； 采样电路（32）由第四电容Cs、第七开关管M7、复制开关管M8、第十五开关管M15和第十六开关管M16组成；其中，第四电容Cs和第七开关管M7共同实现采样的功能，并通过复制开关管M8对第七开关管M7的背栅极进行偏置，且在本电路处于保持模式下时，通过第十五开关管M15和第十六开关管M16的导通将第七开关管M7的背栅极拉到模拟地电位；其具体的结构为：第七开关管M7的背栅极与复制开关管M8的背栅极相连；复制开关管M8的背栅极与第十五开关管M15的漏极相连；第十五开关管M15的源极与第十六开关管M16漏极相连，第十六开关管M16的源极接地；

第七开关管M7的漏极经第四电容Cs后接地，第七开关管M7的漏极的输出信号即为采样信号VS；电压自举单元电路（31）与采样电路（32）之间的连接，是通过第十一开关管M11与第七开关管M7的源极的连接，以及第十二开关管M12的漏极与第七开关管M7的栅极的连接而实现的。

5.如权利要求1或2所述的用于逐次逼近型模数转换器前端的宽带采样保持电路，其特征在于：第二级电压缓冲器（4）由第三电流源I3、第五源极跟随器PMOS管M5、第四电流源I4和辅助第六源级跟随器PMOS管M6组成；第五源极跟随器PMOS管M5的栅极与辅助第六源级跟随器PMOS管M6的栅极相连作为第二级电压缓冲器（4）的输入，辅助第六源级跟随器PMOS管M6的源极和背栅极相连且与第五源极跟随器PMOS管M5的背栅相连接，五源极跟随器PMOS管M5的源极与第三电流源I3相连作为第二级电压缓冲器（4）的输出，辅助第六源级跟随器PMOS管M6的源极与第四电流源I4相连。

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