TWI707546B - 開關電容電路以及類比轉數位轉換裝置 - Google Patents

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Abstract

一種開關電容電路包含一第一電容、一第二電容以及一開關電路。第一電容用以接收一第一訊號。第二電容用以接收一第二訊號。開關電路用以依據至少一時脈訊號選擇性地將第一電容以及第二電容耦接至一量化器的一輸入端。在開關電路處於一第一配置時，第一電容用以儲存第一訊號且第二電用以儲存第二訊號。在開關電路處於一第二配置時，第一電容以及第二電容串聯地堆疊，以將第一訊號以及第二訊號的一結合傳輸至量化器的輸入端。

Description

開關電容電路以及類比轉數位轉換裝 置
本案中所述實施例內容是有關於一種開關電容電路，特別關於一種用以提供雜訊塑形(noise-shaping)功能的開關電容電路以及類比轉數位轉換器。
類比轉數位轉換器(analog-to-digital converter,ADC)已被廣泛地應用於各種電子裝置，以將類比訊號轉換為數位訊號進而進行後續的訊號處理。由於高解析度資料處理(例如：視頻資料)的需求提高，類比轉數位轉換器時常成為系統中的關鍵角色。然而，在實際應用上，類比轉數位轉換器的效能受許多非理想因素而影響，例如製程變異、量化雜訊、熱雜訊等。
本案之一些實施方式是關於一種開關電容電路。開關電容電路包含一第一電容、一第二電容以及一開關電路。第一電容用以接收一第一訊號。第二電容用以接收一 第二訊號。開關電路用以依據至少一時脈訊號選擇性地將第一電容以及第二電容耦接至一量化器的一輸入端。在開關電路處於一第一配置時，第一電容用以儲存第一訊號且第二電容用以儲存第二訊號。在開關電路處於一第二配置時，第一電容以及第二電容串聯地堆疊，以將第一訊號以及第二訊號的一結合傳輸至量化器的輸入端。
本案之一些實施方式是關於一種類比轉數位轉換裝置。類比轉數位轉換裝置包含一開關電容電路以及一循續漸近式(SAR)電路系統。開關電容電路用以依據複數時脈訊號對一輸入訊號取樣。循續漸近式電路系統用以依據一轉換時脈訊號對一取樣過的輸入訊號執行一類比轉數位轉換程序，以產生一數位輸出。開關電容電路包含一第一電容以及一第二電容。第一電容用以儲存相關於取樣過的輸入訊號的一第一剩餘訊號。第二電容用以儲存一第二剩餘訊號。第二剩餘訊號是基於位於一前轉換相位之該第一剩餘訊號所產生。第一電容以第二電容串聯堆疊，以在類比轉數位轉換程序中提供第一剩餘訊號以及第二剩餘訊號的一結合至循續漸近式電路系統。
綜上所述，本案的開關電容電路以及類比轉數位轉換裝置得以提供具有雜訊塑形(noise-shaping)功能的電路架構。如此，類比轉數位轉換裝置的整體效能可被改善。
100‧‧‧開關電容電路
110A‧‧‧量化器
120‧‧‧開關電路
200‧‧‧類比轉數位轉換裝置
201‧‧‧循續漸近式電路系統
220‧‧‧比較電路
240‧‧‧控制邏輯電路
Vin1、Vin2、Vin(k)‧‧‧訊號
Vin‧‧‧輸入訊號
C1、C2‧‧‧電容
CF1‧‧‧第一配置
CF2‧‧‧第二配置
N1‧‧‧節點
Vrefn、Vrefp‧‧‧共模電壓
S1-S6‧‧‧開關
M1-M11‧‧‧電晶體
Φs、Φc、Φcs0、Φcs1、Φp‧‧‧時脈訊號
VO1、VO2‧‧‧輸出訊號
Dout、Dout(k)‧‧‧數位輸出
Vres1(k)、Vres2(k-1)‧‧‧剩餘訊號
為讓本案之上述和其他目的、特徵、優點與實 施例能夠更明顯易懂，所附圖式之說明如下：
第1圖是依照本案一些實施例所繪示之一開關電容電路的示意圖；
第2A圖是依照本案一些實施例所繪示之一類比轉數位轉換裝置的示意圖；
第2B圖是依照本案一些實施例所繪示之第2A圖或第3圖中訊號的波形的示意圖；
第3圖是依照本案一些實施例所繪示之一類比轉數位轉換裝置的示意圖；以及
第4圖是依照本案一些實施例所繪示之第2A圖或第3圖的比較電路的示意圖。
在本文中所使用的用詞『耦接』亦可指『電性耦接』，且用詞『連接』亦可指『電性連接』。『耦接』及『連接』可分別指『直接耦接』以及『直接連接』，或分別指『間接耦接』以及『間接連接』。『耦接』及『連接』亦可指二個或多個元件相互配合或相互互動。
在本文中，「電路系統」一詞可代表由一或多個電路形成的一系統。「電路」一詞代表基於一特定配置而由一或多個電晶體及/或一或多的主種式/被動式元件所形成的一物件，用以處理訊號。
為了易於理解，各圖中相似的元件被指定相同的元件標號。
第1圖是依照本案一些實施例所繪示之開關電容電路100的電路圖。在一些實施例中，開關電容電路100可應用於混合訊號電路。
舉例而言，開關電容電路100可應用於類比轉數位轉換器，以提供雜訊塑形功能。在一些實施例中，雜訊塑形功能將量化錯誤回授至量化器(例如：第1圖的量化器100A或第2A圖的比較電路220)的輸入。由於雜訊塑形功能，量化雜訊的頻譜特性可被改變(例如：塑形)，且量化雜訊的能量於低頻帶為低位準且於高頻帶為高位準。如此，所需的低頻訊號可展現較高的訊號雜訊比(signal-to-noise ratio)。
如第1圖所示，開關電容電路100耦接量化器100A(例如：類比轉數位轉換器(圖未示)中的比較器)。開關電容電路100包含電容C1-C2以及開關電路120。在一些實施例中，電容C1以及電容C2的各者可具有單一個電容性元件或者為包含複數電容性元件的陣列。電容C1-C2耦接開關電路120。開關電路120可包含複數開關(例如：第2A圖中的該些開關)，以依據至少一時脈訊號(例如：第2B圖中的時脈訊號)選擇性地將電容C1及/或電容C2耦接至量化器100A的輸入端。
舉例而言，響應於至少一時脈訊號，開關電路120可運作於第一配置CF1或第二配置CF2下。於第一配置CF1下，電容C1以及C2可不連接量化器100A的輸入端。在這個情況下，電容C1用以儲存訊號Vin1且電容C2用以儲存 訊號Vin2。
在一些實施例中，訊號Vin1可來自以第k轉換相對輸入訊號Vin取樣的訊號(於此稱為「訊號Vin(k)」)。在一些實施例中，訊號Vin1可為基於訊號Vin(k)處理的訊號。舉例而言，訊號Vin1可為類比轉數位轉換器基於訊號Vin(k)所產生之剩餘訊號。
在一些實施例中，訊號Vin2可來自以先於第k轉換相位的一轉換相位對輸入訊號Vin取樣的訊號。舉例而言，訊號Vin2可為訊號Vin(k-1)(例如：以第(k-1)轉換相位對輸入訊號Vin取樣的訊號)。在一些實施例中，訊號Vin2可為基於訊號Vin(k-1)所處理的訊號。舉例而言，訊號Vin2可為類比轉數位轉換器基於訊號Vin(k-1)所產生剩餘訊號。在一些實施例中，訊號Vin1可為基於訊號Vin(k-1)、Vin(k-2)、...、以及Vin(k-n)所處理的訊號，其中k>n>0。
於第二配置CF2下，電容C1以及C2可被串聯地耦接且耦接量化器100A的輸入端。在這個情況下，訊號Vin1以及Vin2的結合被傳輸至量化器100A，以進行後續的訊號處理(例如：類比轉數位(A/D)轉換程序)。等效地，雜訊塑型的模型可被引入量化器100A。如此，量化器100A的輸出的訊號雜訊比可被提高。
在一些實施例中，訊號Vin1以及Vin2的結合可為訊號Vin1以及Vin2的積分。在一些實施例中，訊號Vin1以及Vin2的結合可為訊號Vin1以及Vin2的總合。在一些實施例中，訊號Vin1以及Vin2的結合可為訊號Vin1與訊號Vin2之間 的差異。上述訊號Vin1以及Vin2的配置僅為示例的目的，本案不以此為限。
參考第2A圖。第2A圖是依照本案一些實施例所繪示之類比轉數位轉換裝置200的示意圖。在一些實施例中，第1圖的開關電容電路100可被應用至類比轉數位轉換裝置200。
在此例中，類比轉數位轉換裝置200運作為循續漸近式(successive approximation register，SAR)類比轉數位轉換器。類比轉數位轉換裝置200包含開關電容電路100以及循續漸近式電路系統201。循續漸近式電路系統201包含比較電路220以及控制邏輯電路240。
在此例中，開關電容電路100包含電容C1-C3以及開關電路120。電容C1是以二進位電容陣列形成。二進位電容陣列包含複數個受控於控制邏輯電路240的電容以及複數個開關。電容C1的第一端用以接收輸入訊號Vin。電容C1耦接節點N1。節點N1位於電容C1的第一端與電容C2的第一端之間。電容C1的第二端在控制邏輯電路240的控制下用以選擇性地接收共模電壓Vrefn或Vrefp。電容C2的第二端耦接比較電路220的第一輸入端(例如：正輸入端)。比較電路220的第二輸入端(例如：負輸入端)耦接地。在一些實施例中，接地的地可為交流接地(AC ground)。
電容C1用以基於二進位搜索運算法(binary search algorithm)、共模電壓Vrefn以及Vref對輸入訊號Vin取樣，以產生比較電路220之第一輸入端的參考電壓。 在一些實施例中，二進位搜索運算法是在控制邏輯電路240的控制下運作。比較電路220以及控制邏輯電路240受時脈訊號Φc(例如：轉換時脈訊號)致能以執行二進位搜索運算法的運作，以對取樣過的輸入訊號Vin執行類比轉數位(A/D)轉換程序，進而決定數位輸出Dout。
在一些實施例中，控制邏輯電路240可利用執行二進位搜索運算法的數位處理電路及/或數位邏輯電路實現，但本案不以此為限。
開關電路120包含開關S1-S5。開關S1的第一端用以接收輸入訊號Vin，開關S1的第二端耦接電容C1的第一端，且開關S1的控制端(圖未示)用以接收時脈訊號Φs。開關S2的第一端耦接地，開關S2的第二端透過開關S3耦接節點N1，且開關S2的控制端(圖未示)用以接收時脈訊號Φs。電容C3的第一端耦接開關S2的第二端，且電容C3的第二端耦接地。
在這個配置中，響應時脈訊號Φs的致能位準，開關S1-S2導通。在這個情況下，輸入訊號Vin於電容C1上取樣且電容C3被重置至地位準。
響應於時脈訊號Φc的致能位準，比較電路220以及控制邏輯電路240執行類比轉數位轉換程序。在一些實施例中，當時脈訊號Φs具有致能訊號，時脈訊號Φc具有禁能位準。在這個情況下，比較電路220禁能且於比較電路220的第一輸入端提供高阻抗。據此，當輸入訊號Vin於電容C1上取樣以響應時脈訊號Φs的致能位準時，從電容C2至比較 電路220的訊號路徑可被視為開路電路，且訊號Vin的取樣不會被電容C2影響。
在一些取代的實施例中，可利用額外開關(圖未示)提供上述的高阻抗。舉例而言，可將額外開關耦接於節點N1與電容C2的第一端之間(或耦接於節點N1與開關S5的第一端之間)，且額外開關為不導通以響應時脈訊號Φs的致能位準，進而提供上述的高阻抗。此額外開關在類比轉數位轉換程序過程為導通。
在一些實施例中，時脈訊號Φc可為一群同步時脈訊號。在一些實施例中，時脈訊號Φc可為一群異步時脈訊號。時脈訊號Φc的各種設定皆在本案的範圍內。
開關S3的第一端耦接節點N1，開關S3的第二端耦接電容C3的第一端，且開關S3的控制端(圖未示)用以接收時脈訊號Φcs0。藉由此配置，開關S3導通以響應時脈訊號Φcs0的致能位準。在這個情況下，電容C3透過導通的開關S3耦接電容C1，以儲存剩餘訊號Vres1(圖未示)。在一些實施例中，剩餘訊號Vres1產生於類比轉數位轉換程序中或產生於類比轉數位轉換程序完成之後。
開關S4的第一端耦接電容C2的第二端，開關S4的第二端耦接電容C3的第一端，且開關S4的控制端(圖未示)用以接收時脈訊號Φcs1。開關S5的第一端耦接節點N1，開關S5的第二端耦接地，且開關S5的控制端(圖未示)用以接收時脈訊號Φcs1。藉由此配置，開關S4以及S5導通以響應時脈訊號Φcs1的致能位準。在這個情況下，電容C2 透過導通的開關S4耦接電容C3，而攜帶剩餘訊號Vres1的電容C3與電容C2用以分享電荷。在電容C2以及C3的電荷分享到達穩定之後，電容C2以及C3的各者儲存剩餘訊號Vres2(圖未示)(例如：第2A圖中的剩餘訊號Vres2(k-1))。
參考第2A圖以及第2B圖。第2B圖是依照本案一些實施例所繪示之第2A圖或第3圖中訊號的波形的示意圖。
如第2B圖所示，在一些實施例中，時脈訊號Φc具有致能位準(例如：高位準)的時間區間用以跟隨時脈訊號Φs具有致能位準(例如：高位準)的時間區間。換句話說，循續漸近式電路系統201執行類比轉數位轉換程序的時間區間跟隨開關S1以及S2導通的時間區間(例如：輸入訊號Vin被取樣的時間區間)。
在一些實施例中，時脈訊號Φcs0具有致能位準(例如：高位準)的時間區間用以跟隨時脈訊號Φc具有致能位準的時間區間。換句話說，開關S3導通的時間區間跟隨循續漸近式電路系統201執行類比轉數位轉換程序的時間區間。
在一些實施例中，時脈訊號Φcs1具有致能位準(例如：高位準)的時間區間用以跟隨時脈訊號Φcs0具有致能位準的時間區間。換句話說，開關S4-S5導通的時間區間跟隨開關S3導通的時間區間。
在相位k-1，當時脈訊號Φcs1具有致能位準，開關S4以及S5導通。在這個情況下，剩餘訊號Vres2(k-1)被 施加於電容C2以及C3。在一些實施例中，剩餘訊號Vres2(k-1)產生自電容C3上的剩餘訊號Vres1(k-1)(圖未示)以及電容C2上的剩餘訊號Vres2(k-2)(圖未示)的電荷分享的結果。剩餘訊號Vres1(k-1)代表前述剩餘訊號Vres1產生於相位k-1的訊號。以此類推，剩餘訊號Vres2(k-1)代表前述剩餘訊號Vres2產生於相位k-1的訊號，而剩餘訊號Vres2(k-2)代表前述剩餘訊號Vres2產生於相位k-2(例如：先於相位k-1的相位)的訊號。
在相位k，當時脈訊號Φs具有致能位準(例如：高位準)，開關S1以及S2被導通。在這個情況下，訊號Vin(k)被電容C1取樣。接著，當時脈訊號Φc具有致能位準，比較電路220以及控制邏輯電路240被致能以對取樣訊號Vin(k)執行類比轉數位轉換程序。在類比轉數位轉換程序中，被取樣的訊號Vin(k)被處理成為剩餘訊號Vres1(k)。在這個情況下，如第2A圖所示，電容C1以及C2被堆疊以提供剩餘訊號Vres1(k)以及Vres2(k-1)的總合至電路220的第一輸入端。等效地，比較電路220量化剩餘訊號Vres1(k)以及Vres2(k-1)的總合，以產生對應的數位輸出Dout(k)。如此，可得到具有雜訊塑形特性的雜訊轉換功能的類比轉數位轉換裝置200。
在一些實施例中，剩餘訊號Vres1(k)在類比轉數位轉換程序中改變。在一些實施例中，在相位k，當時脈訊號Φc具有致能位準時，剩餘訊號Vres1(k)改變。
參考第3圖。第3圖是依照本案一些實施例所繪 示之類比轉數位轉換器300的示意圖。
相較於第2A圖，第3圖的開關電路120更包含開關S6且開關S4-S5的連接關係改變。開關S6的第一端耦接節點N1，開關S6的第二端耦接電容C2的第一端，且開關S6的控制端(圖未示)用以接收時脈訊號Φp。
在一些實施例中，時脈訊號Φp可為對訊號Φs的反相訊號以及時脈訊號Φcs1的反相訊號執行及(AND)運算的結果。舉例而言，如第2B圖所示，當時脈訊號Φs以及時脈訊號Φcs1兩者具有禁能位準(例如：低位準)，時脈訊號Φp具有致能位準(例如：高位準)。如第2B圖所示，開關S6導通的時間區間用以跟隨開關S1-S2導通的時間區間。
在這個例子中，開關S4的第二端耦接電容C2的第一端。開關S5的第一端耦接電容C2的第二端。在這個配置中，當時脈訊號Φcs1具有致能位準，開關S6不導通，且開關S4以及S5導通。
類比轉數位轉換裝置300的運作相似於類比轉數位轉換裝置200的運作。舉例而言，在相位k-1，在電容C2以及C3的電荷分享到達穩定之後，電容C2以及C3的各者儲存剩餘訊號Vres2(k-1)。第3圖的剩餘訊號Vres2的極性不同於第2A圖的剩餘訊號Vres2的極性。
在相位k，當時脈訊號Φs具有致能位準，開關S1-S2導通。在這個情況下，訊號Vin(k)被電容C1取樣。接著，當時脈訊號Φc具有致能位準，比較電路220以及控制邏輯電路240被致能以對取樣訊號Vin(k)執行類比轉數位 轉換程序進而產生剩餘訊號Vres1(k)。在這個情況下，如第3圖所示，電容C1以及C2堆疊以提供剩餘訊號Vres1(k)與Vres2(k-1)之間的差異至比較電路220的輸入端。等效地，比較電路220量化剩餘訊號Vres1(k)與Vres2(k-1)之間的差異，以產生數位輸出Dout(k)。相似於第2A圖，可得到具有雜訊塑形特性之雜訊轉換功能的類比轉數位轉換裝置300。
第2B圖的各時脈訊號的位準的配置僅用於示例的目的，且本案不以此為限。
參考第4圖。第4圖是依照本案一些實施例所繪示之第2A圖或第3圖的比較電路220的示意圖。
在一些實施例中，比較電路220可如同量化器100A運作。在第4圖中，比較電路220包含電晶體M1-M11。電晶體M1-M2運作為輸入對。電晶體M1的閘極端接收訊號V1且電晶體M2的閘極端接收訊號V2。在一些實施例中，訊號V1可為傳輸自開關電容電路100的訊號，且訊號V2可為地電壓。
電晶體M3-M6運作為閂鎖電路以及輸出級電路，以基於電晶體M1-M2的操作進而產生輸出訊號VO1以及VO。在一些實施例中，輸出訊號VO1以及VO2的其中一者可為第1圖、第2A圖以及第3圖的數位輸出Dout。
電晶體M7-M10運作為重置電路。舉例而言，電晶體M7-M8用以重置比較電路220的輸出端的電壓位準以響應時脈訊號Φc的禁能位準。電晶體M9-M10用以重置 輸入對的汲極節點的電壓位準以響應時脈訊號Φc的禁能位準。
電晶體M11運作為尾電流源電路，以對電晶體M1-M10偏壓。
上述比較電路220的配置僅用以示例的目的，且本案不以此為限。各種形式的比較電路220皆在本案的範圍內。
綜上所述，本案的開關電容電路以及類比轉數位轉換裝置得以提供具有雜訊塑形功能的電路架構。如此，類比轉數位轉換裝置的整體效能可被改善。
各種功能性元件和方塊已於此公開。對於本技術領域具通常知識者而言，功能方塊可由電路(不論是專用電路，或是於一或多個處理器及編碼指令控制下操作的通用電路)實現，其一般而言包含用以相應於此處描述的功能及操作對電氣迴路的操作進行控制之電晶體或其他電路元件。如將進一步理解地，一般而言電路元件的具體結構與互連，可由編譯器(compiler)，例如暫存器傳遞語言(register transfer language，RTL)編譯器決定。暫存器傳遞語言編譯器對與組合語言代碼(assembly language code)相當相似的指令碼(script)進行操作，將指令碼編譯為用於佈局或製作最終電路的形式。確實地，暫存器傳遞語言以其促進電子和數位系統設計過程中的所扮演的角色和用途而聞名。
雖然本案已以實施方式揭露如上，然其並非用以限定本案，任何本領域具通常知識者，在不脫離本案之精 神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧開關電容電路
100A‧‧‧量化器
120‧‧‧開關電路
Vin1、Vin2‧‧‧訊號
C1、C2‧‧‧電容
CF1‧‧‧第一配置
CF2‧‧‧第二配置

Claims (9)

  1. 一種開關電容電路，包含：一第一電容，用以接收一第一訊號；一第二電容，用以接收一第二訊號；以及一開關電路，用以依據至少一時脈訊號選擇性地將該第一電容以及該第二電容耦接至一量化器的一輸入端，其中在該開關電路處於一第一配置時，該第一電容用以儲存該第一訊號，且該第二電容用以儲存該第二訊號，其中在開關電路處於一第二配置時，該第一電容以及該第二電容串聯地堆疊，以將該第一訊號以及該第二訊號的一結合傳輸至該量化器的該輸入端，其中該第一訊號是基於以一第一相位取樣之一輸入訊號所處理的一訊號，且該第二訊號是基於以一第二相位取樣之該輸入訊號所處理的一訊號，其中該第二相位先於該第一相位。
  2. 一種類比轉數位轉換裝置，包含：一開關電容電路，用以依據複數時脈訊號對一輸入訊號取樣；以及一循續漸近式(SAR)電路系統，用以依據一轉換時脈訊號對一取樣過的輸入訊號執行一類比轉數位轉換程序，以產生一數位輸出；其中該開關電容電路包含：一電容陣列，用以儲存相關於該取樣過的輸入訊號的一第一剩餘訊號；以及 一第一電容，用以儲存一第二剩餘訊號，該第二剩餘訊號是基於位於一前轉換相位之該第一剩餘訊號所產生，其中該開關電容電路包含兩配置，當該開關電容電路處於該兩配置的其中一配置時，該電容陣列以該第一電容串聯堆疊，以在該類比轉數位轉換程序中提供該第一剩餘訊號以及該第二剩餘訊號的一結合至該循續漸近式電路系統。
  3. 如請求項2所述的類比轉數位轉換裝置，其中該開關電容電路更包含：一開關電路，用以依據該些時脈訊號選擇性地將該電容陣列以及該第一電容耦接至該循續漸近式電路系統；以及一第二電容，其中該開關電路更包含：一第一開關；以及一第二開關，其中該電容陣列耦接於該第一開關與該第二開關之間，該第一開關以及該第二開關響應於該些時脈訊號中的一第一時脈訊號導通，以取樣該輸入訊號至該電容陣列且重置該第二電容。
  4. 如請求項3所述的類比轉數位轉換裝置，其中該開關電路更包含：一第三開關，耦接於一節點，該節點位於該電容陣列與該第二電容之間，該第三開關用以依據該些時脈訊號中的一第二時脈訊號導通，且該第二電容耦接該電容陣列以 透過該第三開關儲存該第一剩餘訊號；一第四開關，耦接於該第一電容與該第二電容之間；以及一第五開關，耦接於該第一電容與地之間，其中該第四開關以及該第五開關用以依據該些時脈訊號中的一第三時脈訊號導通，且該第一電容耦接該第二電容以透過該第四開關儲存該第二剩餘訊號。
  5. 如請求項4所述的類比轉數位轉換裝置，其中該第二剩餘訊號是該第一電容以及該第二電容的電荷分享結果。
  6. 如請求項4所述的類比轉數位轉換裝置，其中該開關電路更包含：一第六開關，耦接於該節點與該第一電容之間，該第六開關用以依據該些時脈訊號中的一第四時脈訊號導通。
  7. 如請求項6所述的類比轉數位轉換裝置，其中當該第一時脈訊號以及該第三時脈訊號兩者具有禁能位準時，該第四時脈訊號具有一致能位準。
  8. 如請求項4所述的類比轉數位轉換裝置，其中該第二時脈訊號具有一致能位準的一時間區間配置成跟隨該轉換時脈訊號具有一致能位準的一時間區間，其中該第三時脈訊號具有一致能位準的一時間區間配置成跟隨 該第二時脈訊號具有一致能位準的一時間區間。
  9. 如請求項2所述的類比轉數位轉換裝置，其中該循續漸近式電路系統包含：一比較電路，耦接該第一電容；以及一控制邏輯電路，耦接該比較電路；其中該比較電路以及該控制邏輯電路用以依據該轉換時脈訊號被致能以執行該類比轉數位轉換程序，以產生該數位輸出以及該電容陣列上的該第一剩餘訊號。
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