TWI733303B - 類比轉數位轉換裝置 - Google Patents

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黃詩雄
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Abstract

一種類比轉數位轉換(ADC)裝置包含複數電容陣列、複數循續漸近式(SAR)電路系統以及複數雜訊塑形電路系統。該些電容陣列輪流地對一輸入訊號進行取樣，以提供一取樣輸入訊號。該些循續漸近式電路系統輪流地依據取樣輸入訊號、一第一剩餘訊號以及一第二剩餘訊號的一組合執行一類比轉數位轉換程序，以產生複數數位輸出。該些雜訊塑形電路系統響應於類比轉數位轉換程序接收第一剩餘訊號以及第二剩餘訊號中的一相應剩餘訊號，並對相應剩餘訊號進行塑形且將相應剩餘訊號傳送至該些循續漸近式電路系統。

Description

類比轉數位轉換裝置
本案中所述實施例內容是有關於一種類比轉數位轉換(ADC)裝置，特別關於一種具有雜訊塑形(noise-shaping)功能的時間交錯的循續漸近式類比轉數位轉換器。
類比轉數位轉換器(analog-to-digital converter，ADC)已被廣泛地應用於各種電子裝置，以將類比訊號轉換為數位訊號進而進行後續的訊號處理。由於高解析度資訊處理(例如：視頻資料)的需求提高，類比轉數位轉換器時常成為系統中的關鍵角色。然而，在實際應用上，類比轉數位轉換器的效能受許多非理想因素而影響，例如製程變異、量化雜訊、熱雜訊等。
本案之一些實施方式是關於一種類比轉數位轉換(ADC)裝置包含複數電容陣列、複數循續漸近式(SAR)電路系統以及複數雜訊塑形電路系統。該些電容陣列輪流地 對一輸入訊號進行取樣，以提供一取樣輸入訊號。該些循續漸近式電路系統輪流地依據取樣輸入訊號、一第一剩餘訊號以及一第二剩餘訊號的一組合執行一類比轉數位轉換程序，以產生複數數位輸出。該些雜訊塑形電路系統響應於類比轉數位轉換程序接收第一剩餘訊號以及第二剩餘訊號中的一相應剩餘訊號，且對相應剩餘訊號進行塑形且將相應剩餘訊號傳送至該些循續漸近式電路系統。
綜上所述，本案的類比轉數位轉換裝置能夠提供具有雜訊塑形(noise-shaping)功能以及時間交錯轉換的電路架構。如此，類比轉數位轉換裝置的整體效能可被改善。
100‧‧‧類比轉數位轉換裝置
120‧‧‧雜訊塑形電路系統
122‧‧‧雜訊塑形電路系統
140‧‧‧循續漸近式電路系統
140A‧‧‧量化電路
140B‧‧‧控制邏輯電路
142‧‧‧循續漸近式電路系統
142A‧‧‧量化電路
142B‧‧‧控制邏輯電路
160‧‧‧資料組合電路系統
610‧‧‧開關電路
Vin‧‧‧輸入訊號
Φs1‧‧‧時脈訊號
Φs2‧‧‧時脈訊號
S1‧‧‧開關
S2‧‧‧開關
Vrefn‧‧‧共模電壓
Vrefp‧‧‧共模電壓
CT1‧‧‧電容陣列
CT2‧‧‧電容陣列
Dout1‧‧‧數位輸出
Dout2‧‧‧數位輸出
DOUT‧‧‧數位資料
Vres1‧‧‧剩餘訊號
Vres2‧‧‧剩餘訊號
T1‧‧‧期間
T1-1‧‧‧取樣時間
T1-2‧‧‧其餘時間
T2-1‧‧‧取樣時間
T2-2‧‧‧其餘時間
T3-1‧‧‧取樣時間
T3-2‧‧‧其餘時間
T4-1‧‧‧取樣時間
T4-2‧‧‧其餘時間
O1-1‧‧‧操作
O1-2‧‧‧操作
O2-1‧‧‧操作
O2-2‧‧‧操作
O3-1‧‧‧操作
O3-2‧‧‧操作
Cex1‧‧‧開關電容
Cex2‧‧‧開關電容
Cex3‧‧‧開關電容
Cex4‧‧‧開關電容
Cex5‧‧‧開關電容
Cex6‧‧‧開關電容
Cint1‧‧‧電容
Cint2‧‧‧電容
N1‧‧‧節點
N2‧‧‧節點
C‧‧‧電容
為讓本案之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下：
第1圖是依照本案一些實施例所繪示之一類比轉數位轉換裝置的示意圖；
第2A圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置的操作的示意圖；
第2B圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置的操作的示意圖；
第3A圖是依照本案一些實施例所繪示之第1圖中該些時脈訊號的波形的示意圖；
第3B圖是依照本案一些實施例所繪示之第1圖中該些時脈訊號的波形的示意圖；
第4A圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置於相位k的示意圖；
第4B圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置於相位k+1的示意圖；
第4C圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置於相位k+2的示意圖；
第5A圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置於相位k的示意圖；
第5B圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置於相位k+1的示意圖；
第5C圖是依照本案一些實施例所繪示之第1圖的類比轉數位轉換裝置於相位k+2的示意圖；以及
第6圖是依照本案一些實施例所繪示之第4A-4C圖或第5A-5C圖中開關電容的示意圖。
在本文中，「電路系統」一詞可代表由一或多個電路形成的一系統。「電路」一詞代表基於一特定配置而由一或多個電晶體及/或一或多的主種式/被動式元件所形成的一物件，用以處理訊號。
為了易於理解，各圖中相似的元件被指定相同的元件標號。
第1圖是依照本案一些實施例所繪示之一類比轉數位轉換(ADC)裝置100的示意圖。在一些實施例中，類 比轉數位轉換裝置100運作為時間交錯的循續漸近式(successive approximation register，SAR)類比轉數位轉換器。
類比轉數位轉換裝置100包含開關S1和S2、電容陣列CT1以及CT2、雜訊塑形電路系統120以及122、循續漸近式電路系統140以及142、以及資料組合電路系統160。開關S1以及S2分別依據時脈訊號Φs1以及Φs2的致能位準導通。開關S1以及S2輪流地導通，使得輸入訊號Vin輪流地被電容陣列CT1以及CT2取樣。舉例而言，在相位k，電容陣列CT1提供於相位k-1所取樣的輸入訊號Vin至雜訊塑形電路系統120及/或循續漸近式電路系統140，且電容陣列CT2對當前的輸入訊號Vin進行取樣作為取樣輸入訊號Vin(k)。接著，在相位k+1，電容陣列CT2提供取樣輸入訊號Vin(k)至雜訊塑形電路系統122及/或循續漸近式電路系統142，且電容陣列CT1對當前的輸入訊號Vin進行取樣作為取樣輸入訊號Vin(k+1)。
在一些實施例中，雜訊塑形電路系統120以及122的各者用以於類比轉數位轉換程序中對剩餘訊號(例如：第2A圖以及第2B圖中的Vres1以及Vres2)進行塑形。在一些方式中，只有一個雜訊塑形電路系統被實施且於多個電容陣列上對多個剩餘訊號中的一者進行塑形。在這些方式中，當類比轉數位轉換裝置的其中一通道執行類比轉數位轉換程序時，來自此類比轉數位轉換裝置的其他通道的量化錯誤及/或雜訊未被考慮。相較於上述的方式，響應於類比轉 數位轉換裝置(例如：循續漸近式電路系統140以及142)的其中一通道所執行的類比轉數位轉換程序，雜訊塑形電路系統120以及122兩者在相應的電容陣列CT1或CT2接收剩餘訊號。據此，藉由考慮更多雜訊資訊，使得類比轉數位轉換裝置100的訊號雜訊比(signal-to-noise ratio)可更加地改善。
在第1圖的例子中，雜訊塑形電路系統120以及電容陣列CT1串聯耦接，且雜訊塑形電路系統122以及電容陣列CT2串聯耦接。在一些實施例中，塑形功能可利用剩餘訊號以及取樣輸入訊號Vin(k)的積分而達到，且雜訊塑形電路系統120以及122的各者可相應地利用被動式積分電路或主動式積分電路實現，且本案不以此為限。
在一些實施例中，當輸入訊號Vin被電容陣列CT1(或CT2)取樣，相應的循續漸近式電路系統140(或142)可被禁能(disabled)。禁能的循續漸近式電路系統140(或142)提供高阻抗，使得輸入訊號Vin的取樣不受影響。在一些取而代之的實施例中，一額外開關(未示)可被實施以提供這種高阻抗。舉例而言，額外開關耦接於電容陣列CT1與雜訊塑形電路系統120之間(或電容陣列CT2與雜訊塑形電路系統122之間)，且響應於時脈訊號Φs1(或Φs2)的致能位準而截止以提供上述的高阻抗。額外開關於類比轉數位轉換程序中為導通。
循續漸近式電路系統140以及142分別耦接循續漸近式電路系統120以及122，以接收取樣輸入訊號Vin 及/或剩餘訊號。循續漸近式電路系統140包含量化電路140A以及控制邏輯電路140B。循續漸近式電路系統142包含量化電路142A以及控制邏輯電路142B。量化電路140A以及控制邏輯電路140B的操作與配置相似於量化電路142A以及控制邏輯電路142B的操作與配置。下述段落以循續漸近式電路系統140為例，但循續漸近式電路系統142的操作以及配置可以參考這些例子而瞭解。
循續漸近式電路系統140基於取樣輸入訊號Vin以及共模電壓Vrefn以及Vrefp執行二進位搜索運算法。在一些實施例中，二進位搜索運算法是在控制邏輯電路140B的控制下運作。響應於來自電容陣列CT1的取樣輸入訊號Vin以及剩餘訊號，量化電路140A以及控制邏輯電路140B執行二進位搜索運算法，以對取樣輸入訊號Vin執行類比轉數位轉換程序。在類比轉數位轉換程序中，電容陣列CT1的該些開關受控制邏輯電路140B控制，使得量化電路140A決定數位輸出Dout1。藉由相似的運作，響應於來自電容陣列CT2的取樣輸入訊號Vin以及剩餘訊號，數位輸出Dout2產生自循續漸近式電路系統142。
資料組合電路系統160耦接量化電路140A以及142A，以接收數位輸出Dout1以及Dout2。資料組合電路系統160組合數位輸出Dout1以及Dout2作為數位資料DOUT。
在一些實施例中，量化電路140A以及142A可採用比較電路實現。在一些實施例中，控制邏輯電路140B以及142B可採用數位控制器電路實現。在一些實施例中， 資料組合電路系統160可採用多工器電路實現。在一些實施例中，資料組合電路系統160可採用資料編碼/解碼電路實現。上述電路系統的實現方式僅為示例的目的，且上述電路系統的各種實現方式皆在本案的範圍內。
需注意的是，為了簡化，在後述的圖式中，資料組合電路系統160將被省略。第2A圖是依照本案一些實施例所繪示之類比轉數位轉換裝置100的操作的示意圖。
在一些實施例中，剩餘訊號Vres1響應於由循續漸近式電路系統140所執行的類比轉數位轉換程序儲存於電容陣列CT1。在一些實施例中，剩餘訊號Vres1可先於循續漸近式電路系統140所執行的類比轉數位轉換程序而儲存於電容陣列CT1。在一些實施例中，剩餘訊號Vres1可在循續漸近式電路系統140完成類比轉數位轉換程序後儲存於電容陣列CT1。
在一些實施例中，剩餘訊號Vres1被提供至雜訊塑形電路系統120以及122。如此，在類比轉數位轉換裝置100的操作中，(多個)量化雜訊以及其他(多個)雜訊(例如：由量化電路140A所造成的)被提供至雜訊塑形電路系統120以及122兩者。
第2B圖是依照本案一些實施例所繪示之類比轉數位轉換裝置100的操作的示意圖。
在一些實施例中，剩餘訊號Vres2響應於由循續漸近式電路系統142所執行的類比轉數位轉換程序而儲存於電容陣列CT2。在一些實施例中，剩餘訊號Vres2可先於 循續漸近式電路系統142所執行的類比轉數位轉換程序而儲存於電容陣列CT2。在一些實施例中，剩餘訊號Vres2可在循續漸近式電路系統142完成類比轉數位轉換程序後儲存於電容陣列CT2。
在一些實施例中，剩餘訊號Vres2被提供至雜訊塑形電路系統120以及122。如此，在類比轉數位轉換裝置100的操作中，(多個)量化雜訊以及其他(多個)雜訊(例如：由量化電路142A所造成的)被提供至雜訊塑形電路系統120以及122兩者。
第3A圖是依照本案一些實施例所繪示之第1圖中時脈訊號Φs1以及Φs2的波形的示意圖。
在相位k-1，時脈訊號Φs1具有致能位準(例如：高位準)，且時脈訊號Φs2具有禁能位準(例如：低位準)。在這個情況下，開關S1導通且開關S2不導通。如此，電容陣列CT1對當前的輸入訊號Vin進行取樣以作為取樣輸入訊號Vin(k-1)，同時循續漸近式電路系統142響應於在先前相位k-2(未示)所取樣的輸入訊號Vin以及先前的剩餘訊號(未示)執行類比轉數位轉換程序。在循續漸近式電路系統142完成類比轉數位轉換程序之後，剩餘訊號Vres2儲存於電容陣列CT2且傳送至雜訊塑形電路系統120以及122兩者。
在相位k，時脈訊號Φs2具有致能位準，且時脈訊號Φs1具有禁能位準。在這個情況下，開關S2導通且開關S1不導通。如此，電容陣列CT2對當前的輸入訊號Vin進行取樣作為取樣輸入訊號Vin(k)，同時循續漸近式電路系統 140響應於取樣輸入訊號Vin(k-1)以及剩餘訊號Vres2執行類比轉數位轉換程序。在循續漸近式電路系統140完成類比轉數位轉換程序之後，剩餘訊號Vres1儲存於電容陣列CT1且傳送至雜訊塑形電路系統120以及122兩者。以此類推，類比轉數位轉換裝置100的操作可被瞭解。
在這個例子中，執行類比轉數位轉換程序的時間區間可相同於對輸入訊號Vin進行取樣的時間區間。在一些實施例中，時脈訊號Φs1(或Φs2)具有致能位準的時間區間占期間T1(例如：一個完整的開-關周期，或相應於兩個連續相位k-1以及k之總合的時間)的約50%。相應地，時脈訊號Φs1(或Φs2)具有禁能位準的時間區間占期間T1的約50%。藉由這樣的配置，類比轉數位轉換裝置100被允許在足夠的時間內對輸入訊號Vin進行取樣。
第3B圖是依照本案一些實施例所繪示之第1圖中時脈訊號Φs1以及Φs2的波形的示意圖。
在特定的例子中，類比轉數位轉換裝置100的效能可能會受限於執行類比轉數位轉換程序的時間。在一些實施例中，第3B圖的時間配置是用以改善這種限制。
如第3B圖所示，在相位k-1的取樣時間T1-1(例如：時脈訊號Φs1具有致能位準的時間區間)，開關S1導通，使得輸入訊號Vin被電容陣列CT1取樣以作為取樣輸入訊號Vin(k-1)(未示)。在相位k-1的其餘時間T1-2(例如：時脈訊號Φs1具有禁能位準的時間區間)，循續漸近式電路系統140開始對輸入訊號Vin(k-1)以及剩餘訊號Vres1(其可產生 於先前的相位，例如：相位k-2)執行類比轉數位轉換程序。在相位k-1，時脈訊號Φs2具有禁能位準，且剩餘訊號Vres2響應於由循續漸近式電路系統142所執行的類比轉數位轉換程序而產生。剩餘訊號Vres2接著被傳送至雜訊塑形電路系統120(例如：操作O1-1)以及雜訊塑形電路系統122(例如：操作O1-2)。
在相位k，時脈訊號Φs1具有禁能位準，且循續漸近式電路系統140完成對輸出訊號Vin(k-1)以及儲存於雜訊塑形電路系統120的(多個)訊號所執行的類比轉數位轉換程序，其中儲存於雜訊塑形電路系統120的(多個)訊號是基於剩餘訊號Vres1以及Vres2被決定。需注意的是，雖然循續漸近式電路系統140在相位k-1在未考慮剩餘訊號Vres2的情況下執行類比轉數位轉換程序，但循續漸近式電路系統140在相位k仍有考慮到剩餘訊號Vres2，其中剩餘訊號Vres2影響相應於輸入訊號Vin(k-1)的最低有效位元(least significant bits，LBS)。響應於這個類比轉數位轉換程序，相應的剩餘訊號Vres1儲存於電容陣列CT1，且被傳送至雜訊塑形電路系統120(例如：操作O2-1)以及雜訊塑形電路系統122(例如：操作O2-2)。在相位k的取樣時間T2-1(例如：時脈訊號Φs2具有致能位準的時間區間)，開關S2導通，使得輸入訊號Vin被電容陣列CT2取樣以作為取樣輸入訊號Vin(k)(未示)。在相位k的其餘時間T2-2(例如：時脈訊號Φs2具有禁能位準的時間區間)，循續漸近式電路系統142開始對輸入訊號Vin(k)以及剩餘訊號Vres2執行類比轉 數位轉換程序。
在相位k+1，時脈訊號Φs2具有禁能位準，且相應的剩餘訊號Vres1傳送至雜訊塑形電路系統122(例如：操作O2-2)，使得循續漸近式電路系統142可完成始於相位k且對取樣輸入訊號Vin(k)以及雜訊塑形電路系統122上所儲存的訊號所作的類比轉數位轉換程序，其中儲存於雜訊塑形電路系統122的訊號基於剩餘訊號Vres1以及Vres2被決定。響應於這個類比轉數位轉換程序，相應的剩餘訊號Vres2儲存於電容陣列CT2，且被傳送至雜訊塑形電路系統120(例如：操作O3-1)以及雜訊塑形電路系統122(例如：操作O3-2)。以此類推，執行於相位k+2中的取樣時間T4-1以及其餘時間T4-2的操作可被瞭解。
如第3B圖所示，在相位k，時脈訊號Φs1具有禁能位準的時間區間與取樣時間T2-1部分重疊。相似地，在相位k+1，時脈訊號Φs2具有禁能位準的時間區間與取樣時間T3-1部分重疊。藉由此配置，各個類比轉數位轉換程序執行於時脈訊號Φs1(或Φs2)於兩個連續相位(例如：相位k以及k+1)中具有禁能位準的時間區間。據此，類比轉數位轉換裝置100的取樣時間被縮短，且類比轉數位轉換裝置100被允許可在足夠的時間區間執行類比轉數位轉換程序。如此，類比轉數位轉換裝置100能夠運作於更高的時脈頻率。
在一些實施例中，在兩個連續相位(例如：相位k-1以及k，或相位k以及k+1)中，時脈訊號Φs1(或Φs2)具有 禁能位準的時間區間(例如：執行類比轉數位轉換程序的時間)長於取樣時間(例如：T1-1、T2-1、T3-1、或T4-1)。在一些實施例中，時脈訊號Φs1(或Φs2)具有禁能位準的時間區間可占兩個連續相位的約75%，且取樣時間T1-1(或T2-1)可占兩個連續相位的約25%。在一些實施例中，時脈訊號Φs1(或Φs2)具有禁能位準的時間區間可占兩個連續相位的約80%，且取樣時間T1-1(或T2-1)可占兩個連續相位的約20%。在一些實施例中，時脈訊號Φs1(或Φs2)具有禁能位準的時間區間可占兩個連續相位的約90%，且取樣時間T1-1(或T2-1)可占兩個連續相位的約10%。
在一些實施例中，剩餘訊號Vres1(及/或Vres2)可同時傳送至雜訊塑形電路系統120以及122兩者(例如：在取樣時間T2-1或T3-1)。在一些實施例中，剩餘訊號Vres1可先傳送至雜訊塑形電路系統122(例如：在取樣時間T3-1)，接著傳送至雜訊塑形電路系統120(例如：在其餘時間T3-2)。在一些實施例中，剩餘訊號Vres2可先傳送至雜訊塑形電路系統120(Vres1在取樣時間T2-1)，接著傳送至雜訊塑形電路系統122(例如：在其餘時間T2-2)。
上述時脈訊號Φs1以及Φs2的配置以及數值僅用於示例的目的，且本案不以此為限。
第4A圖是依照本案一些實施例所繪示之類比轉數位轉換裝置100於相位k的示意圖。第4B圖是依照本案一些實施例所繪示之類比轉數位轉換裝置100於相位k+1的示意圖。第4C圖是依照本案一些實施例所繪示之類比轉數 位轉換裝置100於相位k+2的示意圖。
在這個例子中，雜訊塑形電路系統120包含電容Cint1，電容Cint1耦接於電容陣列CT1的節點N1與量化電路140A的輸入端之間。雜訊塑形電路系統122包含電容Cint2，電容Cint2耦接於電容陣列CT2的節點N2與量化電路142A的輸出端之間。
雜訊塑形電路系統120以及122共同包含開關電容Cex1-Cex6。在一些實施例中，在各個相位，開關電容Cex1-Cex6中的兩者耦接至電容陣列CT1，開關電容Cex1-Cex6中的兩者耦接至電容陣列CT2，開關電容Cex1-Cex6中的兩者分別並聯耦接電容Cint1以及Cint2。
舉例而言，如第4A圖所示，在相位k，開關電容Cex1以及Cex2耦接於電容陣列CT1的該些開關與節點N1之間以執行類比轉數位轉換程序(例如：時脈訊號Φs1於相位k中具有禁能位準的時間區間中的操作)。響應於這個類比轉數位轉換程序，剩餘訊號Vres1儲存於開關電容Cex1以及Cex2。在相位k，開關電容Cex3以及Cex4耦接於電容陣列CT2的該些開關與節點N2之間以對輸入訊號Vin進行取樣(例如：取樣時間T2-1中的操作)。開關電容Cex5以及Cex6分別並聯耦接電容Cint1以及Cint2以於先前的相位k-1(未示)傳送剩餘訊號。
如第4B圖所示，在相位k+1，開關電容Cex1以及Cex2分別並聯耦接電容Cint1以及Cint2以進行電荷分享(例如：操作O2-1以及O2-2)。開關電容Cex5以及Cex6 耦接於電容陣列CT1的該些開關與節點N1之間以對輸入訊號Vin進行取樣(例如：第3B圖中取樣時間T3-1中的操作)。在這個情況下，剩餘訊號Vres1傳送至電容Cint1以及Cint2。據此，相應於循續漸近式電路系統142的類比轉數位轉換程序基於剩餘訊號Vres1以及Vres2完整地被執行(例如：時脈訊號Φs2於相位k+1中具有禁能位準的時間區間中的操作)。響應於這個類比轉數位轉換程序，剩餘訊號Vres2儲存於開關電容Cex3以及Cex4。
如第4C圖所示，在相位k+2，開關電容Cex3以及Cex4分別並聯耦接電容Cint1以及Cint2以進行電荷分享(例如：操作O3-1以及O3-2)。開關電容Cex1以及Cex2耦接於電容陣列CT2的該些開關與節點N2之間以對輸入訊號Vin進行取樣(例如：取樣時間T4-1中的操作)。在這個情況下，剩餘訊號Vres2傳送至電容Cint1以及Cint2。據此，相應於循續漸近式電路系統140的類比轉數位轉換程序基於剩餘訊號Vres1以及Vres2完整地被執行(例如：時脈訊號Φs1於相位k+2中具有禁能位準的時間區間中的操作)。響應於這個類比轉數位轉換程序，剩餘訊號Vres1儲存於開關電容Cex5以及Cex6。以此類推，類比轉數位轉換裝置100的操作將可被瞭解。
第5A圖是依照本案一些實施例所繪示之類比轉數位轉換裝置100於相位k的示意圖。第5B圖是依照本案一些實施例所繪示之類比轉數位轉換裝置100於相位k+1的示意圖。第5C圖是依照本案一些實施例所繪示之類比轉數 位轉換裝置100於相位k+2的示意圖。
相較於第1圖以及第4A-4C圖，如第5A圖所示，電容陣列CT1以及雜訊塑形電路系統120各自(或並聯)耦接量化電路140A，且電容陣列CT2以及雜訊塑形電路系統122各自(或並聯)耦接量化電路142A。
如第5A圖所示，雜訊塑形電路系統120包含電容Cint1，電容Cint1耦接於量化電路140A的第一輸入端與地之間，且量化電路140A的第二輸入端耦接節點N1。雜訊塑形電路系統122包含電容Cint2，電容Cint2耦接於量化電路142A的第一輸入端與地之間，且量化電路142A的第二輸入端耦接節點N2。在一些實施例中，量化電路140A的第一輸入端以及第二輸入端可耦接至量化電路140A中的相同節點，使得電容陣列CT1以及雜訊塑形電路系統120並聯耦接。相似地，在一些實施例中，量化電路142A的第一輸入端以及第二輸入端可耦接至量化電路142A中的相同節點，使得電容陣列CT2以及雜訊塑形電路系統122並聯耦接。在一些其他的實施例中，量化電路140A(或142A)的第一輸入端以及第二輸入端可耦接至量化電路140A(或142A)中的不同節點。
第5A-5C圖的操作相似於第4A-4C圖的操作。舉例而言，如第5A圖所示，在相位k，開關電容Cex1以及Cex2耦接於電容陣列CT1的該些開關與節點N1之間以執行類比轉數位轉換程序。響應於這個類比轉數位轉換程序，剩餘訊號Vres1儲存於開關電容Cex1以及Cex2。在相 位k的起始，開關電容Cex3以及Cex4耦接於電容陣列CT2的該些開關與節點N2之間以對輸入訊號Vin進行取樣。開關電容Cex5以及Cex6分別與電容Cint1以及Cint2並聯耦接以在先前的相位k-1(未示)傳送剩餘訊號。
如第5B圖所示，在相位k+1，開關電容Cex1以及Cex2分別與電容Cint1以及Cint2並聯耦接以進行電荷分享。開關電容Cex5以及Cex6耦接於電容陣列CT1的該些開關與節點N1之間以對輸入訊號Vin進行取樣。在這個情況下，剩餘訊號Vres1傳送至電容Cint1以及Cint2。據此，相應於循續漸近式電路系統142的類比轉數位轉換程序基於剩餘訊號Vres1以及Vres2被執行。響應於這個類比轉數位轉換程序，剩餘訊號Vres2儲存於開關電容Cex3以及Cex4。
如第5C圖所示，在相位k+2，開關電容Cex3以及Cex4分別與電容Cint1以及Cint2並聯耦接以進行電荷分享。開關電容Cex1以及Cex2耦接於電容陣列CT2的該些開關與節點N2之間以對輸入訊號Vin進行取樣。在這個情況下，剩餘訊號Vres2傳送至電Cint1以及Cint2。據此，相應於循續漸近式電路系統140的類比轉數位轉換程序基於剩餘訊號Vres1以及Vres2被執行。響應於這個類比轉數位轉換程序，剩餘訊號Vres1被儲存於開關電容Cex5以及Cex6。以此類推，類比轉數位轉換裝置100的操作可被瞭解。
第6圖是依照本案一些實施例所繪示之第4A-4C圖或第5A-5C圖中開關電容Cex1的示意圖。
如第6圖所示，開關電容Cex1包含電容C以及開關電路610。開關電路610基於時脈訊號Φs1及/或時脈訊號Φs2運作為多工器電路，以將電容C耦接於電容陣列CT1的該些開關與節點N1之間、或耦接於電容陣列CT2的該些開關與節點N2之間、或電容C與電容Cint1並聯耦接。如此，在不同相位，開關電容Cex1可被設定以提供不同的功能，如同第4A-4C圖及/或第5A-5C圖中的討論。
開關電容Cex2-Cex6的實現方式可搭配第6圖而被瞭解。上述開關電容Cex2-Cex6的實現方式僅用於示例的目的，且本案不以此為限。
在上述的圖式中，類比轉數位轉換裝置100是以兩個通道作為例子，但本案不以此為限。在各種實施例中，類比轉數位轉換裝置100可依據實際需求以兩個或更多個通道實施。
綜上所述，本案的類比轉數位轉換裝置能夠提供具有雜訊塑形功能以及時間交錯轉換的電路架構。如此，類比轉數位轉換裝置的整體效能可被改善。
各種功能性元件和方塊已於此公開。對於本技術領域具通常知識者而言，功能方塊可由電路(不論是專用電路，或是於一或多個處理器及編碼指令控制下操作的通用電路)實現，其一般而言包含用以相應於此處描述的功能及操作對電氣迴路的操作進行控制之電晶體或其他電路元件。如將進一步理解地，一般而言電路元件的具體結構與互連，可由編譯器(compiler)，例如暫存器傳遞語言(register transfer language，RTL)編譯器決定。暫存器傳遞語言編譯器對與組合語言代碼(assembly language code)相當相似的指令碼(script)進行操作，將指令碼編譯為用於佈局或製作最終電路的形式。確實地，暫存器傳遞語言以其促進電子和數位系統設計過程中的所扮演的角色和用途而聞名。
雖然本案已以實施方式揭露如上，然其並非用以限定本案，任何本領域具通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧類比轉數位轉換裝置
120‧‧‧雜訊塑形電路系統
122‧‧‧雜訊塑形電路系統
140‧‧‧循續漸近式電路系統
140A‧‧‧量化電路
140B‧‧‧控制邏輯電路
142‧‧‧循續漸近式電路系統
142A‧‧‧量化電路
142B‧‧‧控制邏輯電路
160‧‧‧資料組合電路系統
Vin‧‧‧輸入訊號
Φs1‧‧‧時脈訊號
Φs2‧‧‧時脈訊號
S1‧‧‧開關
S2‧‧‧開關
Vrefn‧‧‧共模電壓
Vrefp‧‧‧共模電壓
CT1‧‧‧電容陣列
CT2‧‧‧電容陣列
Dout1‧‧‧數位輸出
Dout2‧‧‧數位輸出
DOUT‧‧‧數位資料

Claims (10)

  1. 一種類比轉數位轉換(ADC)裝置，包含：複數電容陣列，用以輪流地對一輸入訊號進行取樣，以提供一取樣輸入訊號；複數循續漸近式(SAR)電路系統，用以輪流地依據該取樣輸入訊號、一第一剩餘訊號以及一第二剩餘訊號的一組合執行一類比轉數位轉換程序，以產生複數數位輸出；以及複數雜訊塑形電路系統，用以響應於該類比轉數位轉換程序接收該第一剩餘訊號以及該第二剩餘訊號中的一相應剩餘訊號，並將該相應剩餘訊號傳送至該些循續漸近式電路系統。
  2. 如請求項1所述的類比轉數位轉換裝置，其中該些循續漸近式電路系統中的一第一循續漸近式電路系統用以在一第一相位執行該類比轉數位轉換程序，該些雜訊塑形電路系統用以接收產生於一第二相位的該相應剩餘訊號，且該第二相位早於該第一相位。
  3. 如請求項1所述的類比轉數位轉換裝置，其中該些雜訊塑形電路系統包含：一第一雜訊塑形電路，相應於該些電容陣列中的一第一電容陣列，該第一雜訊塑形電路用以協同該些循續漸近式電路系統中的一第一循續漸近式電路系統在一第一相位執行該類比轉數位轉換程序；以及 一第二雜訊塑形電路，相應於該些電容陣列中的一第二電容陣列，該第二雜訊塑形電路用以協同該些循續漸近式電路系統中的一第二循續漸近式電路系統在一第二相位執行該類比轉數位轉換程序，其中該第一相位以及該第二相位為連續的相位。
  4. 如請求項3所述的類比轉數位轉換裝置，其中該第一雜訊塑形電路包含一第一電容，該第二雜訊塑形電路包含一第二電容，且該第一雜訊塑形電路以及該第二雜訊塑形電路更包含：複數開關電容，輪流地耦接該第一電容、該第二電容、以及該第一電容與該第二電容兩者，以傳送該相應剩餘訊號。
  5. 如請求項3所述的類比轉數位轉換裝置，其中該第一雜訊塑形電路與該第一電容陣列串聯耦接且耦接該第一循續漸近式電路系統的一輸入端，且該第二雜訊塑形電路與該第二電容陣列串聯耦接且耦接該第二循續漸近式電路系統的一輸入端。
  6. 如請求項3所述的類比轉數位轉換裝置，其中該第一雜訊塑形電路以及該第一電容陣列個別地耦接該第一循續漸近式電路系統，且 該第二雜訊塑形電路以及該第二電容陣列個別地耦接該第二循續漸近式電路系統。
  7. 如請求項1所述的類比轉數位轉換裝置，其中在兩個連續相位中，執行該類比轉數位轉換程序的一時間區間長於或相同於對該輸入訊號進行取樣的一時間區間。
  8. 如請求項1所述的類比轉數位轉換裝置，其中該些電容陣列中的一第一電容陣列在一第一相位對該輸入訊號進行取樣，該些電容陣列中的一第二電容陣列在一第二相位提供該取樣輸入訊號至該些雜訊塑形電路系統，其中該第一相位跟隨該第二相位。
  9. 如請求項1所述的類比轉數位轉換裝置，其中該些循續漸近式電路系統包含：一量化電路；以及一控制邏輯電路，該量化電路以及該控制邏輯電路用以基於該取樣輸入訊號、該第一剩餘訊號以及該第二剩餘訊號的一組合，執行一二進位搜索運算法以控制該些電容陣列中的一相應者中的複數開關，以執行該類比轉數位轉換程序。
  10. 如請求項1所述的類比轉數位轉換裝置，其中響應於被該些循續漸近式電路系統中的一第一循續漸 近式電路系統所執行的該類比轉數位轉換程序，該第一剩餘訊號儲存在該些電容陣列中的一第一電容陣列。
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