まず、実施例を詳述する前に、図1〜図5を参照して、電圧比較回路および半導体装置(A/D変換器)の一例およびその課題を説明する。
図1は逐次比較型A/D変換器の一例を概略的に示すブロック図である。なお、図1では、説明を簡略化するために、シングルエンドのA/D変換器として描いてある。
図1において、参照符号1は容量方式D/A変換器(Capacitive Digital-to-Analog Converter:CDAC)、2は電圧比較回路(コンパレータ)、そして、3はSAR(Successive Approximation Register)論理回路を示している。
図1に示されるように、逐次比較型A/D変換器は、CDAC1,コンパレータ2およびSAR論理回路3を有する。
CDAC1には、基準電圧Vref,アナログの入力信号(入力電圧)Vin,および,SAR論理回路3からの複数ビットの容量制御コードφCが入力され、また、コンパレータ2には、CDAC1の出力電圧Vixが入力されている。
なお、SAR論理回路3には、クロック信号CLKおよびコンパレータ2の出力信号が供給され、SAR論理回路3は、上述した制御コードφCと共に、電圧Vinをデジタル変換した複数ビットの出力データDoutを出力する。
図2は図1の逐次比較型A/D変換器による判定動作の一例を説明するための図であり、アナログの入力電圧Vinを4ビットのデジタルデータD3〜D0に変換する場合を説明する。
なお、図2において、縦軸は、16段階の電圧レベルを示し、コンパレータ2の閾値電圧Vthは、16レベルの1/2(中央)のレベル『8』に設定する。また、説明を簡略化するために、最上位ビットD3を求めるときのCDAC1の出力電圧Vixは、入力電圧Vinと等しいものとする。
図2に示されるように、まず、コンパレータ2により、CDAC1の出力電圧Vix(入力電圧Vin)を閾値電圧Vthと比較し、Vix<Vth(入力電圧Vin<レベル『8』)ならば、データD3を”0”と判定する。
次に、入力電圧Vinにレベル『4』(16レベルの1/4:閾値電圧Vthの1/2)を加算した電圧Vix(=Vin+『4』)を閾値電圧Vthと比較する。
Vin+『4』>Vthならば、データD2を”1”と判定し、電圧Vin+『4』からレベル『2』(16レベルの1/8:閾値電圧Vthの1/4)を減算した電圧Vix(=Vin+『4』−『2』)を閾値電圧Vthと比較する。
さらに、Vin+『4』−『2』<Vthならば、データD1を”0”と判定し、電圧Vin+『4』−『2』にレベル『1』(16レベルの1/16:閾値電圧Vthの1/8)を加算した電圧Vix(=Vin+『4』−『2』+『1』)を閾値電圧Vthと比較する。
そして、Vin+『4』−『2』+『1』>Vthならば、データD0を”1”と判定する。これにより、アナログの入力電圧Vinは、”0101”の4ビットのデジタルデータD3〜D0に変換されることになる。
図3は逐次比較型A/D変換器に適用される電圧比較回路(コンパレータ)の一例を示す回路図である。
図3に示されるように、コンパレータ2は、pMOSトランジスタM11,M21、nMOSトランジスタM1,M2,M12,M22、および、スイッチS1,S10,S20を有する。
ここで、トランジスタM11およびM12よりなる第1インバータと、トランジスタM21およびM22よりなる第2インバータは、互いの入力および出力を交差接続してラッチ回路を構成している。
トランジスタM1およびM2は差動対トランジスタで、トランジスタM1のゲートには第1入力電圧Vi+が印加され、また、トランジスタM2のゲートには第2入力電圧Vi-が印加されている。
なお、コンパレータ2をシングルエンドのA/D変換器に適用する場合、例えば、入力電圧Vix(図1のCDAC1の出力電圧)をトランジスタM1のゲートに印加し、トランジスタM2のゲートに印加する閾値電圧Vthと比較することになる。
ラッチ回路は、電源電位VDDの第1電源線PL1と差動対トランジスタM1およびM2の各ドレイン間に設けられている。また、トランジスタM1およびM2のドレインには、それぞれ一端が第1電源線PL1に接続されたスイッチS10およびS20の他端が接続されている。
すなわち、スイッチS10は、第1インバータにおけるpMOSトランジスタM11のソースとnMOSトランジスタM12のソース間に設けられ、トランジスタM12のソースがトランジスタM1のドレインに接続されている。
同様に、スイッチS20は、第2インバータにおけるpMOSトランジスタM21のソースとnMOSトランジスタM22のソース間に設けられ、トランジスタM22のソースがトランジスタM2のドレインに接続されている。
トランジスタM1およびM2のソースは共通接続されると共に、スイッチS1を介して接地電位GNDの第2電源線PL2に接続されている。
ここで、トランジスタM1およびM2のボディ(バックゲート、或いは、バルクとも呼ばれる)は、直接、第2電源線PL2に接続されている。
なお、スイッチS1は、制御信号φ1によりオン/オフ制御され、また、スイッチS10およびS20は、信号φ1の反転論理の制御信号φ1xによりオン/オフ制御されるようになっている。
上述した図3のコンパレータ2を図1に示す逐次比較型A/D変換器に適用し、アナログの入力電圧VinをデジタルデータD3〜D0に変換する場合、例えば、その入力電圧Vin(電圧Vix)の値と閾値電圧Vthの差が小さいと誤判定の確率が大きくなる。
図4および図5は図3のコンパレータを適用した逐次比較型A/D変換器における課題を説明するための図である。ここで、図4は正常判定の場合を示し、また、図5は誤判定の場合を示している。
まず、正常判定の場合、図4に示されるように、コンパレータ2は、CDAC1の出力電圧Vix(入力電圧Vin)を閾値電圧Vthと比較し、Vix<Vth(入力電圧Vin<レベル『8』)ならば、データD3を”0”と判定する。
次に、入力電圧Vinにレベル『4』を加算したCDAC1の出力電圧Vix(=Vin+『4』)を閾値電圧Vthと比較する。
Vin+『4』>Vthならば、データD2を”1”と判定し、電圧Vin+『4』からレベル『2』を減算した電圧Vix(=Vin+『4』−『2』)を閾値電圧Vthと比較する。
さらに、Vin+『4』−『2』>Vthならば、データD1を”1”と判定し、電圧Vin+『4』−『2』からレベル『1』を減算した電圧Vix(=Vin+『4』−『2』−『1』)を閾値電圧Vthと比較する。
そして、Vin+『4』−『2』−『1』>Vthならば、データD0を”1”と判定する。これにより、アナログの入力電圧Vinは、”0111”のデジタルデータD3〜D0に変換されることになる。
一方、誤判定の場合、図5に示されるように、CDAC1の出力電圧Vix(入力電圧Vin)を閾値電圧Vthと比較し、Vix>Vth(入力電圧Vin>レベル『8』)と判定してしまうと、データD3は”1”とされてしまう。
次に、入力電圧Vinからレベル『4』を減算したCDAC1の出力電圧Vix(=Vin−『4』)を閾値電圧Vthと比較する。
Vin−『4』<Vthならば、データD2を”0”と判定し、電圧Vin−『4』にレベル『2』を加算した電圧Vix(=Vin−『4』+『2』)を閾値電圧Vthと比較する。
さらに、Vin−『4』+『2』<Vthならば、データD1を”0”と判定し、電圧Vin−『4』+『2』にレベル『1』を加算した電圧Vix(=Vin−『4』+『2』+『1』)を閾値電圧Vthと比較する。
そして、Vin−『4』+『2』+『1』<Vthならば、データD0を”0”と判定する。これにより、アナログの入力電圧Vinは、”1000”のデジタルデータD3〜D0に変換されてしまう。
すなわち、最初に閾値電圧Vthと比較する電圧Vix(入力電圧Vin)が、その閾値電圧Vthとの差が小さいと、最上位ビットのデータD3を正しく判定できなくなる。その結果、アナログの入力電圧VinをデジタルのデータD3〜D0に正しく変換することが困難になる。
これは、最上位ビットのデータD3を判定するための、最初に閾値電圧Vthと比較する電圧Vix(入力電圧Vin)と閾値電圧Vthの差が小さい場合だけの問題ではない。すなわち、CDAC1の出力電圧Vixと閾値電圧Vthの差が小さくてそのビットのデータを誤判定すると、それよりも下位のビットのデータを正しく判定することが困難になる。
以下、添付図面を参照して、電圧比較回路および半導体装置(A/D変換器)の各実施例を詳述するが、その前に、ボディバイアス効果について説明する。
図6および図7はボディバイアス効果を説明するための図である。ここで、nMOSトランジスタM0の閾値電圧をVthnとし、トランジスタM0のボディ電圧をVbとし、ソース電圧をVsとする。このとき、トランジスタM0のソース−ボディ間電圧Vsbは、Vsb=Vb−Vsとなる。
そして、例えば、γ≒0.4,φF≒0.4,Vb=0VのときのVthn=0.3Vとした場合、ボディバイアス効果によって、トランジスタM0の閾値電圧Vthnは、Vthn=Vthn0+γ{(|2φF−Vsb|)1/2−(|2φF|)1/2}と表すことができる。なお、γおよびφFは、半導体プロセスにより決まる定数である。
すなわち、図7に示されるように、ソース−ボディ間電圧Vsbが高くなればなるほど、トランジスタM0の閾値電圧Vthnが低くなることが分かる。
図8は電圧比較回路(コンパレータ)の第1実施例を示す回路図である。図8に示されるように、コンパレータ2は、pMOSトランジスタM11,M21、nMOSトランジスタM1,M2,M12,M22、容量C1,C2、および、スイッチS1,S2p,S2m,S10,S20を有する。
ここで、トランジスタM11およびM12よりなる第1インバータと、トランジスタM21およびM22よりなる第2インバータは、互いのインバータの入力および出力を交差接続したラッチ回路を構成している。
トランジスタM1およびM2は差動対トランジスタで、トランジスタM1のゲートには第1入力電圧Vi+が印加され、また、トランジスタM2のゲートには第2入力電圧Vi-が印加されている。
ラッチ回路は、電源電位VDDの第1電源線PL1と差動対トランジスタM1およびM2の各ドレイン間に設けられている。また、トランジスタM1およびM2のドレインには、それぞれ一端が第1電源線PL1に接続されたスイッチS10およびS20の他端が接続されている。
すなわち、スイッチS10は、第1インバータにおけるpMOSトランジスタM11のソースとnMOSトランジスタM12のソース間に設けられ、トランジスタM12のソースがトランジスタM1のドレインに接続されている。
同様に、スイッチS20は、第2インバータにおけるpMOSトランジスタM21のソースとnMOSトランジスタM22のソース間に設けられ、トランジスタM22のソースがトランジスタM2のドレインに接続されている。
トランジスタM1およびM2のソースは共通接続されると共に、スイッチS1を介して接地電位GNDの第2電源線PL2に接続されている。
ここで、トランジスタM1のボディは、スイッチS2pを介して第2電源線PL2に接続され、また、トランジスタM2のボディは、スイッチS2mを介して第2電源線PL2に接続されている。
すなわち、トランジスタM1およびM2のボディは、それぞれスイッチS2pおよびS2mを介して第2電源線(接地線)PL2に接続されると共に、それぞれ容量C1およびC2の一端に接続されている。
なお、容量C1およびC2の他端は、トランジスタM1およびM2のゲートに接続されている。このように、コンパレータの第1実施例は、容量C1およびC2により、トランジスタM1およびM2のボディとAC信号(Vi+およびVi-)間を容量結合させて閾値を制御するようになっている。
スイッチS1は、制御信号φ1によりオン/オフ制御され、スイッチS2p,S2m,S10およびS20は、信号φ1の反転論理の制御信号φ1xによりオン/オフ制御される。
図9は図8のコンパレータの動作を説明するための図である。ここで、図8のコンパレータ2における各スイッチS1,S2p,S2m,S10,S20は、高レベル『H』でオンし、低レベル『L』でオフする。
図9に示されるように、まず、信号φ1が『H』から『L』に変化すると(φ1xが『L』から『H』に変化すると)、スイッチS2p,S2m,S10およびS20がオンしてスイッチS1がオフする。
これにより、ノードN10の電位VmおよびノードN20の電位Vpは、両方とも電源電圧VDDにプルアップされ、トランジスタM1およびM2のボディは接地電位GNDとされる。このとき、トランジスタM1およびM2のソースは、第2電源線PL2から切り離され、これによりリセット動作が行われる。
このとき、トランジスタM1のゲートとボディ間に設けられた容量C1には、入力電圧Vi+による電荷が蓄積され、また、トランジスタM2のゲートとボディ間に設けられた容量C2には、入力電圧Vi-による電荷が蓄積される。
次に、信号φ1が『L』から『H』に変化すると(φ1xが『H』から『L』に変化すると)、スイッチS2p,S2m,S10およびS20がオフしてスイッチS1がオンし、比較動作が行われる。
すなわち、トランジスタM1およびM2のボディは第2電源線PL2から切り離され、トランジスタM1およびM2のソースは第2電源線PL2に接続されて接地電位GNDとされる。
これにより、差動トランジスタM1およびM2の各ゲートに印加された電圧Vi+およびVi-が比較され、その比較結果に応じて、ノードN10の電位VmおよびノードN20の電位Vpが変化する。
ここで、例えば、Vi+>Vi-とすると、トランジスタM1を流れる電流がトランジスタM2を流れる電流よりも大きくなり、ノードN10の電位VmとノードN20の電位Vp、並びに、出力電圧Vo+およびVo-に電位差が発生する。
さらに、その電位差は、交差接続された第1インバータ(M11,M21)および第2インバータ(M12,M22)による正帰還ループによって増幅され、ラッチ回路の出力電圧Vo+およびVo-により判定結果が出力される。
このとき、トランジスタM1のボディ電圧Vb+とトランジスタM1のボディ電圧Vb+は、例えば、Vi+>Vi-のときはVb+>Vb-となり、トランジスタM1の閾値電圧Vth(M1)がトランジスタM2の閾値電圧Vth(M2)よりも小さくなる(Vth(M1)<Vth(M2))。
すなわち、差動対トランジスタM1およびM2は、その入力電圧Vi+およびVi-に比例して閾値電圧が逆方向へシフトする。その結果、コンパレータ2による入力電圧Vi+およびVi-の比較は、Vi+とVi-の電位差がより大きな場合のように動作することになる。
図10は逐次比較型A/D変換器の第1実施例を示すブロック図であり、8ビットのA/D変換器を示すものである。
図10に示されるように、逐次比較型A/D変換器は、CDAC1,コンパレータ2,SAR論理回路3およびフリップフロップ(FF)4を有する。
CDAC1は、複数の容量C100〜C108、並びに、各容量の一端に高電位基準電圧VRH,低電位基準電圧VRLまたは入力電圧Vinを選択して印加するための複数のスイッチS100〜S108を有する。
容量C100およびC101の容量値は1C、C102の容量値は2C、C103の容量値は4C、C104の容量値は8C、C105の容量値は16C、C106の容量値は32C、C107の容量値は64C、そして、C108の容量値は128Cに設定されている。
ここで、複数の容量C100〜C108の他端は、ノードN100で共通接続され、そのノードN100からコンパレータ2の入力電圧Vixが取り出される。また、ノードN100には、スイッチS110を介してコモンモード電圧VCMが選択的に印加されるようになっている。
なお、コモンモード電圧VCMは、例えば、高電位電源線と接地線の中間電位(VDD/2)に設定することができる。
CDAC1において、スイッチS100〜S108は、SAR論理回路3からの容量制御コードφCにより制御され、また、スイッチS110は、SAR論理回路3からの制御信号φSにより制御される。
コンパレータ2およびフリップフロップ4は、SAR論理回路3からの制御信号φcmpにより制御される。この信号φcmpは、後述する図11における制御信号φ1xに対応する。
なお、図10は、シングルエンドのA/D変換器として描いてあるが、差動のA/D変換器では、複数の容量C100〜C108および複数のスイッチS100〜S108, S110に対応する回路が設けられ、Vi+(Vix)とVi-が生成されることになる。
図11は図10の逐次比較型A/D変換器に適用されるコンパレータを示す回路図であり、図8のコンパレータを図10のA/D変換器に適用したときの回路を示すものである。
図11と図8の比較から明らかなように、コンパレータの第1実施例を図10の逐次比較型A/D変換器に適用する場合、スイッチS2pおよびS2mの制御信号として信号φSを使用するようになっている。
なお、図11では、シングルエンドのA/D変換器に適用するコンパレータを示し、トランジスタM1のゲート電圧Vi+としてシングルエンドの入力電圧Vixを印加し、トランジスタM2のゲート電圧Vi-として閾値電圧Vthを印加するようになっている。
また、図11では、トランジスタM1およびM2のボディがスイッチS2pおよびS2mを介して第2電源線PL2に接続されているが、例えば、スイッチS2mを設けずにトランジスタM2のボディを直接第2電源線PL2に接続することもできる。
このように、トランジスタM2のボディを直接第2電源線PL2に接続した場合でも、トランジスタM1のボディバイアス効果により、入力電圧Vixに比例してトランジスタM1の閾値電圧が逆方向へシフトすることになる。
その結果、コンパレータ2による入力電圧Vixと閾値電圧Vthの比較は、VixとVthの電位差がより大きな場合のように動作することになる。
図12は図10の逐次比較型A/D変換器の動作を説明するための図である。
図12に示されるように、まず、クロック信号CLK『0』の立ち上がりタイミングで制御信号φSが低レベル『L』から高レベル『H』に変化すると、図10のCDAC1におけるスイッチS110がオンして、ノードN100の電位(Vix)がVCMになる。
このとき、CDAC1のスイッチS100〜S108は、それらスイッチS100〜S108の一端に対して全て入力電圧Vinが印加されるように、制御コードφCによりスイッチング制御される。
すなわち、容量C100〜C108の両端には、コモンモード電圧VCMおよび入力電圧Vinが印加され、容量C100〜C108に電荷が蓄積される。このようにして、入力電圧Vinのサンプリング動作が行われる。
一方、図11に示すコンパレータ2では、信号φSが『H』になることで、スイッチS2pおよびS2mがオンし、トランジスタM1およびM2のボディ並びに容量C1およびC2の一端が接地電位GNDの第2電源線PL2に接続される。
すなわち、容量C1の両端には、ノードN100の電圧Vixおよび接地電位GNDが印加され、容量C1に電荷が蓄積される。
次に、クロック信号CLK『2』の立ち上がりタイミングで信号φSが『H』から『L』に変化すると、スイッチS110がオフしてノードN100がフローティング状態になる。
ここで、クロック信号CLK『2』の立ち上がりタイミングから立ち下がりタイミングまでの期間、信号φcmp(φ1x)は『H』状態になり、コンパレータ2のスイッチS10およびS20がオンしてスイッチS1がオフし、リセット動作が行われる。
また、クロック信号CLK『2』の立ち下がりタイミングからクロック信号CLK『3』の立ち上がりタイミングまでの期間、信号φ1xは『L』状態になり、コンパレータ2のスイッチS10およびS20がオフしてスイッチS1がオンし、比較動作が行われる。
すなわち、コンパレータ2では、電圧Vix(Vi+)と電圧Vth(Vi-)が比較され、その比較結果がトランジスタM11,M12,M21,M22よりなるラッチ回路に保持される。
そして、クロック信号CLK『3』〜『9』の『H』および『L』の期間に対応して、信号φ1x(φcmp)も『H』および『L』状態になり、コンパレータ2はリセット動作および比較動作を繰り返すことになる。
なお、コンパレータ2のリセット動作および比較動作は、クロック信号CLK『0』および『1』の期間においても行われる。
ところで、クロック信号CLK『2』〜『9』の期間において、制御コードφCは、スイッチS100〜S108のスイッチングを制御して、コンパレータ2により閾値電圧Vth(Vi-)と比較される入力電圧Vix(Vi+)の電位を規定する。
具体的に、例えば、クロック信号CLK『2』の期間において、SAR論理回路3からの制御コードφCにより、スイッチS100〜S107は低電位基準電圧VRLの基準電源線に接続され、また、スイッチS108は高電位基準電圧VRHの基準電源線に接続される。
すなわち、制御コードφCによるスイッチS100〜S108のスイッチング制御により、例えば、容量C100〜C107の他端にVRLが印加され、同時に、容量C108の他端にVRHが印加される。
ここで、容量C100〜C107の容量値の合計は128Cであり、また、容量C108の容量値は128Cであるため、ノードN100の電位Vixは、例えば、(VRH−VRL)/2−Vinになる。
これにより、コンパレータ2は、VRH−VRL=Vrefとして、図4で説明した最上位ビットD3を”0”と判定した後、1/2Vref(レベル『4』)を加算した電圧(Vix)と閾値電圧Vthの比較を行って、ビットD2を判定するのに対応した動作を行う。
なお、図10および図12の例では、制御コードφCによるスイッチS100〜S108のスイッチング制御で、最上位ビットD7から最下位ビットD0までの8ビットデジタル変換を逐次行うことになる。
さらに、クロック信号CLK『3』〜『9』の期間における制御コードφC(1/2Vref〜1/128Vref)により、スイッチS100〜S108の接続電位VRH,VRLが選択され、その電圧1/2Vref〜1/128Vrefの加算/減算が制御されることになる。
そして、コンパレータ2により、上述のようなスイッチS100〜S108の処理により得られた電圧Vixを閾値電圧Vthと比較することで、デジタルデータD7〜D0が得られることになる。
以上において、コンパレータ2による比較動作は、閾値電圧Vthそのものではなく、次に説明する見かけ上の閾値電圧Vth3〜Vth0により行われ、より正しい比較動作、すなわち、より正しい判定結果が得られるようになっている。
図13および図14は図10の逐次比較型A/D変換器による判定動作の一例を説明するための図である。なお、図13は、図10のように8ビットのA/D変換器そのものの動作ではなく、図4および図5に対応したデジタルデータD3〜D0の4ビットの判定動作を示している。
図13と図4の比較から明らかなように、図11のコンパレータを適用することで、入力電圧Vixとの比較を行う閾値電圧Vthは、固定の電位ではなく、各ビットのデータD3〜D0を判定するときに、見かけ上、閾値の差が大きくなるような電圧になっている。
具体的に、例えば、データD3を”0”と判定するとき、図11のコンパレータを適用することにより、見かけ上の閾値電圧Vth3は、本来の閾値電圧Vthよりも高いレベルになる。
さらに、例えば、データD2,D1,D0を”1”と判定するとき、図11のコンパレータを適用することにより、見かけ上の閾値電圧Vth2,Vth1,Vth0は、本来の閾値電圧Vthよりも低いレベルになる。
すなわち、見かけ上の閾値電圧Vth3,Vth2,Vth1,Vth0は、初期設定された閾値電圧Vthと入力電圧Vixの電位差に対して、その電位差の値が大きくなるように制御され、誤判定の発生確率が減少することになる。
なお、この見かけ上の閾値電圧Vth3〜Vth0は、比較処理を行って逐次A/D変換を行う1ビット毎に、誤判定の確率が減少する電圧となるように変化する。
図14に示されるように、入力電圧Vixに対する判定結果(”1”出力確率[%])の特性曲線L0,L1に関して、図10A/D変換器による特性曲線L1は、図2のA/D変換器による特性曲線L0よりも急激に変化しているのが分かる。
すなわち、図8に示すコンパレータの第1実施例による判定結果を示す特性曲線L1は、図3のコンパレータによる判定結果を示す特性曲線L0よりも急峻に立ち上がり、入力電圧Vixの判定をより正しく行うことができるのが分かる。
このように、本実施例によれば、被判定信号(入力電圧Vix)と見かけ上の閾値電圧間に依存性を持たせて制御することにより、誤判定の発生確率を低減することができる。
さらに、判定毎に見かけ上の閾値電圧を変化させることにより、例えば、コンパレータを逐次比較型A/D変換器に適用した場合、その変換アルゴリズムと組み合わせることで冗長性を持たせることが可能になる。
図15はコンパレータの第2実施例を示す回路図であり、また、図16は図15のコンパレータの入出力信号を概略的に示す図であり、そして、図17は図15のコンパレータが適用される逐次比較型A/D変換器の第2実施例を示すブロック図である。
さらに、図18は図17の逐次比較型A/D変換器における補正回路(補正用DAC5)の一例を示す回路図である。
図15〜図18と前述した図11の比較から明らかなように、コンパレータの第2実施例は、容量C1,C2の他端N1,N2がトランジスタM1およびM2のゲートではなく、補正用DAC5の出力端子Aoutに接続されるようになっている。
ここで、補正用DAC5は、容量C1,C2に対してそれぞれ独立に設けてもよいが、例えば、容量C1に対してのみ補正用DAC5を設け、容量C2の他端N2は、トランジスタM2のゲート、或いは、他の所定電位(GND等)のノードに接続してもよい。
図18に示されるように、補正用DAC5は、CDAC1の誤差を予め記憶し、それをキャンセルするために使用され、例えば、複数の容量C501〜C50n、並びに、複数のスイッチS50およびS501〜S50nを有する。
ここで、容量C501,C502,…,C50nの容量値は、例えば、1C,2C,…,2nCに設定され、また、スイッチS501〜S50nは、SAR論理回路3からの容量制御コードDinによりスイッチング制御される。なお、スイッチS50は、SAR論理回路3からの制御信号φS’により、例えば、コモンモード電圧VCMとの接続が制御される。
なお、図18において、基準電圧VRH,VRLおよびコモンモード電圧VCMは、制御コードDinにより制御されるスイッチS501〜S50nおよび容量C501,C502,…,C50nの容量値等に応じて他の適切なノードの電圧レベルにしてもよい。
補正用DAC5は、制御コードDinによりスイッチング制御されるスイッチS501〜S50nによって、対応する容量C501〜C50nの接続を組み合わせ、これにより、CDAC1における誤差を記憶する。
そして、例えば、容量C1の他端N1を補正用DAC5の出力端子Aoutに接続することにより、コンパレータ2の比較時に、CDAC1における誤差をキャンセルして正しい比較動作を行うことができるようにしている。
図19は逐次比較型A/D変換器の第3実施例を示すブロック図であり、また、図20は図19の逐次比較型A/D変換器をより詳細に示すブロック図であり、そして、図21は図20の逐次比較型A/D変換器の動作を説明するための図である。
A/D変換器の第3実施例は、アナログの入力電圧VinをM+Nビットのデジタルデータ(Dout)に変換して出力する。
ここで、上位Mビットのデジタル変換は、図12を参照して説明したのと同様にCDAC1の出力電圧(Vix)を使用して行う。また、下位Nビットのデジタル変換は、容量C1の他端N1に接続される補正用DAC5の出力端子Aoutの電圧を使用して行う。
補正用DAC5は、制御コードφC2によりスイッチング制御されるスイッチS510〜S51N(S51)、並びに、各スイッチS510〜S51NとノードN51間に設けられた容量C510〜C51Nを有する。
図21と前述した図12の比較から明らかなように、図20におけるCDAC1は、上位Mビット[D(M+N−1)〜D(N)]のデジタル変換を行うために、クロック信号CLK『0』〜『M+2』の期間、図10におけるCDACと同様の動作を行う。
ここで、補正用DAC5の出力端子Aoutからのオフセット電圧Voffは、クロック信号CLK『0』〜『M+3』の期間、SAR論理回路3から補正用DAC5に対するコード信号φC2により、Voff=0となるように制御される。
そして、上位Mビットのデジタル変換を行った後、補正用DAC5を使用して下位Nビット[D(N−1)〜D0]のデジタル変換を行う。すなわち、クロック信号CLK『M+4』〜『M+N+2』の期間、補正用DAC5の出力端子Aoutからのオフセット電圧Voffは、各クロック期間で適切なレベルトなるように制御される。
具体的に、例えば、クロック信号CLK『M+4』において、コード信号φC2により、補正用DAC5のスイッチS510〜S51Nのスイッチングを制御して、Voff=Vref/2M+1に相当する電圧となるように制御する。
また、例えば、クロック信号CLK『M+5』において、コード信号φC2により、補正用DAC5のスイッチS510〜S51Nのスイッチングを制御して、Voff=Vref/2M+2に相当する電圧となるように制御する。
さらに、例えば、クロック信号CLK『M+N+2』において、コード信号φC2により、補正用DAC5のスイッチS510〜S51Nのスイッチングを制御して、Voff=Vref/2M+Nに相当する電圧となるように制御する。
なお、CDAC1は、クロック信号CLK『M+3』〜『M+N+2』の期間、コード信号φC1によりCDAC1のスイッチS100〜S10Mのスイッチングを制御して、Vref=Vref/2Mとなるような電圧Vixを出力する。
このように、A/D変換器の第3実施例は、上位Mビットのデジタル変換をCDAC1の出力電圧(Vix)を使用して行い、下位Nビットのデジタル変換を補正用DAC5による出力電圧を使用して行うようになっている。
図22は逐次比較型A/D変換器の第4実施例を示すブロック図であり、また、図23は図22の逐次比較型A/D変換器をより詳細に示すブロック図であり、そして、図24は図23の逐次比較型A/D変換器の動作を説明するための図である。
図22および図23と上述した図19および図20の比較から明らかなように、逐次比較型A/D変換器の第4実施例は、CDAC1をサンプルホールド回路(S/H)1’とし、DAC(補正用DAC)5’を使用してデジタル変換を行うようになっている。
図23および図24に示されるように、サンプルホールド回路1’は、スイッチS11,S12およびサンプリング容量C10を有する。なお、コンパレータ2は、図15に示すコンパレータの第2実施例が適用され、一端がトランジスタM1のボディに接続された容量C1の他端(N1)がDAC5’の出力端子Aoutに接続される。
サンプルホールド回路1’は、信号φSの『H』期間(CLK『0』および『1』の期間)、スイッチS11をオンしてスイッチS12を入力電圧Vin側に接続し、入力電圧Vinによる電荷を容量C10に蓄積(サンプリング)する。
その後、クロック信号CLK『3』〜『N+2』の期間、スイッチS11をオフしてスイッチS12を所定の基準電位VR側に接続し、その容量C10にサンプリングされた電荷による電圧Vixをコンパレータ2に印加する。
そして、図24と前述した図21の比較から明らかなように、制御コードφC2によりDAC5’のスイッチS510〜S51Nを制御してNビット(図21における下位Nビット)のデジタル変換を行う。
図25はコンパレータの第1実施例が適用される並列型A/D変換器の一例を示すブロック図であり、また、図26は図25の並列型A/D変換器におけるユニット回路(サンプルホールド比較回路)の一例を示す図である。そして、図27は図26のユニット回路の動作を説明するための図である。
図25に示されるように、並列型A/D変換器は、高電位基準電圧REF1と低電位基準電圧REF2の間に設けられたk+1個の分圧抵抗R0、k個のユニット回路UC1〜UCk、制御信号生成回路61、および、エンコーダ62を有する。
各隣接する分圧抵抗R0の接続ノードからは、電圧レベルの異なるk個の参照電圧V1〜Vkが取り出され、それぞれ対応するユニット回路UC1〜UCkの一端に入力されている。
なお、ユニット回路UC1〜UCkの他端には、入力電圧Vinが入力されている。また、各ユニット回路UC1〜UCkには、制御信号生成回路61からの制御信号が供給され、ユニット回路UC1〜UCkの出力信号は、エンコーダ62を介してデータDoutとして出力される。
図26に示されるように、各ユニット回路UCは、図8に示すようなコンパレータ2、スイッチS11a,S11b,S12a,S12b、および、容量C10a,C10bを有する。
スイッチS11a,S11b,S12a,S12bは、制御信号生成回路61からの制御信号により、例えば、スイッチS11aおよびS11bがオンし、スイッチS12aおよびS12bが入力電圧VI+およびVI-側に接続する。
すなわち、入力電圧容量C10aおよびC10bには、コモンモード電圧VCMとVI+およびVI-の電圧が印加され、その電位差に応じた電荷を蓄積(サンプリング)する。
その後、スイッチS11a,S11b,S12a,S12bは、制御信号生成回路61からの制御信号により、例えば、スイッチS11aおよびS11bがオフし、スイッチS12aおよびS12bが基準電圧VR側に接続する。
これにより、各ユニット回路UC(UC1〜UCk)のコンパレータ2には、それぞれ入力電圧Vin+およびVin-が印加され、その入力電圧を比較して判定結果(Vo+,Vo-)を出力する。
これにより、図27に示されるように、制御信号φ1およびφ1xに従って、サンプル動作(リセット動作)およびホールド動作(比較およびラッチ動作)を行う。
ここで、各ユニット回路UC1〜UCkでは、それぞれ異なる参照電圧V1〜Vkと入力電圧Vinの比較が同時に行われ、エンコーダ62を介して同時にデジタル変換したデータDoutが得られることになる。
以上、説明したように、本実施例のコンパレータは、逐次比較型だけでなく並列型のA/D変換器にも適用することができる。さらに、本実施例のコンパレータは、A/D変換器だけでなく、様々な電子機器の半導体装置に幅広く適用することができる。