JP6970597B2 - ラッチドコンパレータ - Google Patents

Description

本明細書中に開示されている発明は、ラッチドコンパレータに関する。

従来より、逐次比較型ＡＤＣ［analog-to-digital converter］には、クロック信号に同期して動作するラッチドコンパレータが用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１７−１３５６１６号公報

しかしながら、従来のラッチドコンパレータは、その差動入力がハイインピーダンスである場合、キックバックノイズによる入力誤差を生じる、という課題があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、キックバックノイズによる入力誤差を低減することのできるラッチドコンパレータを提供することを目的とする。

本明細書中に開示されているラッチドコンパレータは、ＤＡＣ出力電圧と基準電圧との差分値を逐次増幅することにより正側プリ出力信号及び負側プリ出力信号を生成するラッチ型プリアンプ部と、前記正側プリ出力信号と前記負側プリ出力信号とを逐次比較することにより正側ラッチ出力信号及び負側ラッチ出力信号を生成するラッチ部と、前記正側ラッチ出力信号と前記負側ラッチ出力信号に応じて比較出力信号のラッチ出力を行うＳＲラッチ部と、を有し、逐次比較型ＡＤＣに用いられるものであって、前記ラッチ型プリアンプ部は、前記ＤＡＣ出力電圧と前記基準電圧の入力を受けて前記正側プリ出力信号及び前記負側プリ出力信号を出力するメイン差動段と、前記ＤＡＣ出力電圧と前記基準電圧の入力を受けて前記メイン差動段とは逆相で動作するダミー差動段と、を含む構成（第１の構成）とされている。

なお、上記第１の構成から成るラッチドコンパレータにおいて、前記ラッチ型プリアンプ部は、前記逐次比較型ＡＤＣのサンプリング期間において、前記メイン差動段及び前記ダミー差動段それぞれのハイインピーダンスノードを固定電位にする機能を備えている構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成るラッチドコンパレータにおいて、前記メイン差動段は、ドレインが前記負側プリ出力信号の出力端に接続されてゲートが前記ＤＡＣ出力電圧の入力端に接続された第１ＮＭＯＳＦＥＴと、ドレインが前記正側プリ出力信号の出力端に接続されてゲートが前記基準電圧の入力端に接続された第２ＮＭＯＳＦＥＴと、ドレインが前記第１ＮＭＯＳＦＥＴ及び前記第２ＮＭＯＳＦＥＴそれぞれのソースに接続されてソースが接地端に接続されて第１フェイズにオフして第２フェイズにオンする第３ＮＭＳＯＦＥＴと、ソースが電源端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオンして前記第２フェイズにオフする第１ＰＭＯＳＦＥＴと、ソースが前記電源端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオンして前記第２フェイズにオフする第２ＰＭＯＳＦＥＴと、を含み、前記ダミー差動段は、ゲートが前記ＤＡＣ出力電圧の入力端に接続された第４ＮＭＯＳＦＥＴと、ゲートが前記基準電圧の入力端に接続された第５ＮＭＯＳＦＥＴと、ドレインが前記第４ＮＭＯＳＦＥＴ及び前記第５ＮＭＯＳＦＥＴそれぞれのソースに接続されてソースが前記接地端に接続されて前記第１フェイズにオンして前記第２フェイズにオフする第６ＮＭＳＯＦＥＴと、ソースが前記電源端に接続されてドレインが前記第４ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオフして前記第２フェイズにオンする第３ＰＭＯＳＦＥＴと、ソースが前記電源端に接続されてドレインが前記第５ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオフして前記第２フェイズにオンする第４ＰＭＯＳＦＥＴと、を含む構成（第３の構成）にするとよい。

また、上記した第３の構成から成るラッチドコンパレータにおいて、前記ラッチ型プリアンプ部は、ドレインが前記第３ＮＭＯＳＦＥＴのドレインに接続されてソースが前記接地端に接続されて前記逐次比較型ＡＤＣのサンプリング期間にオンする第７ＮＭＯＳＦＥＴと、ソースが前記電源端に接続されてドレインが前記第４ＮＭＯＳＦＥＴのドレインに接続されて前記逐次比較型ＡＤＣのサンプリング期間にオンする第５ＰＭＯＳＦＥＴと、ソースが前記電源端に接続されてドレインが前記第５ＮＭＯＳＦＥＴのドレインに接続されて前記逐次比較型ＡＤＣのサンプリング期間にオンする第６ＰＭＯＳＦＥＴと、を含む構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成るラッチドコンパレータは、前記正側プリ出力信号及び前記負側プリ出力信号をそれぞれ較正するキャリブレーション部をさらに有する構成（第５の構成）にするとよい。

また、上記第５の構成から成るラッチドコンパレータにおいて、前記キャリブレーション部は、前記ラッチ型プリアンプ部の正側出力端及び負側出力端にそれぞれ接続されるキャパシタの容量値を調節する構成（第６の構成）にするとよい。

また、本明細書中に開示されている逐次比較型ＡＤＣは、複数のキャパシタを用いてアナログ入力信号をサンプリングすることによりビット判定用のＤＡＣ出力電圧を生成するキャパシタアレイ型ＤＡＣと、所定の基準電圧を生成する基準電圧生成部と、上記第１〜第６いずれかの構成から成り前記ＤＡＣ出力電圧と前記基準電圧とを逐次比較して比較出力信号を生成するラッチドコンパレータと、前記比較出力信号を格納するレジスタと、前記レジスタに格納された複数ビット分の比較出力信号をデジタル出力信号として全ビット同時にパラレル出力するラッチ出力部と、前記レジスタに格納された比較出力信号の帰還入力を受け付けて前記キャパシタアレイ型ＤＡＣを制御するコントローラと、を有する構成（第７の構成）とされている。

なお、上記第７の構成から成る逐次比較型ＡＤＣにおいて、前記キャパシタアレイ型ＤＡＣは、正側結合キャパシタ及び負側結合キャパシタと；第１端が前記正側結合キャパシタの第１端に接続された第１正側キャパシタ群と；第１端が前記負側結合キャパシタの第１端に接続された第１負側キャパシタ群と；第１端が前記正側結合キャパシタの第２端に接続された第２正側キャパシタ群と；第１端が前記負側結合キャパシタの第２端に接続された第２負側キャパシタ群と；前記第１正側キャパシタ群及び前記第１負側キャパシタ群それぞれの第２端を前記アナログ入力信号の入力端、電源端、及び、接地端のいずれかに接続する第１セレクタ群と；前記第２正側キャパシタ群及び前記第２負側キャパシタ群それぞれの第２端を前記アナログ入力信号の入力端、電源端、及び、接地端のいずれかに接続する第２セレクタ群と；前記正側結合キャパシタの第２端と前記電源端との間に接続されたＰＭＯＳＦＥＴと；前記負側結合キャパシタの第２端と前記接地端との間に接続されたＮＭＯＳＦＥＴと；前記正側結合キャパシタの第２端と前記ＤＡＣ出力電圧の出力端との間に接続された正側スイッチと；前記負側結合キャパシタの第２端と前記ＤＡＣ出力電圧の出力端との間に接続された負側スイッチ；を含む構成（第８の構成）にするとよい。

また、上記した第８の構成から成る逐次比較型ＡＤＣにおいて、前記第１正側キャパシタ群、前記第１負側キャパシタ群、前記第２正側キャパシタ群、及び、前記第２負側キャパシタ群は、それぞれ、所定の比率で重み付けされた容量値を持つ構成（第９の構成）にするとよい。

また、上記第８または第９の構成から成る逐次比較型ＡＤＣにおいて、前記基準電圧生成部は、ソースが前記電源端に接続されたＰＭＯＳＦＥＴと、ソースが前記接地端に接続されたＮＭＯＳＦＥＴと、第１端が前記ＰＭＯＳＦＥＴのドレインに接続されて第２端が前記基準電圧の出力端に接続された第１スイッチと、第１端が前記ＮＭＯＳＦＥＴのドレインに接続されて第２端が前記基準電圧の出力端に接続された第２スイッチと、第１端が前記ＰＭＯＳＦＥＴのドレインに接続されて第２端が前記接地端に接続された第１キャパシタと、第１端が前記ＮＭＯＳＦＥＴのドレインに接続されて第２端が前記接地端に接続された第２キャパシタと、を含む構成（第１０の構成）にするとよい。

本明細書中に開示されている発明によれば、キックバックノイズによる入力誤差を低減することのできるラッチドコンパレータを提供することが可能となる。

逐次比較型ＡＤＣの全体構成を示す図 ＣＤＡＣの内部構成例を示す図 基準電圧生成部の内部構成例を示す図 ラッチドコンパレータの内部構成例を示す図 逐次比較型ＡＤＣの動作例を示すタイミングチャート ラッチ型プリアンプ部の比較例を示す図 キックバックノイズによる入力誤差が発生した様子を示す図 ラッチ型プリアンプ部の第１実施形態を示す図 キックバックノイズによる入力誤差が解消した様子を示す図 各部のノード電位が不定値となる様子を示す図 ラッチ型プリアンプ部の第２実施形態を示す図 各部のノード電位が固定値となる様子を示す図

＜逐次比較型ＡＤＣ＞
図１は、逐次比較型ＡＤＣの全体構成を示す図である。本構成例の逐次比較型ＡＤＣ１は、キャパシタアレイ型ＤＡＣ［digital-to-analog converter］１００（以下、ＣＤＡＣ１００と呼ぶ）と、基準電圧生成部２００と、ラッチドコンパレータ３００と、レジスタ４００と、ラッチ出力部５００と、コントローラ６００と、を有し、アナログ入力信号ＡＩＮをデジタル出力信号ＤＯＵＴに変換する。

ＣＤＡＣ１００は、複数のキャパシタを用いてアナログ入力信号ＡＩＮをサンプリングし、コントローラ６００の指示に応じて各キャパシタの電荷を再分配することにより、ビット判定用のＤＡＣ出力電圧ＤＡＣＯＵＴを生成する。

基準電圧生成部２００は、所定の基準電圧ＶＣＭＯＵＴを生成する。

ラッチドコンパレータ３００は、ＤＡＣ出力電圧ＤＡＣＯＵＴと基準電圧ＶＣＭＯＵＴとを逐次比較して比較出力信号ＣＯＭＰＯＵＴを生成する。

レジスタ４００は、ラッチドコンパレータ３００から逐次出力される比較出力信号ＣＯＭＰＯＵＴ（＝デジタル出力信号ＤＯＵＴの各ビット値に相当）を格納する。

ラッチ出力部５００は、レジスタ４００に格納された複数ビット分の比較出力信号ＣＯＭＰＯＵＴをデジタル出力信号ＤＯＵＴとして全ビット同時にパラレル出力する。

コントローラ６００は、前記レジスタ４００に格納された比較出力信号ＣＯＭＰＯＵＴの帰還入力を受け付けてＣＤＡＣ１００を制御する。

＜ＣＤＡＣ＞
図２はＣＤＡＣ１００の内部構成例を示す図である。本構成例のＣＤＡＣ１００は、キャパシタ１０１Ｐ及び１０１Ｍと、キャパシタ１１１Ｐ〜１１５Ｐと、キャパシタ１１１Ｍ〜１１５Ｍと、キャパシタ１２１Ｐ〜１２７Ｐと、キャパシタ１２１Ｍ〜１２７Ｍと、キャパシタ１３１Ｐ及び１３１Ｍと、セレクタ１４１〜１４５と、セレクタ１５１〜１５７と、ＰＭＯＳＦＥＴ１７１Ｐと、ＮＭＯＳＦＥＴ１７１Ｍと、スイッチ１８１Ｐ及び１８１Ｍと、を含む。

キャパシタ１０１Ｐ及び１０１Ｍは、それぞれ、正側結合キャパシタ及び負側結合キャパシタに相当する。なお、キャパシタ１０１Ｐ及び１０１Ｍそれぞれの容量値は、いずれも［１Ｃ］（ただし、Ｃは単位容量値であり、以下も同様）である。

キャパシタ１１１Ｐ〜１１５Ｐは、それぞれの第１端がキャパシタ１０１Ｐの第１端に共通接続された第１正側キャパシタ群（下位５ビット分）に相当する。なお、キャパシタ１１１Ｐ〜１１５Ｐそれぞれの容量値は、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、及び、［１６Ｃ］である。すなわち、キャパシタ１１１Ｐ〜１１５Ｐは、それぞれ、所定の比率で重み付けされた容量値（＝２^ｘＣ（ただしｘ＝０〜４の整数））を持つ。

キャパシタ１１１Ｍ〜１１５Ｍは、それぞれの第１端がキャパシタ１０１Ｍの第１端に共通接続された第１負側キャパシタ群（下位５ビット分）に相当する。なお、キャパシタ１１１Ｍ〜１１５Ｍそれぞれの容量値は、［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、及び、［１６Ｃ］である。すなわち、キャパシタ１１１Ｍ〜１１５Ｍは、それぞれ、所定の比率で重み付けされた容量値（＝２^ｘＣ（ただしｘ＝０〜４の整数））を持つ。

キャパシタ１２１Ｐ〜１２７Ｐは、それぞれの第１端がキャパシタ１０１Ｐの第２端に共通接続された第２正側キャパシタ群（上位７ビット分）に相当する。なお、キャパシタ１２１Ｐ〜１２７Ｐそれぞれの容量値は、［１Ｃ］、［２Ｃ］、…、［３２Ｃ］、及び、［６４Ｃ］である。すなわち、キャパシタ１２１Ｐ〜１２７Ｐは、それぞれ、所定の比率で重み付けされた容量値（＝２^ｙＣ（ただしｙ＝０〜６の整数））を持つ。

キャパシタ１２１Ｍ〜１２７Ｍは、それぞれの第１端がキャパシタ１０１Ｍの第２端に共通接続された第２負側キャパシタ群（上位７ビット分）に相当する。なお、キャパシタ１２１Ｍ〜１２７Ｍそれぞれの容量値は、［１Ｃ］、［２Ｃ］、…、［３２Ｃ］、及び、［６４Ｃ］である。すなわち、キャパシタ１２１Ｍ〜１２７Ｍは、それぞれ、所定の比率で重み付けされた容量値（＝２^ｙＣ（ただしｙ＝０〜６の整数））を持つ。

キャパシタ１３１Ｐ及び１３１Ｍは、それぞれ、キャパシタ１０１Ｐ及び１０１Ｍそれぞれの第２端と接地端との間に接続されており、アッテネータとして機能する。

セレクタ１４１〜１４５は、第１セレクタ群（下位５ビット分）に相当する。セレクタ１４１は、コントローラ６００からの指示に応じて、キャパシタ１１１Ｐ及び１１１Ｍ双方の第２端を、アナログ入力端（＝アナログ入力信号ＡＩＮの入力端）、電源端（＝電源電圧ＡＶＤＤの印加端）、及び、接地端（＝接地電圧ＧＮＤの印加端）のいずれかに接続する。また、セレクタ１４２〜１４５も、上記と同じく、コントローラ６００からの指示に応じて、キャパシタ１１２Ｐ〜１１５Ｐ及び１１２Ｍ〜１１５Ｍそれぞれの第２端を、アナログ入力端、電源端、及び、接地端のいずれかに接続する。

セレクタ１５１〜１５７は、第２セレクタ群（上位７ビット分）に相当する。セレクタ１５１は、コントローラ６００からの指示に応じて、キャパシタ１２１Ｐ及び１２１Ｍ双方の第２端を、アナログ入力端、電源端、及び、接地端のいずれかに接続する。また、セレクタ１５２〜１５７も、上記と同様、コントローラ６００からの指示に応じて、キャパシタ１２２Ｐ〜１２７Ｐ及び１２２Ｍ〜１２７Ｍそれぞれの第２端を、アナログ入力端、電源端、及び、接地端のいずれかに接続する。

ＰＭＯＳＦＥＴ１７１Ｐのソースは、電源端に接続されている。ＰＭＯＳＦＥＴ１７１Ｐのドレインは、キャパシタ１０１Ｐの第２端に接続されている。ＰＭＯＳＦＥＴ１７１Ｐのゲートは、反転クロック信号ＣＬＫ１Ｂ（＝クロック信号ＣＬＫ１の論理反転信号）の入力端に接続されている。従って、ＰＭＯＳＦＥＴ１７１Ｐは、ＣＬＫ１Ｂ＝Ｌであるときにオンし、ＣＬＫ１Ｂ＝Ｈであるときにオフする。

ＮＭＯＳＦＥＴ１７１Ｍのソースは、接地端に接続されている。ＮＭＯＳＦＥＴ１７１Ｍのドレインは、キャパシタ１０１Ｍの第２端に接続されている。ＮＭＯＳＦＥＴ１７１Ｍのゲートは、クロック信号ＣＬＫ１の入力端に接続されている。従って、ＮＭＯＳＦＥＴ１７１Ｍは、ＣＬＫ１＝Ｈであるときにオンし、ＣＬＫ１＝Ｌであるときにオフする。

スイッチ１８１Ｐは、キャパシタ１０１Ｐの第２端（＝正側ＤＡＣ出力電圧ＤＡＯＵＴＰの印加端に相当）とＤＡＣ出力電圧ＤＡＣＯＵＴの出力端との間に接続された正側スイッチに相当し、クロック信号ＣＬＫ２と反転クロック信号ＣＬＫ２Ｂ（＝クロック信号ＣＬＫ２の論理反転信号）に応じてオン／オフされる。より具体的に述べると、スイッチ１８１Ｐは、ＣＬＫ２＝Ｈ（ＣＬＫ２Ｂ＝Ｌ）であるときにオンし、ＣＬＫ２＝Ｌ（ＣＬＫ２Ｂ＝Ｈ）であるときにオフする。

スイッチ１８１Ｍは、キャパシタ１０１Ｍの第２端（＝負側ＤＡＣ出力電圧ＤＡＯＵＴＭの印加端に相当）とＤＡＣ出力電圧ＤＡＣＯＵＴの出力端との間に接続された負側スイッチに相当し、クロック信号ＣＬＫ２と反転クロック信号ＣＬＫ２Ｂに応じてオン／オフされる。より具体的に述べると、スイッチ１８１Ｍは、ＣＬＫ２＝Ｈ（ＣＬＫ２Ｂ＝Ｌ）であるときにオンし、ＣＬＫ２＝Ｌ（ＣＬＫ２Ｂ＝Ｈ）であるときにオフする。

コントローラ６００は、レジスタ４００に格納された比較出力信号ＣＯＭＰＯＵＴの帰還入力を受け付けてセレクタ１４１〜１４５及び１５１〜１５７を制御する。

例えば、アナログ入力信号ＡＩＮのサンプリング期間（ＣＬＫ１＝Ｈ）には、キャパシタ１１１Ｐ〜１１５Ｐ及び１１１Ｍ〜１１５Ｍ、並びに、キャパシタ１２１Ｐ〜１２７Ｐ及び１２１Ｍ〜１２７Ｍそれぞれの第２端をいずれもアナログ入力端に接続するように、セレクタ１４１〜１４５及び１５１〜１５７を制御する。

また、例えば、最上位ビット（ＭＳＢ［most significant bit］）の判定時には、キャパシタ１２７Ｐ及び１２７Ｍの第２端を電源端に接続し、他のキャパシタの第２端をいずれも接地端に接続するように、セレクタ１４１〜１４５及び１５１〜１５７を制御する。

ただし、本構成例のＣＤＡＣ１００は、あくまで一例であり、これ以外の内部構成を採用しても構わない。

＜基準電圧生成部＞
図３は、基準電圧生成部２００の内部構成例を示す図である。本構成例の基準電圧生成部２００は、ＰＭＯＳＦＥＴ２１１と、ＮＭＯＳＦＥＴ２１２と、スイッチ２１３及び２１４と、キャパシタ２１５及び２１６と、を含む。

ＰＭＯＳＦＥＴ２１１のソースは、電源端（＝電源電圧ＡＶＤＤの印加端）に接続されている。ＰＭＯＳＦＥＴ２１１のゲートは、反転クロック信号ＣＬＫ１Ｂの入力端に接続されている。従って、ＰＭＯＳＦＥＴ２１１は、ＣＬＫ１Ｂ＝Ｌであるときにオンし、ＣＬＫ１Ｂ＝Ｈであるときにオフする。

ＮＭＯＳＦＥＴ２１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。ＮＭＯＳＦＥＴ２１２のゲートは、クロック信号ＣＬＫ１の入力端に接続されている。従って、ＮＭＯＳＦＥＴ２１２は、ＣＬＫ１＝Ｈであるときにオンし、ＣＬＫ１＝Ｌであるときにオフする。

スイッチ２１３は、ＰＭＯＳＦＥＴ２１１のドレイン（＝正側基準電圧ＶＣＭＰの印加端に相当）と基準電圧ＶＣＭＯＵＴの出力端との間に接続された第１スイッチに相当し、クロック信号ＣＬＫ２と反転クロック信号ＣＬＫ２Ｂに応じてオン／オフされる。より具体的に述べると、スイッチ２１３は、ＣＬＫ２＝Ｈ（ＣＬＫ２Ｂ＝Ｌ）であるときにオンし、ＣＬＫ２＝Ｌ（ＣＬＫ２Ｂ＝Ｈ）であるときにオフする。

スイッチ２１４は、ＮＭＯＳＦＥＴ２１２のドレイン（＝負側基準電圧ＶＣＭＭの印加端に相当）と基準電圧ＶＣＭＯＵＴの出力端との間に接続された第２スイッチに相当し、クロック信号ＣＬＫ２と反転クロック信号ＣＬＫ２Ｂに応じてオン／オフされる。より具体的に述べると、スイッチ２１４は、ＣＬＫ２＝Ｈ（ＣＬＫ２Ｂ＝Ｌ）であるときにオンし、ＣＬＫ２＝Ｌ（ＣＬＫ２Ｂ＝Ｈ）であるときにオフする。

キャパシタ２１５の第１端は、ＰＭＯＳＦＥＴ２１１のドレインに接続されている。キャパシタ２１５の第２端は、接地端に接続されている。なお、キャパシタ２１５の容量値は、［ＸＣ］（Ｘは任意）である。

キャパシタ２１６の第１端は、ＮＭＯＳＦＥＴ２１２のドレインに接続されている。キャパシタ２１６の第２端は、接地端に接続されている。なお、キャパシタ２１６の容量値は、［ＸＣ］である。

本構成例の基準電圧生成部２００において、ＣＬＫ１＝Ｈ（ＣＬＫ１Ｂ＝Ｌ）、かつ、ＣＬＫ２＝Ｌ（ＣＬＫ２Ｂ＝Ｈ）であるときには、キャパシタ２１５が充電されて、キャパシタ２１６が放電される。一方、ＣＬＫ１＝Ｌ（ＣＬＫ１Ｂ＝Ｈ）、かつ、ＣＬＫ２＝Ｈ（ＣＬＫ２Ｂ＝Ｌ）であるときには、キャパシタ２１５及び２１６相互間で電荷の再分配が行われ、基準電圧ＶＣＭＯＵＴが出力される。このとき、基準電圧ＶＣＭＯＵＴは、電源電圧ＡＶＤＤを１／２に容量分圧した電圧値（＝ＡＶＤＤ／２）となる。

ただし、本構成例の基準電圧生成部２００は、あくまで一例であり、これ以外の内部構成を採用しても構わない。

＜ラッチドコンパレータ＞
図４は、ラッチドコンパレータ３００の内部構成例を示す図である。本構成例のラッチドコンパレータ３００は、ラッチ型プリアンプ部３１０と、キャリブレーション部３２０と、ラッチ部３３０と、ＳＲラッチ部３４０と、を含む。

ラッチ型プリアンプ部３１０は、負側入力端（−）に入力されるＤＡＣ出力電圧ＤＡＣＯＵＴと、正側入力端（＋）に入力される基準電圧ＶＣＭＯＵＴとの差分値（＝ＶＣＭＯＵＴ−ＤＡＣＯＵＴ）を、クロック信号ＣＬＫ３に同期して逐次増幅することにより、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭを生成する。

キャリブレーション部３２０は、ラッチ型プリアンプ部３１０の正側出力端（＋）及び負側出力端（−）と電源端との間にそれぞれ接続されるキャパシタ３２１及び３２２の容量値を調節することにより、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭの立上り波形をそれぞれ較正する。このようなキャリブレーション部３２０を設けることにより、ＤＡＣ出力電圧ＤＡＣＯＵＴと基準電圧ＶＣＭＯＵＴとの入力オフセット、及び、ラッチ型プリアンプ部３１０とラッチ部３３０とのオフセット誤差をそれぞれキャンセルすることが可能となる。ただし、回路規模の縮小や消費電流の低減を優先する場合には、キャリブレーション部３２０を割愛することも可能である。

ラッチ部３３０は、正側入力端（＋）に入力される正側プリ出力信号ＰＲＥＯＵＴＰと負側入力端（−）に入力される負側プリ出力信号ＰＲＥＯＵＴＭとを、クロック信号ＣＬＫ３に同期して逐次比較することにより、正側ラッチ出力信号ＬＡＴＯＵＴＰ及び負側ラッチ出力信号ＬＡＴＯＵＴＭを生成するコンパレータである。なお、ＰＲＥＯＵＴＰ＞ＰＲＥＯＵＴＭであるときには、ＬＡＴＯＵＴＰ＝Ｈ、ＬＡＴＯＵＴＭ＝Ｌとなる。逆に、ＰＲＥＯＵＴＰ＜ＰＲＥＯＵＴＭであるときには、ＬＡＴＯＵＴＰ＝Ｌとなり、ＬＡＴＯＵＴＭ＝Ｈとなる。

ＳＲラッチ部３４０は、セット端（Ｓ）に入力される正側ラッチ出力信号ＬＡＴＯＵＴＰと、リセット端（Ｒ）に入力される負側ラッチ出力信号ＬＡＴＯＵＴＭに応じて、出力端（Ｑ）から比較出力信号ＣＯＭＰＯＵＴのラッチ出力を行う順序回路であり、インバータ３４１及び３４２と、ＮＡＮＤ３４３及び３４４と、を含む。

インバータ３４１は、その入力端がＳＲラッチ部３４０のリセット端（Ｒ）に相当しており、負側ラッチ出力信号ＬＡＴＯＵＴＭの論理反転信号を生成する。

インバータ３４２は、その入力端がＳＲラッチ部３４０のセット端（Ｓ）に相当しており、正側ラッチ出力信号ＬＡＴＯＵＴＰの論理反転信号を生成する。

ＮＡＮＤ３４３は、インバータ３４１の出力信号と、ＮＡＮＤ３４４の出力信号（＝デジタル出力信号ＤＯＵＴ）との否定論理積信号を生成する。

ＮＡＮＤ３４４は、インバータ３４２及びＮＡＮＤ３４３それぞれの出力信号の否定論理積信号を生成し、これを比較出力信号ＣＯＭＰＯＵＴとして出力する。すなわち、ＮＡＮＤ３４４の出力端は、ＳＲラッチ部３４０の出力端（Ｑ）に相当している。

なお、ＳＲラッチ部３４０は、正側ラッチ出力信号ＬＡＴＯＵＴＰの立上りタイミングで比較出力信号ＣＯＭＰＯＵＴをハイレベルにセットし、負側ラッチ出力信号ＬＡＴＯＵＴＭの立上りタイミングで比較出力信号ＣＯＭＰＯＵＴをローレベルにリセットする。

本構成例のラッチドコンパレータ３００であれば、その消費電流を小さく抑えることができるので、低消費電力化が可能となる。また、オペアンプが不要となるので、低電圧化にも好適である。

＜タイミングチャート＞
図５は、逐次比較型ＡＤＣ１の動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ３、正側基準電圧ＶＣＭＰ（実線）及び負側基準電圧ＶＣＭＭ（一点鎖線）、正側ＤＡＣ出力電圧ＤＡＯＵＴＰ（実線）及び負側ＤＡＣ出力電圧ＤＡＯＵＴＭ（一点鎖線）、基準電圧ＶＣＭＯＵＴ、ＤＡＣ出力電圧ＤＡＣＯＵＴ、正側プリ出力信号ＰＲＥＯＵＴＰ（実線）及び負側プリ出力信号ＰＲＥＯＵＴＭ（一点鎖線）、正側ラッチ出力信号ＬＡＴＯＵＴＰ、負側ラッチ出力信号ＬＡＴＯＵＴＭ、並びに、比較出力信号ＣＯＭＰＯＵＴが描写されている。

まず、アナログ入力信号ＡＩＮのサンプリング期間ＴＳについて説明する。このサンプリング期間ＴＳには、ＣＬＫ３＝Ｈ固定により、ラッチドコンパレータ３００の逐次比較動作が停止される。このとき、ＰＲＥＯＵＴＰ＝ＰＲＥＯＵＴＭ＝ＡＶＤＤ、ＬＡＴＯＵＴＰ＝ＬＡＴＯＵＴＭ＝ＧＮＤとなる。また、比較出力信号ＣＯＭＰＯＵＴは、前回のデータを保持する。

また、基準電圧生成部２００では、ＣＬＫ１＝Ｈ、ＣＬＫ２＝Ｌにより、ＰＭＯＳＦＥＴ２１１及びＮＭＯＳＦＥＴ２１２がオンし、スイッチ２１３及び２１４がオフする。従って、ＶＣＭＰ＝ＡＶＤＤ、ＶＣＭＭ＝ＧＮＤ、ＶＣＭＯＵＴ＝ＧＮＤとなる。

一方、ＣＤＡＣ３００では、ＣＬＫ１＝Ｈ、ＣＬＫ２＝Ｌにより、ＰＭＯＳＦＥＴ１７１Ｐ及びＮＭＯＳＦＥＴ１７１Ｍがオンし、スイッチ１８１Ｐ及び１８１Ｍがオフする。従って、ＤＡＯＵＴＰ＝ＡＶＤＤ、ＤＡＯＵＴＭ＝ＧＮＤとなる。また、このとき、キャパシタ１１１Ｐ〜１１５Ｐ及び１１１Ｍ〜１１５Ｍ、並びに、キャパシタ１２１Ｐ〜１２７Ｐ及び１２１Ｍ〜１２７Ｍそれぞれの第２端は、いずれもアナログ入力端に接続されている。従って、これらのキャパシタには、アナログ入力信号ＡＩＮに応じた電荷が充電される。この充電動作は、アナログ入力信号ＡＩＮのサンプリング動作に相当する。

次に、ＤＡＣ出力電圧ＤＡＣＯＵＴと基準電圧ＶＣＭＯＵＴとの逐次比較期間ＴＣについて説明する。

この逐次比較期間ＴＣには、ＣＬＫ１＝Ｌ、ＣＬＫ２＝Ｈにより、基準電圧生成部２００において、ＰＭＯＳＦＥＴ２１１及びＮＭＯＳＦＥＴ２１２がオフし、スイッチ２１３及び２１４がオンする。従って、キャパシタ２１５及び２１６相互間での電荷再分配により、ＶＣＭＰ＝ＶＣＭＭ＝ＶＣＭＯＵＴ＝ＡＶＤＤ／２となる。

一方、ＣＤＡＣ１００では、ＣＬＫ１＝Ｌ、ＣＬＫ２＝Ｈにより、ＰＭＯＳＦＥＴ１７１Ｐ及びＮＭＯＳＦＥＴ１７１Ｍがオフし、スイッチ１８１Ｐ及び１８１Ｍがオンする。従って、キャパシタ１１１Ｐ〜１１５Ｐ及び１１１Ｍ〜１１５Ｍ、並びに、キャパシタ１２１Ｐ〜１２７Ｐ及び１２１Ｍ〜１２７Ｍ相互間の電荷再分配により、ＤＡＯＵＴＰ＝ＤＡＯＵＴＭ＝ＤＡＣＯＵＴとなる。このとき、ＤＡＣ出力電圧ＤＡＣＯＵＴの電圧値は、アナログ入力信号ＡＩＮのサンプリング値（＝キャパシタアレイに充電された総電荷量）と、セレクタ１４１〜１４５及び１５１〜１５７それぞれの選択状態に応じて決まる。

例えば、ＭＳＢの判定時には、キャパシタ１２７Ｐ及び１２７Ｍの第２端が電源端に接続され、他のキャパシタの第２端が全て接地端に接続される。従って、ＤＡＣ出力電圧ＤＡＣＯＵＴの電圧値は、アナログ入力信号ＡＩＮのサンプリング値と、デジタル出力信号ＤＯＵＴの中間値「１０００ ００００ ００００ｂ」に相当するアナログ変換値に応じて決定される。

ここで、ＤＡＣＯＵＴ＞ＶＣＭＯＵＴであるときには、後述するラッチドコンパレータ３００の逐次比較動作により、ＣＯＭＰＯＵＴ＝Ｌという比較結果が得られる。これにより、デジタル出力信号ＤＯＵＴのＭＳＢを「０」と判定することができる。一方、ＤＡＣＯＵＴ＜ＶＣＭＯＵＴであるときには、ラッチドコンパレータ３００の逐次比較動作により、ＣＯＭＰＯＵＴ＝Ｈという比較結果が得られる。これにより、デジタル出力信号ＤＯＵＴのＭＳＢを「１」と判定することができる。

なお、ＭＳＢ＝「０」と判定された場合には、次ビットの判定時において、「０１００ ００００ ００００ｂ」に相当するアナログ変換値を選択するように、セレクタ１４１〜１４５及び１５１〜１５７それぞれの選択状態が切り替えられる。

一方、ＭＳＢ＝「１」と判定された場合には、次ビットの判定時において、「１１００ ００００ ００００ｂ」に相当するアナログ変換値を選択するように、セレクタ１４１〜１４５及び１５１〜１５７それぞれの選択状態が切り替えられる。

以降も上記と同様にして、ＭＳＢからＬＳＢ［least significant bit］まで、デジタル出力信号ＤＯＵＴ全てのビットを判定するために、ＤＡＣ出力電圧ＤＡＣＯＵＴの電圧値が逐次切り替えられていく。

また、ラッチドコンパレータ３００では、クロック信号ＣＬＫ３のパルス駆動により、ＤＡＣ出力電圧ＤＡＣＯＵＴと基準電圧ＶＣＭＯＵＴとの逐次比較動作が行われる。

まず、ラッチ型プリアンプ部３１０において、クロック信号ＣＬＫ３がハイレベルからローレベルに立ち下げられると、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭがいずれも電源電圧ＡＶＤＤから低下し始める。

ただし、ＤＡＣ出力電圧ＤＡＣＯＵＴと基準電圧ＶＣＭＯＵＴとの差（＝ＶＣＭＯＵＴ−ＤＡＣＯＵＴ）に応じて、正側プリ出力信号ＰＲＥＯＵＴＰの立下り波形と負側プリ出力信号ＰＲＥＯＵＴＭの立下り波形との間にずれが生じる。

具体的に述べると、ＤＡＣ出力電圧ＤＡＣＯＵＴが基準電圧ＶＣＭＯＵＴよりも高い場合、その差が大きいほど負側プリ出力信号ＰＲＥＯＵＴＭの立下りが急峻となり、正側プリ出力信号ＰＲＥＯＵＴＰの立下りが緩慢となる。逆に、ＤＡＣ出力電圧ＤＡＣＯＵＴが基準電圧ＶＣＭＯＵＴよりも低い場合、その差が大きいほど正側プリ出力信号ＰＲＥＯＵＴＰの立下りが急峻となり、負側プリ出力信号ＰＲＥＯＵＴＭの立下りが緩慢となる。

続いて、ラッチ部３３０では、正側プリ出力信号ＰＲＥＯＵＴＰと負側プリ出力信号ＰＲＥＯＵＴＭとの逐次比較により、正側ラッチ出力信号ＬＡＴＯＵＴＰ及び負側ラッチ出力信号ＬＡＴＯＵＴＭが生成される。なお、ＰＲＥＯＵＴＰ＞ＰＲＥＯＵＴＭであれば、正側ラッチ出力信号ＬＡＴＯＵＴＰがハイレベルに立ち上がり、ＰＲＥＯＵＴＰ＜ＰＲＥＯＵＴＭであれば、負側ラッチ出力信号ＬＡＴＯＵＴＭがハイレベルに立ち上がる。

次に、ＳＲラッチ部３４０では、正側ラッチ出力信号ＬＡＴＯＵＴＰ及び負側ラッチ出力信号ＬＡＴＯＵＴＭに応じて、比較出力信号ＣＯＭＰＯＵＴのラッチ出力が行われる。なお、比較出力信号ＣＯＭＰＯＵＴは、正側ラッチ出力信号ＬＡＴＯＵＴＰの立上りタイミングでハイレベルにセットされ、負側ラッチ出力信号ＬＡＴＯＵＴＭの立上りタイミングでローレベルにリセットされる。

最後の１サイクルは、ラッチ出力期間ＴＬに相当する。ラッチ出力期間ＴＬでは、レジスタ４００に格納された比較出力信号ＣＯＭＰＯＵＴがデジタル出力信号ＤＯＵＴとして全ビット同時にパラレル出力される。このラッチ出力期間ＴＬを経て一連の逐次比較型ＡＤ変換処理が完了する。

＜ラッチ型プリアンプ部（比較例）＞
次に、ラッチ型プリアンプ部３１０の新規な実施形態を説明するに先立ち、まず、これと対比される比較例について簡単に説明する。図６は、ラッチ型プリアンプ部３１０の比較例を示す図である。本比較例のラッチ型プリアンプ部３１０は、ＮＭＯＳＦＥＴ３１１〜３１３と、ＰＭＯＳＦＥＴ３１４及び３１５と、を含む。

ＮＭＯＳＦＥＴ３１１のドレインは、負側プリ出力信号ＰＲＥＯＵＴＭの出力端に接続されている。ＮＭＯＳＦＥＴ３１１のゲートは、ＤＡＣ出力電圧ＤＡＣＯＵＴの入力端に接続されている。

ＮＭＯＳＦＥＴ３１２のドレインは、正側プリ出力信号ＰＲＥＯＵＴＰの出力端に接続されている。ＮＭＯＳＦＥＴ３１２のゲートは、基準電圧ＶＣＭＯＵＴの入力端に接続されている。

ＮＭＯＳＦＥＴ３１３のドレインは、ＮＭＯＳＦＥＴ３１１及び３１２それぞれのソースに接続されている。ＮＭＯＳＦＥＴ３１３のソースは、接地端に接続されている。ＮＭＯＳＦＥＴ３１３のゲートは、反転クロック信号ＣＬＫ３Ｂ（＝クロック信号ＣＬＫ３の論理反転信号）の入力端に接続されている。

ＰＭＯＳＦＥＴ３１４のソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１４のドレインは、ＮＭＯＳＦＥＴ３１１のドレインに接続されている。ＰＭＯＳＦＥＴ３１４のゲートは、反転クロック信号ＣＬＫ３Ｂの入力端に接続されている。

ＰＭＯＳＦＥＴ３１５のソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１５のドレインは、ＮＭＯＳＦＥＴ３１２のドレインに接続されている。ＰＭＯＳＦＥＴ３１５のゲートは、反転クロック信号ＣＬＫ３Ｂの入力端に接続されている。

次に、ラッチ型プリアンプ部３１０の基本動作について説明する。第１フェイズ（ＣＬＫ３＝Ｈ、ＣＬＫ３Ｂ＝Ｌ）では、ＮＭＯＳＦＥＴ３１３がオフして、ＰＭＯＳＦＥＴ３１４及び３１５がオンする。従って、正側プリ出力信号ＰＲＥＯＵＴＰと負側プリ出力信号ＰＲＥＯＵＴＭは、いずれも電源電圧ＡＶＤＤに引き上げられる。

一方、第２フェイズ（ＣＬＫ３＝Ｌ、ＣＬＫ３Ｂ＝Ｈ）では、ＮＭＯＳＦＥＴ３１３がオンして、ＰＭＯＳＦＥＴ３１４及び３１５がオフする。従って、正側プリ出力信号ＰＲＥＯＵＴＰと負側プリ出力信号ＰＲＥＯＵＴＭは、いずれも電源電圧ＡＶＤＤから低下し始める。ただし、ＤＡＣ出力電圧ＤＡＣＯＵＴが基準電圧ＶＣＭＯＵＴよりも高い場合、その差が大きいほど負側プリ出力信号ＰＲＥＯＵＴＭの立下りが急峻となり、正側プリ出力信号ＰＲＥＯＵＴＰの立下りが緩慢となる。逆に、ＤＡＣ出力電圧ＤＡＣＯＵＴが基準電圧ＶＣＭＯＵＴよりも低い場合、その差が大きいほど正側プリ出力信号ＰＲＥＯＵＴＰの立下りが急峻となり、負側プリ出力信号ＰＲＥＯＵＴＭの立下りが緩慢となる。この点については、先にも述べた通りである。

図７は、キックバックノイズによる入力誤差が発生した様子を示す図であり、上から順番に、反転クロック信号ＣＬＫ３Ｂ、ＤＡＣ出力電圧ＤＡＣＯＵＴ、基準電圧ＶＣＭＯＵＴ、並びに、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭが描写されている。

本比較例のラッチ型プリアンプ部３１０において、その差動入力端がハイインピーダンスである場合（＝ＤＡＣ出力電圧ＤＡＣＯＵＴや基準電圧ＶＣＭＯＵＴに重畳したノイズ成分が前段のＣＤＡＣ１００や基準電圧生成部２００に抜けにくい場合）には、キックバックノイズにより、ＤＡＣ出力電圧ＤＡＣＯＵＴの変化量Δ１と基準電圧ＶＣＭＯＵＴの変化量Δ２が不一致（Δ１≠Δ２）となる。これは、ＤＡＣ出力電圧ＤＡＣＯＵＴと基準電圧ＶＣＭＯＵＴそれぞれの回路定数が異なるためである。このような入力誤差が生じると、逐次型ＡＤＣ１の変換精度が低下してしまうので、何らかの対策が必要となる。

なお、一般的な対策として、ラッチ型プリアンプ部３１０の前段にバッファを設け、ラッチ型プリアンプ部３１０の差動入力端をハイインピーダンスからローインピーダンスに変換することが考えられる。しかしながら、このような対策では、追加されたバッファの分だけ消費電力が大きくなってしまう。以下では、このような課題を解決することのできる新規な実施形態について詳述する。

＜ラッチ型プリアンプ部（第１実施形態）＞
図８は、ラッチ型プリアンプ部３１０の第１実施形態を示す図である。本実施形態のラッチ型プリアンプ部３１０は、先の比較例（図６）をベースとしつつ、さらに、ＮＭＯＳＦＥＴ３１１Ｄ〜３１３ＤとＰＭＯＳＦＥＴ３１４Ｄ及び３１５Ｄを含む。そこで、先の比較例と同様の構成要素については、図６と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

ＮＭＯＳＦＥＴ３１１Ｄのゲートは、ＤＡＣ出力電圧ＤＡＣＯＵＴの入力端に接続されている。ＮＭＯＳＦＥＴ３１２Ｄのゲートは、基準電圧ＶＣＭＯＵＴの入力端に接続されている。ＮＭＯＳＦＥＴ３１３Ｄのドレインは、ＮＭＯＳＦＥＴ３１１Ｄ及び３１２Ｄそれぞれのソースに接続されている。ＮＭＯＳＦＥＴ３１３Ｄのソースは、接地端に接続されている。ＮＭＯＳＦＥＴ３１３Ｄのゲートは、クロック信号ＣＬＫ３の入力端に接続されている。

ＰＭＯＳＦＥＴ３１４Ｄのソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１４Ｄのドレインは、ＮＭＯＳＦＥＴ３１１Ｄのドレインに接続されている。ＰＭＯＳＦＥＴ３１４Ｄのゲートは、クロック信号ＣＬＫ３の入力端に接続されている。

ＰＭＯＳＦＥＴ３１５Ｄのソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１５Ｄのドレインは、ＮＭＯＳＦＥＴ３１２Ｄのドレインに接続されている。ＰＭＯＳＦＥＴ３１５Ｄのゲートは、クロック信号ＣＬＫ３の入力端に接続されている。

このように、本実施形態のラッチ型プリアンプ部３１０は、反転クロック信号ＣＬＫ３Ｂに同期して動作するメイン差動段ＭＳ（ＮＭＯＳＦＥＴ３１１〜３１３、並びに、ＰＭＯＳＦＥＴ３１４及び３１５）と、クロック信号ＣＬＫ３に同期してメイン差動段ＭＳとは逆相で動作するダミー差動段ＤＳ（ＮＭＯＳＦＥＴ３１１Ｄ〜３１３Ｄ、並びに、ＰＭＯＳＦＥＴ３１４Ｄ及び３１５Ｄ）と、を含む。

図９は、キックバックノイズによる入力誤差が解消した様子を示す図であり、上から順番に、反転クロック信号ＣＬＫ３Ｂ、ＤＡＣ出力電圧ＤＡＣＯＵＴ、基準電圧ＶＣＭＯＵＴ、並びに、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭが描写されている。

本図で示したように、本実施形態のラッチ型プリアンプ部３１０であれば、その前段にバッファを設けることなく、ＤＡＣ出力電圧ＤＡＣＯＵＴ及び基準電圧ＶＣＭＯＵＴそれぞれのキックバックノイズをキャンセルすることができる。従って、消費電力を不必要に増大することなく、逐次比較型ＡＤＣ１の変換精度を向上することが可能となる。

ただし、本実施形態のラッチ型プリアンプ部３１０では、クロック信号ＣＬＫ３のハイレベル固定時（＝逐次比較型ＡＤＣ１のサンプリング期間ＴＳ）において、ＮＭＯＳＦＥＴ３１３、３１１Ｄ、及び、３１２Ｄそれぞれのドレインがハイインピーダンスノードとなる。そのため、それぞれのノード電位ＶＡ〜ＶＣが不定値となる。

図１０は、ノード電位ＶＡ〜ＶＣがそれぞれ不定値となる様子を示す図であり、上から順に、クロック信号ＣＬＫ３、反転クロック信号ＣＬＫ３Ｂ、ＤＡＣ出力電圧ＤＡＣＯＵＴ、基準電圧ＶＣＭＯＵＴ、ノード電位ＶＡ〜ＶＣ、並びに、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭが描写されている。

本図中の破線枠α、β、γで示すように、クロック信号ＣＬＫ３のハイレベル固定時には、ノード電位ＶＡ〜ＶＣが不定値になるので、ラッチ型プリアンプ部３１０の動作が不安定となってしまう。以下では、このような課題を解決することのできる第２実施形態について詳述する。

＜ラッチ型プリアンプ部（第２実施形態）＞
図１１は、ラッチ型プリアンプ部３１０の第２実施形態を示す図である。本実施形態のラッチ型プリアンプ部３１０は、先の第１実施形態（図８）をベースとしつつ、さらに、ＮＭＯＳＦＥＴ３１６と、ＰＭＯＳＦＥＴ３１７及び３１８と、を含む。

ＮＭＯＳＦＥＴ３１６のドレインは、ＮＭＯＳＦＥＴ３１３のドレインに接続されている。ＮＭＯＳＦＥＴ３１６のソースは、接地端に接続されている。ＮＭＯＳＦＥＴ３１６のゲートは、クロック信号ＣＬＫ１の入力端に接続されている。従って、ＮＭＯＳＦＥＴ３１６は、ＣＬＫ１＝Ｈであるときにオンして、ＣＬＫ１＝Ｌであるときにオフする。すなわち、ＮＭＯＳＦＥＴ３１６は、逐次比較型ＡＤＣ１のサンプリング期間（ＣＬＫ１＝Ｈ）において、ＮＭＯＳＦＥＴ３１３のドレインを固定電位（＝ＧＮＤ）にするためのプルダウン素子として機能する。

ＰＭＯＳＦＥＴ３１７のソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１７のドレインは、ＮＭＯＳＦＥＴ３１１Ｄのドレインに接続されている。ＰＭＯＳＦＥＴ３１７のゲートは、反転クロック信号ＣＬＫ１Ｂの入力端に接続されている。従って、ＰＭＯＳＦＥＴ３１７は、ＣＬＫ１Ｂ＝Ｌであるときにオンして、ＣＬＫ１Ｂ＝Ｈであるときにオフする。すなわち、ＰＭＯＳＦＥＴ３１７は、逐次比較型ＡＤＣ１のサンプリング期間（ＣＬＫ１Ｂ＝Ｌ）において、ＮＭＯＳＦＥＴ３１１Ｄのドレインを固定電位（＝ＡＶＤＤ）にするためのプルアップ素子として機能する。

ＰＭＯＳＦＥＴ３１８のソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１８のドレインは、ＮＭＯＳＦＥＴ３１２Ｄのドレインに接続されている。ＰＭＯＳＦＥＴ３１８のゲートは、反転クロック信号ＣＬＫ１Ｂの入力端に接続されている。従って、ＰＭＯＳＦＥＴ３１８は、ＣＬＫ１Ｂ＝Ｌであるときにオンして、ＣＬＫ１Ｂ＝Ｈであるときにオフする。すなわち、ＰＭＯＳＦＥＴ３１８は、逐次比較型ＡＤＣ１のサンプリング期間（ＣＬＫ１Ｂ＝Ｌ）において、ＮＭＯＳＦＥＴ３１２Ｄのドレインを固定電位（＝ＡＶＤＤ）にするためのプルアップ素子として機能する。

図１２は、ノード電位ＶＡ〜ＶＣがそれぞれ固定値となる様子を示す図であり、上から順に、クロック信号ＣＬＫ１、クロック信号ＣＬＫ３、ＤＡＣ出力電圧ＤＡＣＯＵＴ、基準電圧ＶＣＭＯＵＴ、ノード電位ＶＡ〜ＶＣ、並びに、正側プリ出力信号ＰＲＥＯＵＴＰ及び負側プリ出力信号ＰＲＥＯＵＴＭが描写されている。

本図中の破線枠α、β、γで示すように、逐次比較型ＡＤＣ１のサンプリング期間（ＣＬＫ１＝Ｈ）には、クロック信号ＣＬＫ３がハイレベルに固定されていても、ノード電位ＶＡ〜ＶＣが固定値になる。従って、ラッチ型プリアンプ部３１０の動作を安定化することが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、逐次比較型ＡＤＣの一構成要素として用いられるラッチドコンパレータに利用することが可能である。

１ 逐次比較型ＡＤＣ
１００ ＣＤＡＣ
１０１Ｐ、１０１Ｍ キャパシタ
１１１Ｐ〜１１５Ｐ キャパシタ
１１１Ｍ〜１１５Ｍ キャパシタ
１２１Ｐ〜１２７Ｍ キャパシタ
１２１Ｐ〜１２７Ｍ キャパシタ
１３１Ｐ、１３１Ｍ キャパシタ
１４１〜１４５ セレクタ
１５１〜１５７ セレクタ
１７１Ｐ ＰＭＯＳＦＥＴ
１７１Ｍ ＮＭＯＳＦＥＴ
１８１Ｐ、１８１Ｍ スイッチ
２００ 基準電圧生成部
２１１ ＰＭＯＳＦＥＴ
２１２ ＮＭＯＳＦＥＴ
２１３、２１４ スイッチ
２１５、２１６ キャパシタ
３００ ラッチドコンパレータ
３１０ ラッチ型プリアンプ部
３１１、３１２、３１３ ＮＭＯＳＦＥＴ
３１４、３１５ ＰＭＯＳＦＥＴ
３１６ ＮＭＯＳＦＥＴ（プルダウンＭＯＳＦＥＴ）
３１７、３１８ ＰＭＯＳＦＥＴ（プルアップＭＯＳＦＥＴ）
３１１Ｄ、３１２Ｄ、３１３Ｄ ＮＭＯＳＦＥＴ
３１４Ｄ、３１５Ｄ ＰＭＯＳＦＥＴ
３２０ キャリブレーション部
３２１、３２２ キャパシタ
３３０ ラッチ部
３４０ ＳＲラッチ部
３４１、３４２ インバータ
３４３、３４４ ＮＡＮＤ
４００ レジスタ
５００ ラッチ出力部
６００ コントローラ
ＭＳ メイン差動段
ＤＳ ダミー差動段

Claims (8)

1. ＤＡＣ出力電圧と基準電圧との差分値を逐次増幅することにより正側プリ出力信号及び負側プリ出力信号を生成するラッチ型プリアンプ部と、
   前記正側プリ出力信号と前記負側プリ出力信号とを逐次比較することにより正側ラッチ出力信号及び負側ラッチ出力信号を生成するラッチ部と、
   前記正側ラッチ出力信号と前記負側ラッチ出力信号に応じて比較出力信号のラッチ出力を行うＳＲラッチ部と、
   を有し、
   逐次比較型ＡＤＣに用いられるラッチドコンパレータであって、
   前記ラッチ型プリアンプ部は、
   前記ＤＡＣ出力電圧と前記基準電圧の入力を受けて前記正側プリ出力信号及び前記負側プリ出力信号を出力するメイン差動段と、
   前記ＤＡＣ出力電圧と前記基準電圧の入力を受けて前記メイン差動段とは逆相で動作するダミー差動段と、
   を含み、
   前記メイン差動段は、
   ドレインが前記負側プリ出力信号の出力端に接続されてゲートが前記ＤＡＣ出力電圧の入力端に接続された第１ＮＭＯＳＦＥＴと、
   ドレインが前記正側プリ出力信号の出力端に接続されてゲートが前記基準電圧の入力端に接続された第２ＮＭＯＳＦＥＴと、
   ドレインが前記第１ＮＭＯＳＦＥＴ及び前記第２ＮＭＯＳＦＥＴそれぞれのソースに接続されてソースが接地端に接続されて第１フェイズにオフして第２フェイズにオンする第３ＮＭＯＳＦＥＴと、
   ソースが電源端に接続されてドレインが前記第１ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオンして前記第２フェイズにオフする第１ＰＭＯＳＦＥＴと、
   ソースが前記電源端に接続されてドレインが前記第２ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオンして前記第２フェイズにオフする第２ＰＭＯＳＦＥＴと、
   を含み、
   前記ダミー差動段は、
   ゲートが前記ＤＡＣ出力電圧の入力端に接続された第４ＮＭＯＳＦＥＴと、
   ゲートが前記基準電圧の入力端に接続された第５ＮＭＯＳＦＥＴと、
   ドレインが前記第４ＮＭＯＳＦＥＴ及び前記第５ＮＭＯＳＦＥＴそれぞれのソースに接続されてソースが前記接地端に接続されて前記第１フェイズにオンして前記第２フェイズにオフする第６ＮＭＳＯＦＥＴと、
   ソースが前記電源端に接続されてドレインが前記第４ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオフして前記第２フェイズにオンする第３ＰＭＯＳＦＥＴと、
   ソースが前記電源端に接続されてドレインが前記第５ＮＭＯＳＦＥＴのドレインに接続されて前記第１フェイズにオフして前記第２フェイズにオンする第４ＰＭＯＳＦＥＴと、
   を含み、
   前記ラッチ型プリアンプ部は、
   ドレインが前記第３ＮＭＯＳＦＥＴのドレインに接続されてソースが前記接地端に接続されて前記逐次比較型ＡＤＣのサンプリング期間にオンする第７ＮＭＯＳＦＥＴと、
   ソースが前記電源端に接続されてドレインが前記第４ＮＭＯＳＦＥＴのドレインに接続されて前記逐次比較型ＡＤＣのサンプリング期間にオンする第５ＰＭＯＳＦＥＴと、
   ソースが前記電源端に接続されてドレインが前記第５ＮＭＯＳＦＥＴのドレインに接続されて前記逐次比較型ＡＤＣのサンプリング期間にオンする第６ＰＭＯＳＦＥＴと、
   を含む、ラッチドコンパレータ。
2. 前記ラッチ型プリアンプ部は、前記逐次比較型ＡＤＣのサンプリング期間において、前記メイン差動段及び前記ダミー差動段それぞれのハイインピーダンスノードを固定電位にする機能を備えている、請求項１に記載のラッチドコンパレータ。
3. 前記正側プリ出力信号及び前記負側プリ出力信号をそれぞれ較正するキャリブレーション部をさらに有する、請求項１又は２に記載のラッチドコンパレータ。
4. 前記キャリブレーション部は、前記ラッチ型プリアンプ部の正側出力端及び負側出力端にそれぞれ接続されるキャパシタの容量値を調節する、請求項３に記載のラッチドコンパレータ。
5. 複数のキャパシタを用いてアナログ入力信号をサンプリングすることによりビット判定用のＤＡＣ出力電圧を生成するキャパシタアレイ型ＤＡＣと、
   所定の基準電圧を生成する基準電圧生成部と、
   前記ＤＡＣ出力電圧と前記基準電圧とを逐次比較して比較出力信号を生成する請求項１〜４のいずれか一項に記載のラッチドコンパレータと、
   前記比較出力信号を格納するレジスタと、
   前記レジスタに格納された複数ビット分の比較出力信号をデジタル出力信号として全ビット同時にパラレル出力するラッチ出力部と、
   前記レジスタに格納された比較出力信号の帰還入力を受け付けて前記キャパシタアレイ型ＤＡＣを制御するコントローラと、
   を有する、逐次比較型ＡＤＣ。
6. 前記キャパシタアレイ型ＤＡＣは、
   正側結合キャパシタ及び負側結合キャパシタと；
   第１端が前記正側結合キャパシタの第１端に接続された第１正側キャパシタ群と；
   第１端が前記負側結合キャパシタの第１端に接続された第１負側キャパシタ群と；
   第１端が前記正側結合キャパシタの第２端に接続された第２正側キャパシタ群と；
   第１端が前記負側結合キャパシタの第２端に接続された第２負側キャパシタ群と；
   前記第１正側キャパシタ群及び前記第１負側キャパシタ群それぞれの第２端を前記アナログ入力信号の入力端、電源端、及び、接地端のいずれかに接続する第１セレクタ群と；
   前記第２正側キャパシタ群及び前記第２負側キャパシタ群それぞれの第２端を前記アナログ入力信号の入力端、電源端、及び、接地端のいずれかに接続する第２セレクタ群と；
   前記正側結合キャパシタの第２端と前記電源端との間に接続されたＰＭＯＳＦＥＴと；
   前記負側結合キャパシタの第２端と前記接地端との間に接続されたＮＭＯＳＦＥＴと；
   前記正側結合キャパシタの第２端と前記ＤＡＣ出力電圧の出力端との間に接続された正側スイッチと；
   前記負側結合キャパシタの第２端と前記ＤＡＣ出力電圧の出力端との間に接続された負側スイッチと；
   を含む、請求項５に記載の逐次比較型ＡＤＣ。
7. 前記第１正側キャパシタ群、前記第１負側キャパシタ群、前記第２正側キャパシタ群、及び、前記第２負側キャパシタ群は、それぞれ、所定の比率で重み付けされた容量値を持つ、請求項６に記載の逐次比較型ＡＤＣ。
8. 前記基準電圧生成部は、
   ソースが前記電源端に接続されたＰＭＯＳＦＥＴと、
   ソースが前記接地端に接続されたＮＭＯＳＦＥＴと、
   第１端が前記ＰＭＯＳＦＥＴのドレインに接続されて第２端が前記基準電圧の出力端に接続された第１スイッチと、
   第１端が前記ＮＭＯＳＦＥＴのドレインに接続されて第２端が前記基準電圧の出力端に接続された第２スイッチと、
   第１端が前記ＰＭＯＳＦＥＴのドレインに接続されて第２端が前記接地端に接続された第１キャパシタと、
   第１端が前記ＮＭＯＳＦＥＴのドレインに接続されて第２端が前記接地端に接続された第２キャパシタと、
   を含む、請求項６又は７に記載の逐次比較型ＡＤＣ。

Images