JP2014146974A - 半導体装置 - Google Patents

Abstract

【課題】コンパレータのリセットによって生じる同相電位の変動を低減する。
【解決手段】半導体装置９０は、増幅部９１、比較部９２及び電位調整部９３を有する。増幅部９１は、二つの電圧を増幅して出力する。比較部９２は、増幅部９１から増幅された二つの電圧を受け、比較結果を出力するとともに、リセットが実施される。電位調整部９３は、リセットに応じて変動する、増幅部９１と比較部９２との接続ノードの同相電位を所望の電位に調整するように働く。
【選択図】図９

Description

本発明は、半導体装置に関し、例えばリセット動作を実施する比較部を有する半導体装置に関する。

汎用マイコン、ＳｏＣ（System-on-a-chip）等には外部から入力されるアナログ信号をディジタル信号に変換し、内部ＣＰＵ（中央処理装置）により処理するためアナログ・ディジタル変換器（ＡＤＣ：Analog to Digital Converter）を備えている。汎用マイコンやＳｏＣはトランジスタの微細化技術により、ディジタル領域の面積・消費電力を大きく改善している。一方、アナログ領域は微細化の恩恵を十分に得ることができず、面積や消費電力の面で大きな割合を占めるようになってきた。
加えて、汎用マイコンやＳｏＣでは、高速化に対する要求も依然強いままである。特に、低消費電力化と高速化という相反する性能を向上させるためには、新規技術を導入する必要がある。
例えば、特許文献１には、ビット選択部や比較部の処理時間に着目し、処理を効率化して変換時間や比較期間を短くすることによって、消費される電力を少なくするアナログ・ディジタル変換器が開示されている（例えば、段落００３０、００３５〜００４７、００７３〜００７７）。

国際公開第２０１０／０１０６６０号

アナログ・ディジタル変換器は、二つの電圧を比較する比較部を有する。二つの電圧はノードから比較部の入力段へ供給される。正帰還を有する比較部は、ある比較結果がその次回の比較結果に影響を与えるヒステリシス特性を除去するため、比較部の内部ノードがアナログ電源電圧（又はグランド）にリセットされる。アナログ電源電圧へのリセットは、入力段の寄生容量を介して、比較部の入力ノード（以後、入力ノードと呼ぶ）の同相電位を変動させる（キックバック）。一方、比較部のリセットを解除するとアナログ電源電圧にリセットされていた比較部の内部ノードの電位は所望の動作点へと遷移する。入力ノードの同相電位の変動は、入力ノードにおいて不要な差動電位を生じさせることにより、比較部の精度の低下につながる。加えて、入力ノードの同相電位の変動は、比較部の前段に配置される素子の動作の精度を低下させることにつながる。例えば、比較部の前段にプリアンプが配置される場合、ノードの同相電位の変動はプリアンプの同相電位の整定能力の低下させる要因の一つとなる。比較部や比較部の前段の素子の精度低下は、アナログ・ディジタル変換器の精度低下にもつながることになる。
このような精度低下を防止するため、比較部及び比較部の前段に配置される素子では、リセットによる同相電位の変動の影響を解消するように働くことが必要となる。その結果、電力消費の増加や同相電位の変動の影響を解消するまでに時間を要するなど、低消費電力化及び高速化に反する現象が生じていた。
そこで、発明者らは、比較部のリセットに起因する同相電位の変動を低減する手法を発見した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によれば、比較部を備える半導体装置であって、比較部（コンパレータ）が二つの電圧を受け、比較結果を出力するとともに、リセットが実施される回路であり、リセットに応じて変動する二つの電圧の同相電位を所望の電位に調整するように働く電位調整部を備える。

一実施形態によれば、コンパレータのリセットによって生じる同相電位の変動を低減させる手法を提供することができる。

アナログ・ディジタル変換器（ＡＤＣ）を内蔵する半導体装置の構成例を示す図である。 逐次比較型ＡＤＣの基本構成を示す図である。 逐次比較型ＡＤＣへ入力されるアナログ信号のイメージを示す図である。 逐次比較型ＡＤＣの基本動作原理を示す図である。 抵抗負荷型プリアンプの構成例を示す図である。 ＮＭＯＳ入力のＰＭＯＳダイオード負荷型プリアンプ構成例を示す図である。 ＰＭＯＳ入力のＮＭＯＳダイオード負荷型プリアンプ構成例を示す図である。 ＮＭＯＳ入力のダイナミックコンパレータ回路構成例を示す図である。 ＰＭＯＳ入力のダイナミックコンパレータ回路構成例を示す図である。 ＮＭＯＳ入力のコンパレータのリセットによるキックバック現象を示す図である。 一実施形態の半導体装置の構成例を示すブロック図である。 実施形態１の逐次比較型ＡＤＣの構成例を示す図である。 プリアンプにＰＭＯＳダイオード負荷型を用いる場合に、コンパレータのリセットによる同相時定数の悪化を説明する図である。 電位調整部がコンパレータのリセットにより上昇した電位を降下させる作用を説明する図である。 ＰＭＯＳ入力のコンパレータのリセットによるキックバック現象を示す図である。 実施形態２の逐次比較型ＡＤＣの構成例を示す図である。 実施形態３の逐次比較型ＡＤＣの構成例を示す図である。 実施形態４のＳＷＫＩＣＫ発生回路の構成例を示す図である。 ＳＷＫＩＣＫ信号の波形例を示す図である。 他の一実施形態の半導体装置の構成例を示すブロック図である。 実施形態５のＮＭＯＳ入力のコンパレータ内に電位調整部を備える回路構成例を示す図である。 実施形態５の電位調整機能を説明する図である。 実施形態５の電位の遷移を説明する回路構成を示す図である。 図２０Ａの回路構成の電位の遷移の波形イメージを示す図である。 実施形態５の電位の遷移を説明する他の回路構成を示す図である。 図２１Ａの回路構成の電位の遷移の波形イメージを示す図である。 実施形態６のＰＭＯＳ入力のコンパレータ内に電位調整部を備える回路構成例を示す図である。

以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
まず、リセット動作を実施する比較部を備える半導体装置の一例としてＡＤＣを用いて、比較部のリセット動作によって生じる同相電位の変動について説明し、その後、各実施形態について説明する。

図１に半導体装置（ＬＳＩ：large Scale Integration）の構成例を示す。図１では、アナログ・ディジタル変換器を内蔵するマイコンをイメージしたＬＳＩの一例を示している。半導体装置内部（チップ３）は、アナログ領域１とディジタル領域２とで構成されており、アナログ電源電圧ＶＣＣＡとアナログ接地電源ＶＳＳＣＡ、ディジタル電源電圧ＶＤＤとディジタル接地電源ＶＳＳがそれぞれ供給される。アナログ領域１は、アナログ・ディジタル変換回路（ＡＤＣ）１１、サンプル・ホールド制御回路（ＳＨＣ）１２、アナログデータレジスタ（ADC Data Resister）１３、クロック信号生成回路（ＰＬＬ）１４、マルチプレクサ回路（ＭＰＸ）１５等を備えている。ディジタル領域２は、中央処理装置（ＣＰＵ）２１、リードオンリーメモリ（ＲＯＭ）２２、ランダムアクセスメモリ（ＲＡＭ）２３、ロジック回路（Ｌｏｇｉｃ）２４、不揮発性メモリ（例えばフラッシュメモリ、NV Flash）２５、ＣＰＵ＿ＢＵＳ２６とＰｅｒｉｐｈ＿ＢＵＳ２７との通信を制御するバスコントローラ回路（ＢＳＣ）２８等を備えている。

ＡＤＣ１１はＭＰＸ１５により選択された信号（ＡＮ０〜ＡＮ０７）をサンプル・ホールド回路（ＳＨ）１６にて保持し、ＡＤＣコア（ADC Core）１７によってその信号をディジタル信号に変換する。その後、アナログデータレジスタ１３にディジタル値を一時保存し、ＣＰＵ２１等に情報を転送する。このように、ＡＤＣ１１はセンサ等から送られてきたアナログ信号をディジタル信号に変換しＣＰＵ２１等によりディジタル処理可能とすることを目的とする。

以降の説明では、ＡＤＣ１１の一例として、逐次比較型（ＳＡＲ：Successive Approximation Resister）ＡＤＣ（ＳＡＲ−ＡＤＣ）を用いて説明する。まず、図２Ａ〜図２Ｃを参照してＳＡＲ−ＡＤＣの概要を説明する。
図２ＡにＳＡＲ−ＡＤＣ１００の基本構成を示す。ＳＡＲ−ＡＤＣ１００は、プリアンプ１１０、コンパレータ１２０、ローカルＤＡＣ１３０、及びＳＡＲ論理１４０からなるＡＤＣコアと、サンプル・ホールドスイッチＳＷ_ＳＨ及びサンプリング容量Ｃ_ＳＨからなるサンプル・ホールド回路とを有する。
ＳＡＲ−ＡＤＣ１００は、ノードＡＩＮから入力されたアナログ信号をサンプル・ホールドスイッチＳＷ_ＳＨ、サンプリング容量Ｃ_ＳＨにより保持する。ＳＡＲ−ＡＤＣ１００は、保持されたアナログ信号を、ローカルＤＡＣ１３０から出力された比較参照電圧Ｖｘと比較し差分をプリアンプ１１０により増幅する。増幅された差分はコンパレータ１２０により極性判定を行い、ＳＡＲ論理１４０にて次の比較参照電圧Ｖｘを決定する。
図２ＢにＳＡＲ−ＡＤＣ１００に入力されるアナログ信号（電圧Ｖ_ＡＩＮ）のイメージ例を示す。横軸は時間ｔ、縦軸は電圧Ｖである。また、図２Ｃは、ＳＡＲ−ＡＤＣの基本動作原理を示す図であり、ＳＡＲ−ＡＤＣ１００によって、比較参照電圧Ｖｘが決定され、アナログ信号をディジタル信号へ変換する工程を表す。
このように上位から下位に向かい逐次比較を行うことでアナログ信号をディジタル信号に変換しノードＡＤＯＵＴから出力する。また、この図では１２ｂｉｔのＳＡＲ−ＡＤＣを想定している。

次に、プリアンプ１１０の具体的な構成例を説明する。
図３に抵抗負荷型プリアンプの構成例を示す。図３のプリアンプ１１１は、ＮＭＯＳ入力の抵抗負荷型プリアンプ回路構成であり、コモンモードフィードバック回路（ＣＭＦＢ：Common Mode Feed Back）が付いている構成例を示す。
プリアンプ１１１は、入力信号がノードＩＮＮ,ＩＮＰから二つのＮＭＯＳトランジスタＮ１１，Ｎ１２からなる差動入力段に入力され、差動入力段に流れる電流の差分と負荷抵抗ＲＬの積が差動出力成分として現れる。プリアンプ１１１は、差動出力成分をノードＯＵＴＮ，ＯＵＴＰへ出力する。
一般にプリアンプは、ノードＯＵＴＮ，ＯＵＴＰの同相電位の変動に対して、所望の電位に整定する機能を有する。以降適宜、ノードＯＵＴＮ，ＯＵＴＰの同相電位の変動を、「出力同相変動」という。抵抗負荷型のプリアンプは、出力同相変動に対してはコモンモードフィードバック回路がない場合、負荷抵抗ＲＬより注入される電流によって整定させる。一方、図３に示すプリアンプ１１１のように、コモンモードフィードバック回路が備わっている場合は、コモンモードフィードバック回路により高速な同相成分整定が可能となる。

図４にＮＭＯＳ入力のＰＭＯＳダイオード負荷型プリアンプ構成例を示す。図４のプリアンプ１１２は、ＮＭＯＳトランジスタＮ２１，Ｎ２２からなる差動入力段と、ＰＭＯＳダイオード負荷とを有する。ＰＭＯＳダイオード負荷は、ダイオード接続されたＰＭＯＳトランジスタＰ２１，Ｐ２２と、クロスカップルで接続されたＰＭＯＳトランジスタ（クロスカップルＰＭＯＳ）Ｐ２３，Ｐ２４とで構成される。差動入力信号に対しては、ダイオード接続されたＰＭＯＳトランジスタＰ２１，Ｐ２２とクロスカップルＰＭＯＳＰ２３，Ｐ２４とに入力される電圧の極性が異なるため、それぞれの電流変動分がキャンセルされる。電流変動のキャンセルは、プリアンプ１１２の負荷を大きくし、差動利得を大きくする。逆に、同相入力信号に対しては、Ｐ２３，Ｐ２４がダイオード接続されたＰＭＯＳトランジスタとして動作する。よって、Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４は同じ極性の素子として振舞うため、プリアンプ１１２の負荷を小さくする。プリアンプ１１２では、出力同相変動に対して、ＰＭＯＳダイオード負荷により高速整定を可能とする。

図５にＰＭＯＳ入力のＮＭＯＳダイオード負荷型プリアンプ構成例を示す。図５のプリアンプ１１３は、ＰＭＯＳトランジスタＰ３１，Ｐ３２からなる差動入力段と、ＮＭＯＳダイオード負荷とを有する。ＮＭＯＳダイオード負荷は、ダイオード接続されたＮＭＯＳトランジスタＮ３１，Ｎ３２と、クロスカップルで接続されたＮＭＯＳトランジスタ（クロクカップルＮＭＯＳ）Ｎ３３，Ｎ３４で構成される。他の動作は図４のＰＭＯＳダイオード負荷型プリアンプと同様であるため説明を省略する。

次に、コンパレータ１２０の具体的な構成例を説明する。
図６にＮＭＯＳ入力のダイナミックコンパレータの構成を示す。図６のコンパレータ１２１は差動入力電圧がノードＣＭＰＩＮＰ，ＣＭＰＩＮＮから入力段のＮＭＯＳトランジスタＮ４３、Ｎ４４へ入力される。コンパレータ１２１は、入力された差動入力電圧をＮＭＯＳトランジスタＮ４１，Ｎ４２とＰＭＯＳトランジスタＰ４３，Ｐ４６のクロスカップルで論理振幅まで増幅させる。コンパレータ１２１は論理振幅まで増幅し終えるとＮＭＯＳトランジスタＮ４１，Ｎ４２とＰＭＯＳトランジスタＰ４３，Ｐ４６とのラッチ動作によりスタティック電流を消費せず、ダイナミックな電流のみを消費する。また、コンパレータ１２１は、判定を終えるとヒステリシス特性を除去するため、制御信号ＳＷＣＭＰにより回路をアナログ電源電圧ＶＣＣＡにリセットする。

アナログ電源電圧ＶＣＣＡへのリセットは、入力段のＮＭＯＳトランジスタＮ４３，Ｎ４４のゲート・ドレイン及びゲート・ソースの寄生容量を介しノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの電位を上昇させる。逆に、コンパレータ１２１のリセットを解除するとアナログ電源電圧ＶＣＣＡに吊られていた電位は所望の動作点へと落下するため、寄生容量を介してノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの電位は落下する。この寄生容量を介したノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの電位変動を、以下「キックバック」と呼ぶ。言い換えると、本明細書において、キックバックとは、コンパレータがリセットされることに起因して生じる、コンパレータに入力される電圧の同相電位が変動することをいう。
図７にＰＭＯＳ入力のダイナミックコンパレータの構成例を示す。図７のコンパレータ１２２は、図６のコンパレータ１２１とはＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えて構成された回路である。また、コンパレータ１２２の動作はコンパレータ１２１と同様であるため、説明を省略する。

図８にコンパレータのリセットによるキックバック現象を示す。ＳＡＲ−ＡＤＣ１０１は、図２のＳＡＲ−ＡＤＣ１００に対して、プリアンプ１１０にＰＭＯＳダイオード負荷型プリアンプ１１２（以降、プリアンプ１１２と称する）を用い、コンパレータ１２０にＮＭＯＳ入力のダイナミックコンパレータ１２１（以降、コンパレータ１２１と称する）を用いた構成例である。プリアンプ１１２は、図４に示す回路構成と同様であり、コンパレータ１２１は、図６に示す回路構成と同様である。
コンパレータ１２１がアナログ電源電圧ＶＣＣＡへリセットされると、プリアンプ１１２の出力同相電位がコンパレータ１２１内部の寄生容量を介して大きく上昇する。プリアンプ１１２の出力同相電位の上昇は、プリアンプ１１２の動作点を変化させ、ＳＡＲ−ＡＤＣ１００に内在するオフセットキャンセル機能によるオフセットキャンセル効果を減少させる。また、所望の動作点で回路が動作しないと寄生容量のアンバランスによってもオフセットが増加するためＡＤＣの性能劣化が懸念される。従来はプリアンプ出力の同相電位を収束させるために、プリアンプ本体やコモンモードフィードバック回路の消費電流を増加させることで高速に収束させていた。しかし、消費電流の削減はＡＤＣ設計課題の一つとなっていた。

発明者らはプリアンプの消費電力に着目し、プリアンプの差動成分の増幅率を確保できる最小消費電力で設計した。しかしながら、コンパレータのリセット動作に応じて、コンパレータからのキックバックにより大きく変動した同相成分を整定させるためには、設計した最小消費電力では不十分であることを見出した。通常この問題を解決するためにはプリアンプの消費電流を増加させる対策をとっていた。しかしながら、この対策は低消費電力化に反するものであるため、消費電力を増加させる異なくコンパレータの同相電位の変動を低減する手法を開発した。特に、ダイオード負荷を持つ増幅器（プリアンプ）では有効であることも併せて見出した。
以下の各実施形態では、消費電流を増加させることなく容易なシステムでキックバックを低減する手法について、図面を参照して詳細を説明する。

実施形態１
図９は、一実施形態の半導体装置の構成例を示すブロック図である。図９を参照して、一実施形態の概略を説明する。
図９の半導体装置９０は、増幅部９１、比較部９２、及び電位調整部９３を含む。図９では、一実施形態の半導体装置９０が少なくとも備える構成要素を示す。一般に上述した構成要素に加え、実現する機能に応じて他の構成要素を含むが、ここでは省略する。
増幅部９１は、二つの電圧を増幅して出力する。
比較部９２は、増幅部９１から増幅された二つの電圧を受け、比較結果の出力及び、リセットが実施される回路である。比較部９２は、前回の比較結果によるヒステリシス特性の影響を取り除くため、電源電圧へリセットされる。
電位調整部９３は、リセットに応じて変動する、増幅部９１と比較部９２との接続ノードの同相電位を所望の電位に調整するように働く。図９において、電位調整部９３は、増幅部９１と比較部９２との接続ノードに接続され、比較部９２のリセットに応じて、電流を注入するように構成される。電位調整部９３は、リセットに応じて、同相電位が上昇する場合には、同相電位を降下させるように働き、同相電位が下降する場合には、同相電位を上昇させるように働く。

図９の半導体装置９０は、例えばＡＤＣを含んで構成される。ＡＤＣの場合、図９の半導体装置９０は一例として次のように構成される。増幅部９１は、二つの電圧として入力電圧と比較参照電圧とを受け、入力電圧と比較参照電圧との差分を増幅するプリアンプである。比較部９２は、増幅された二つの電圧として増幅された入力電圧及び比較参照電圧を受けるコンパレータである。電位調整部９３は、Ｎ型またはＰ型の二つのＭＯＳトランジスタによって構成され、リセットに応じて電流を注入して、増幅された入力電圧及び比較参照電圧の同相電位を調整する。
また、ＡＤＣに限られることはなく、半導体装置９０は、ＡＤＣ以外であっても、リセットによって信号が入力されるノードの同相電位が変動する比較部９２と、比較部９２の前段に配置される増幅部９１とから構成される含む他の機能を実現する構成であってもよい。半導体装置９０が電位調整部９３を増幅部９１と比較部９２との間に備えることにより、比較部９２がリセットされたときに生じるキックバックを、消費電力を増加させずに同相成分を整定させることが可能になる。より詳細には、電位調整部９３が接続ノードへの電流を注入することによって、比較部９２のリセットによる接続ノードの同相電位の変動を瞬時に解消する。また、これにより増幅部９１の同相成分の整定機能が働くようになるため、電位調整部９３が調整した電圧電位を所望の電位に整定することができる。
例えば、図８のＳＡＲ−ＡＤＣ１０１に電位調整部９３の機能を実現する回路を追加することにより、一実施形態の有利な効果である、消費電力を増加させずに同相成分を整定させることができる。
以下、具体的な回路構成を参照して説明する。

図１０は、実施形態１によるＳＡＲ−ＡＤＣ１０２の構成例を示す図である。ＳＡＲ−ＡＤＣ１０２は、図８のＳＡＲ−ＡＤＣ１０１に、電位調整部１５１を追加した構成である。その他は図２、図８に示す同じ符号の構成要素と同様である。
コンパレータ１２１がリセットされると、キックバックによりノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位が変動するが、ここでは同相電圧が上昇する場合について説明する。
電位調整部１５１は、キックバック効果を軽減する回路である。具体的には、電位調整部１５１として、二つのＮＭＯＳトランジスタＮ１，Ｎ２が差動で追加されている。ＮＭＯＳトランジスタＮ１，Ｎ２は、コンパレータ１２１のリセットにより上昇した同相電位を瞬時に収束させる。ＮＭＯＳトランジスタＮ１，Ｎ２はノードＳＷＫＩＣＫに入力されるパルス状の制御信号（ＳＷＫＩＣＫ信号）により一瞬ＯＮ状態（導通状態）に制御される。ＯＮ状態にさせるタイミングはコンパレータ１２０のリセット時に合わせて行い、ＮＭＯＳトランジスタＮ１，Ｎ２に電流を流すことにより、上昇した同相電位を落下させる。

図１１は、プリアンプにＰＭＯＳダイオード負荷型を使用する場合の、キックバックによる影響を示す。上述しているようにコンパレータ１２１のリセットはプリアンプ１１２の出力同相電位を上昇させる。この上昇分を所望の電位まで収束させるためには、十分収束するための時間を確保するか、消費電流を増加させて高速化させるかの少なくとも一方が必要である。また、出力同相電位の上昇はプリアンプ１１２のＰＭＯＳダイオード負荷（ＰＭＯＳトランジスタＰ２１〜Ｐ２４）のゲート・ソース間電圧を減少させ、飽和領域から線形領域に動作点を変化させる。線形領域におけるＰＭＯＳダイオード負荷の相互コンダクタンスｇｍは著しく減少するため、同相成分時定数が悪化する。その結果、上昇した同相電位を高速に収束することができなくなる。図１１を参照して説明すると、コンパレータ１２１のリセットに応じてノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位が上昇すると（矢印の箇所）、点線で囲んだＰＭＯＳダイオード負荷が潰れてしまうため同相時定数が悪化する。図１１に示すプリアンプ１１２は同相電位に対して下から上に向かって収束させることを得意とし、上から下に向かって収束させることを不得意としている構成例を示している。

図１２に、本実施形態の電位調整部がキックバック効果を軽減する回路構成（詳細）を示す。図１２では、プリアンプ１１２の出力がキックバック低減用に挿入したＮＭＯＳトランジスタＮ１，Ｎ２により所望の電位に落下すること、及び、ＰＭＯＳダイオード負荷が十分にゲート・ソース電圧を確保できるので飽和領域で動作できることを示す。
図１２に示すように、ＮＭＯＳトランジスタＮ１，Ｎ２がノードＳＷＫＩＣＫから入力されるパルス信号（ＳＷＫＩＣＫ信号）に応じて、電流を流す。これにより、上昇した電位を落下させる。上昇した電位は所望の電位付近まで落下するため、高速に同相電位が収束する。加えて、プリアンプ１１２のＰＭＯＳダイオード負荷は線形領域から飽和領域に動作点が変化するため更に同相電位が収束し易くなる。また、所望の電位よりも落下したとしても、プリアンプ１１２のＰＭＯＳダイオード負荷が飽和領域で動作していれば、高速な同相電位の収束を可能とする。このように、同相電位の調整は、ＳＷＫＩＣＫ信号により制御されたＮＭＯＳトランジスタＮ１，Ｎ２を介して電流注入（吸引）を行うことで実施される。電流注入により瞬時に電位が落下するため、高速化にもつながる。

ＳＡＲ−ＡＤＣにおいて、例えば、１２ビットのデジタルデータに変換する場合には、入力される電圧を１２回比較することになる。言い換えると、コンパレータ１２１のリセットが１２回実施され、同相電位が変動（図１２では上昇）することになる。本実施形態の電位調整部を用いることなく、例えば、時間の経過によって同相電位を降下させる場合、同相電位を降下させる時間が１２回分必要となり、高速化に反する。時間の経過によらないで同相電位を降下させる場合には、電流を注入することになり消費電力が増加し、省電力化に反する。本実施形態の電位調整部を用いることにより、コンパレータのリセットによって生じる同相電位の変動を、電力消費を増加させることなく、かつ高速に所望の電位へ整定することが可能になる。

実施形態２
実施形態２では、図２のプリアンプ１１０及びコンパレータ１２０がＰＭＯＳ入力である回路構成の場合を説明する。図１３は、ＰＭＯＳ入力のプリアンプ１１３とコンパレータ１２２とを有するＳＡＲ−ＡＤＣ１０３の構成例を示す図である。ＳＡＲ−ＡＤＣ１０３は、ＮＭＯＳダイオード負荷型プリアンプ１１３（以降、プリアンプ１１３と称する）、及びＰＭＯＳ入力のダイナミックコンパレータ１２２（以降、コンパレータ１２２と称する）を含み、その他は図２に示す同じ符号の構成要素と同様である。プリアンプ１１３の詳細な回路構成例は図５、コンパレータ１２２の詳細な回路構成例は図７に示す通りである。コンパレータ１２２がＰＭＯＳ入力である場合、コンパレータ１２２のリセットによりノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位が落下する（矢印の箇所）。

図１４は、実施形態２のＳＡＲ−ＡＤＣ１０４の構成例を示す図である。ＳＡＲ−ＡＤＣ１０４は、図１３のＳＡＲ−ＡＤＣ１０３に、電位調整部１５２を追加した構成である。その他は図２、図１３に示す同じ符号の構成要素と同様である。
図１３の回路構成と同様に、コンパレータ１２２がリセットされると、キックバックによりノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位が下降する。
電位調整部１５２は、キックバックを軽減する回路である。具体的には、電位調整部１５２として、二つのＰＭＯＳトランジスタＰ１，Ｐ２が差動で追加されている。ＰＭＯＳトランジスタＰ１，Ｐ２は、コンパレータ１２２のリセットにより落下した同相電位を瞬時に上昇させる。落下した電位は所望の電位付近まで上昇するため、より高速に同相電位が収束する。図１４に示すように、プリアンプ１１３が入力信号をＰＭＯＳトランジスタＰ３２，Ｐ３３で受けるＮＭＯＳダイオード負荷（図５のＮＭＯＳトランジスタＮ３１〜Ｎ３４）である場合、キックバックによる同相電位の落下はＮＭＯＳダイオード負荷を線形領域の動作へと変化させる。しかし、キックバック対策用のＰＭＯＳトランジスタＰ１，Ｐ２の挿入により、同相電位は上昇するため、ＮＭＯＳダイオード負荷を飽和領域で動作させることが可能となる。これは、同相電位が高速に収束することを可能にする。このように、同相電位の調整は、ＳＷＫＩＣＫ信号により制御されたＰＭＯＳトランジスタＰ１，Ｐ２を介して電流注入（供給）を行うことで実施される。

実施形態３
図１５にプリアンプに抵抗負荷型を用いた場合の回路図を示す。図１５は、図１２のプリアンプ１１２を、図３に示すプリアンプ１１１に変更した回路構成である。図１５では、プリアンプ１１１、コンパレータ１２１、及び電位調整部１５１を示している。抵抗負荷のプリアンプ１１１の場合でも、ＳＷＫＩＣＫで制御されるＮＭＯＳトランジスタＮ１，Ｎ２を追加することによって、上昇したプリアンプ１１１の出力同相電位を所望の電位付近に調整することができる。同相電位の変化が小さければ収束時間も短縮されるのは明らかである。また、図１５ではＮＭＯＳ入力のプリアンプ及びコンパレータの場合を示しているが、ＰＭＯＳ入力であるときも実施形態２と同様の方法で同相電位を高速に収束することができる。

実施形態４．
実施形態４では、電位調整部９３を制御するＳＷＫＩＣＫ信号を生成する回路について説明する。
図１６ＡにＳＷＫＩＣＫ発生回路の構成例を示し、図１６ＢにＳＷＫＩＣＫ発生回路から出力される制御信号の波形図を示す。
ＳＷＫＩＣＫ発生回路１８０は、ＮＡＮＤ回路１８１、ＡＮＤ回路１８３、及び遅延ブロック１８２を有する。ＳＷＫＩＣＫ発生回路１８０は、入力信号としてＳＷＣＭＰ信号、ＥＮＡＢＬＥ信号、及びＤＥＬＡＹ＿ＳＥＬ信号を用いる。ＳＷＣＭＰ信号はコンパレータのリセットを制御する制御信号である。ＥＮＡＢＬＥ信号はＳＷＫＩＣＫ信号を使用するか否かを指定する制御信号である。ＤＥＬＡＹ＿ＳＥＬ信号は遅延時間を選択する選択用制御信号であり、図１６Ａでは、経路１、２の遅延時間が異なる経路選択を選択することを可能にする。

ＮＡＮＤ回路１８１は、ＳＷＣＭＰ信号とＥＮＡＢＬＥ信号との論理積を反転させて出力する。ＮＡＮＤ回路１８１は、ＥＮＡＢＬＥ信号がＳＷＫＩＣＫ信号の使用を指定するときに、ＳＷＩＣＫ信号の値を反転させて出力し、ＥＮＡＢＬＥ信号がＳＷＫＩＣＫ信号の不使用を指定するときに、ロウレベルの信号を出力する。遅延ブロック１８２は、ＮＡＮＤ回路１８１から受けた信号を、ＤＥＬＡＹ＿ＳＥＬ信号が選択する経路に基づいて遅延させて出力する。遅延ブロック１８２は、ＤＥＬＡＹ＿ＳＥＬ信号によって、経路１と、経路１より長い時間遅延させる経路２とのいずれかを選択できるように構成されている。ＡＮＤ回路１８３は、ＮＡＮＤ回路１８１からの出力と遅延ブロック１８２からの出力との論理積をＳＷＫＩＣＫ信号として出力する。
ＥＮＡＢＬＥ信号，ＤＥＬＡＹ＿ＳＥＬ信号はチップ内のレジスタ等により設定し、本機能を実行する。
図１６Ｂに示すように、ＳＷＫＩＣＫ発生回路１８０は、ＳＷＣＭＰ信号がコンパレータのリセット開始を指示すると（図１６Ｂでは、ハイレベルからロウレベルへの切り替え）、ＳＷＫＣＫ信号をハイレベルに切り替える。このとき、経路１または経路２により、ＳＷＫＩＣＫ信号がハイレベルを維持する幅長が異なる。ＤＥＬＡＹ＿ＳＥＬ信号は、ＳＷＫＩＣＫ信号がハイレベルとなる幅長を変更することで、より精度の高いキックバックキャンセルを可能とする。

ＳＷＫＩＣＫ発生回路１８０を用いることにより、例えば次のような同相電位の調整に対応することを可能にする。例えば、図１０のＳＡＲ−ＡＤＣ１０２において同相電位を下降させる場合、プリアンプ１１２は、同相電位を上昇させることが、同相電位を下降させるよりも容易であるため、所望の電位より低めに調整することが好ましい。また、ＳＡＲ−ＡＤＣがＰＭＯＳダイオード負荷型のプリアンプで構成される場合、電位を下に下げた方がＰＭＯＳのダイオード負荷としての機能が発揮できるため、同相電位を下げた方が好ましい。さらに、抵抗負荷型のプリアンプにコモンモードフィードバック回路が配置されている場合、コモンモードフィードバック回路の動作に都合がよい電位に調整することが好ましい。その他、プリアンプの動作に適切な電位に調整することが好ましい。

実施形態５．
上記各実施形態では、電位調整部を増幅部９１と比較部９２との接続ノードに配置する態様を説明した。本実施形態では、電位調整部を比較部に配置する態様を説明する。
図１７は、他の一実施形態の半導体装置の構成例を示すブロック図である。半導体装置９５は、比較部９６及び電位調整部９７を含む。半導体装置９５は、上述した構成要素に加え、実現する機能に応じて他の構成要素を含むが、ここでは省略する。
比較部９６は、二つの電圧を受けて動作する入力段を有し、二つの電圧を比較した比較結果を出力するとともに、リセットが実施される。
電位調整部９７は、比較部９６の入力段と逆極性の電荷を注入するように構成され、リセットに応じて変動する二つの電圧の同相電位を所望の電位に調整するように働く。
例えば、比較部９６の入力段は、二つの電圧として入力電圧と比較参照電圧を受け、これらの電圧により動作する回路である。比較部９６が電源電圧にリセットされると入力電圧と比較参照電圧との同相電位が変動する。電位調整部９７は、入力段と逆動作を実施するように構成され、入力段と逆極性の電荷を注入する。入力段がＮ型またはＰ型の一組のＭＯＳトランジスタにより構成される場合、電位調整部９７は、ゲートサイズ及び導電型が同じ一組のＭＯＳトランジスタにより構成される。

半導体装置９５は、電位調整部９７によって比較部９６の入力段とは逆極性の電荷を注入されるため、リセットによる同相電位の変動を抑制することができる。
図１７では、半導体装置９５が備える比較部９６の前段の素子を記載していないが、前段の素子は、図９と同様に増幅部９１が配置されてもよい。また、他の素子が配置されていてもよい。本実施形態では、比較部９６及び電位調整部９７によってリセットによる同相電位の変動を削減するものであり、前段に配置される素子と協働して同相電位を整定することを前提としていない。
以下、具体的な回路構成を参照して説明する。

図１８に、コンパレータ内に電位調整部を備え、キックバック対策を施したコンパレータ１６１の回路図を示す。コンパレータ１６１は、破線内に示すダミー回路（電位調整回路）１７１を備えることを特徴とする。ダミー回路１７１は、図９の電位調整部９７に対応する回路である。ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮは入力信号ポートである。ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮは、入力段を構成し、コンパレータ１６１の入力ゲートとして動作する。ダミー回路１７１内のＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤは、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮと同じゲートサイズで設計される。ＳＷＣＭＰ信号はコンパレータ１６１のリセットを制御する制御信号であり、ＳＷＣＭＰＢ信号はその逆極性の制御信号である。ＳＷＣＭＰＢ信号はＮＭＯＳトランジスタＭＮ１，ＰＭＯＳトランジスタＭＰ１のゲートに入力される。このような構成により、ＮＭＯＳトランジスタＭＮ１はＮＭＯＳトランジスタＭＮＳＷＣＭＰ０と逆動作を行い、ＰＭＯＳトランジスタＭＰ１はＰＭＯＳトランジスタＭＰＳＷＣＭＰ２〜５と逆動作を行う。ダミー回路１７１を追加することで、キックバックが大幅に低減できることを見出した。

図１９にキックバックが低減される原理を示す。
キックバックについては上述しているが、図１９を参照すると、次のように説明することができる。本実施形態では、コンパレータ１６１のキックバックとは、ＳＷＣＭＰ信号がロウレベルからハイレベルに遷移したとき（リセット開始時、Ｌ→Ｈ）、または、ハイレベルからロウレベルに遷移するとき（リセット解除時、Ｈ→Ｌ）に、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲート・ドレイン間、ゲート・ソース間容量を介して、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮに電荷が注入されることで発生する同相電位の変動と定義する。
キックバックを低減するためには、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのダミートランジスタであるＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤを配置し、ＳＷＣＭＰＢ信号によりＮＭＯＳトランジスタＭＮ１，ＰＭＯＳトランジスタＭＰ１を適切に制御する。これにより、ＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤのゲート・ドレイン間、ゲート・ソース間容量を介して、キックバックと逆極性の電荷をノードＣＭＰＩＮＰ，ＣＭＰＩＮＮに注入させる。その結果、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのキックバックをキャンセルし、電位変動を抑制する。

図１９中、太字の矢印等で示した箇所は、ＳＷＣＭＰ信号がロウレベルからハイレベルに遷移するリセット解除時（コンパレータ比較開始時）の電位の変化を示す。ノードＰＮ１，ＰＰ１は、リセット時に電源電圧ＶＣＣＡへと吊り上げられており、リセットが解除されると所望の電位へと下降する。このとき、ノードＰＮ１，ＰＰ１電位の下降は、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲート・ドレイン間容量を介して、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの電位を下降させる。また、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのソース電位はリセット解除時に所望の電位（０Ｖより大きい電位）から０Ｖ付近まで下降する。このため、ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲート・ソース間容量を介して、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの電位を下降させる。このとき、逆にダミー回路１７１のＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤのドレイン、ソース電位は上昇し、ゲート・ドレイン間、ゲート・ソース間容量を介して、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの電位を上昇させる。ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮとＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤのゲードサイズを同じにすると、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの下降量と上昇量とが等しくなり、キックバックを低減することができる。
リセット時には、上述した動作と逆動作を行うことで、キックバックを低減することができる。

このように、ダミー回路１７１のＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤのゲート・ドレイン間容量、ゲート・ソース間容量を介して逆極性のキックバックをノードＣＭＰＩＮＰ，ＣＭＰＩＮＮに加える。これにより、キックバックによる電位変動を瞬時に低減するという有利な効果を奏することができる。瞬時にキックバックが整定する理由は、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１をＯＮ状態したときのオン抵抗が十分に低いからである。オン抵抗が低ければ、整定時間を決定する時定数も小さくすることできる。

ここで、本実施形態と実施形態１との電位調整の手法は、リセットに起因する同相電位の変動を低減するという点では共通するが、次のような相違がある。実施形態１では、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位は、ＳＷＫＩＣＫ信号により制御されるＮＭＯＳトランジスタＮ１，Ｎ２を介して電流注入（吸引）を行うことで調整される。これに対して、本実施形態では、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位は、ダミー回路１７１のＮＭＯＳトランジスタＭＮＩＮＰＤ，ＭＮＩＮＮＤのゲート・ドレイン間容量及びゲート・ソース間容量を介した電流注入（吸引）により調整される。
加えて、実施形態１では、リセット開始時に電流を注入することにより、接続ノード（ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮ）の同相電位の変動を瞬時に低減する。これにより、プリアンプは、接続ノードの同相電位の変動によって線形領域に遷移した状態から、飽和領域に遷移することになる。その結果、プリアンプは、同相電位を所望の電位に整定することが可能になる。
一方、本実施形態では、コンパレータの前段にプリアンプが配置されているか否かに関係なく、言い換えると、プリアンプの同相電位の整定機能を利用することなく、コンパレータ内でリセットによる同相電位の電位変動を整定することが可能である。具体的には、コンパレータの入力段と逆極性の電荷を注入し、かつ、入力段と同じゲートサイズ及び導電型のＭＯＳトランジスタにより構成される電位調整部をコンパレータ内に有する。これにより、ゲート・ドレイン間容量及びゲート・ソース間容量を介した電流注入によって、ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位を所望の電位に整定する。加えて、電位調整部は、リセット開始時のみでなくリセット解除時にもノードＣＭＰＩＮＰ，ＣＭＰＩＮＮの同相電位を所望の電位に整定することを可能とする。

続いて、本実施形態の電位調整部がキックバックを低減する機能を、電位の波形イメージを用いて説明する。図２０Ａ、２２Ａは、実施形態５の電位の遷移を説明する回路構成例を示す図である。図２０Ｂ、２１Ｂは、電位の遷移を示す波形イメージを示す図である。
図２０ＡはノードＣＭＰＩＮＰ，ＣＭＰＩＮＮに直列に容量Ｃ１，Ｃ２を接続した場合である。図２１ＡはノードＣＭＰＩＮＰ，ＣＭＰＩＮＮに直列に抵抗Ｒ１，Ｒ２を接続した場合である。図２０Ａ、２０Ｂともに、ダミー回路有（ダミー回路追加）の回路構成では、図１８のコンパレータ（ＮＭＯＳ入力のダイナミックコンパレータ）１６１を用いる。また、図２０Ａ、２０Ｂには示していないが、ダミー回路無の回路構成では、図６のコンパレータ（ＮＭＯＳ入力のダイナミックコンパレータ）１２１を用い、図中のコンパレータ１６１をコンパレータ１２１に差し替えた回路構成となる。
図２０Ａでは、コンパレータ１６１（１２１）のＮＭＯＳトランジスタに電圧を供給するノードＣＭＰＩＮＰ，ＣＭＰＩＮＮはＨｉＺノードなるため電荷保存の法則が成り立つ。これに対し、図２１Ａでは、コンパレータ１６１（１２１）のＮＭＯＳトランジスタに電圧を供給するノードＣＭＰＩＮＰ，ＣＭＰＩＮＮは、抵抗Ｒ１，Ｒ２の数ｋΩ〜数十ｋΩとｃｐ１，ｃｐ２の時定数を有するノードとなり、その時定数に応じて所望の電位に整定する。

図２０Ｂに示すように、図２０Ａの回路構成では、ダミー回路無の場合（点線）、同相電位（ＣＭＰＩＮＰ＋ＣＭＰＩＮＮ）／２が変動し、電荷保存の法則のため電位が維持される。一方、ダミー回路有の場合（実線）は、同相電位は所望の値に瞬時に整定する。図２０Ｂでは、ダミー回路有の場合には、ダミー回路無に比べ、同相電位の変動幅が、符号Ｄ１で示す幅縮小されることを示している。これは、コンパレータの速度改善と寄生容量感度（ｃｐ１，ｃｐ２の差）による精度劣化を軽減させる効果を持つ。
図２１Ｂに示すように、図２１Ｂの回路構成では、ダミー回路無の場合（点線）、同相電位（ＣＭＰＩＮＰ＋ＣＭＰＩＮＮ）／２が大きく変動し、その整定はＲ１，Ｒ２とｃｐ１，ｃｐ２の時定数で決定する。一方、ダミー回路有の場合（点線）は、同相電位変動も小さく、整定時間も早い。図２１Ｂでは、ダミー回路有の場合には、ダミー回路無に比べ、同相電位の変動幅が、符号Ｄ２で示す幅縮小されることを示している。これは、コンパレータの速度改善と寄生容量感度（ｃｐ１，ｃｐ２の差）による精度劣化を軽減させる効果を持つ。

図２０Ｂ、２１Ｂでは、コンパレータの前段に接続される可能性がある素子（時定数）の構成を用いて、本実施形態により電位変動が低減され、コンパレータの精度を向上させることを説明した。また、図２１Ａ、２１Ｂは、コンパレータの前段にプリアンプが接続された場合の出力インピーダンスを抵抗で模擬するという一般的な構成を用いて、本実施形態により電位変動が抑制される状態を説明した。従って、コンパレータの前段にプリアンプを配置する回路において、電位調整部を備える場合には、図２１Ｂと同様の効果を奏することができる。コンパレータの精度を向上させる、言い換えると、リセットに起因する同相電位の変動を低減させることによって、プリアンプの出力同相電位の変動を低減することになる。その結果、プリアンプの電力消費を低減するという有利な効果を奏することもできる。加えて、リセット時においてプリアンプの出力同相電位の変動が低減されることにより、プリアンプの動作点が飽和領域から線形領域に遷移することを抑制することが可能になる。これにより、プリアンプが飽和領域で動作可能になるため、同相電位整定の機能を維持することができる。

実施形態６．
実施形態６では、コンパレータがＰＭＯＳ入力である場合を説明する。本実施形態では、図７に示すＰＭＯＳ入力のコンパレータの回路構成を用いて説明する。図２２に、電位調整回路（ダミー回路）を追加したコンパレータ１６２の一例を示す。ＰＭＯＳ入力のコンパレータ１６２は、図７に示すコンパレータ１２２へダミー回路（電位調整回路）１７２を追加したものである。ダミー回路１７２は、図１８のコンパレータ１６１と同様に、図９の電位調整部９７に対応する回路である。ノードＣＭＰＩＮＰ，ＣＭＰＩＮＮは入力信号ポートである。ＰＭＯＳトランジスタＰ５２，Ｐ５３は、入力段を構成し、コンパレータ１６２の入力ゲートとして動作する。ダミー回路１７２内のＰＭＯＳトランジスタＰ５２Ｄ，Ｐ５３Ｄは、ＰＭＯＳトランジスタＰ５２，Ｐ５３と同じゲートサイズで設計される。ＳＷＣＭＰ信号はコンパレータ１６２のリセットを制御する制御信号であり、ＳＷＣＭＰＢ信号はその逆極性の制御信号である。ＳＷＣＭＰＢ信号はＮＭＯＳトランジスタＭＮ２，ＰＭＯＳトランジスタＭＰ２のゲートに入力される。このような構成により、ＮＭＯＳトランジスタＭＮ２はＮＭＯＳトランジスタＮ５１〜Ｎ５４と逆動作を行い、ＰＭＯＳトランジスタＭＰ２はＰＭＯＳトランジスタＰ５１と逆動作を行う。
ＰＭＯＳ入力のコンパレータにおいても、ＮＭＯＳ入力のコンパレータと同様の効果を得ることがきる。

その他の実施形態
図９では、比較部９２の前段に増幅部９１を配置する場合を説明したが、増幅部９１にかえて、比較部９２に入力される二つの電圧の同相電位を整定する素子を配置する場合であってもよい。

上記各実施形態で説明したように、一実施形態によれば、比較部のリセットに応じて生じる同相電位の変動を低減することができる。これにより、比較部に供給される電圧の変動を低減することにより、比較部の精度を向上させることができる。さらに、比較部の前段に配置される素子の精度を向上させることができる。その結果、当該比較部を有する半導体装置（例えば、ＡＤＣ）の精度を向上させることが可能になる。加えて、比較部に供給される電圧の変動によって要していた比較部またはその前段の素子の精度を維持するための電力消費や時間を削減することができるため、低消費電力化及び高速化を図ることが可能となる。

上記各実施形態の半導体装置は、例えば、ＡＤＣ内蔵の差動増幅器、ＳＡＲ−ＡＤＣ以外の適用ＡＤＣ、Ｆｌａｓｈ−ＡＤＣ、Ｐｉｐｅｌｉｎｅ−ＡＤＣ、ΔΣ−ＡＤＣ等のコンパレータ（量子化器）を使用するＡＤＣには適用することができる。
さらに加え、リセットされるコンパレータを使用する回路に適用することが可能である。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ アナログ領域
２ ディジタル領域
３ チップ
１１ アナログ・ディジタル変換回路（ＡＤＣ）
１２ サンプル・ホールド制御回路（ＳＨＣ）
１３ アナログデータレジスタ
１４ クロック信号生成回路（ＰＬＬ）
１５ マルチプレクサ回路（ＭＰＸ）
２１ 中央処理装置（ＣＰＵ）
２２ リードオンリーメモリ（ＲＯＭ）
２３ ランダムアクセスメモリ（ＲＡＭ）
２４ ロジック回路（Ｌｏｇｉｃ）
２５ 不揮発性メモリ（NV Flash）
２６ ＣＰＵ＿ＢＵＳ
２７ Ｐｅｒｉｐｈ＿ＢＵＳ
２８ バスコントローラ回路（ＢＳＣ）
９０、９５ 半導体装置
９１ 増幅部
９２、９６ 比較部
９３、９７、１５１、１５２ 電位調整部
１００ ＳＡＲ−ＡＤＣ１００
１１０〜１１３ プリアンプ
１２０〜１２２、１６１、１６２ コンパレータ
１３０ ローカルＤＡＣ
１４０ ＳＡＲ論理
１７１、１７２ ダミー回路（電位調整回路）
１８０ ＳＷＫＩＣＫ発生回路
１８１ ＮＡＮＤ回路
１８３ ＡＮＤ回路
１８２ 遅延ブロック
Ｃ_ＳＨ サンプリング容量
Ｎ１、Ｎ２、Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２３、Ｎ３１〜Ｎ３４、Ｎ４１〜Ｎ４５、Ｎ５１〜Ｎ５６、ＭＮＩＮＰ、ＭＮＩＮＰＤ、ＭＮＩＮＮ、ＭＮＩＮＮＤ ＮＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ２１〜Ｐ２２、Ｐ３１〜Ｐ３３、Ｐ４１〜Ｐ４６、Ｐ５１〜Ｐ５５ ＰＭＯＳトランジスタ
ＲＬ 抵抗
ＳＷ_ＳＨ サンプル・ホールドスイッチ
ＶＣＣＡ アナログ電源電圧アナログ接地電源
ＶＳＳＣＡ アナログ接地電源
ＶＤＤ ディジタル電源電圧
ＶＳＳ ディジタル接地電源

Claims (20)

1. 二つの電圧を増幅して出力する増幅部と、
   前記増幅部から増幅された二つの電圧を受け、比較結果の出力及びリセットが実施される比較部と、
   前記リセットに応じて変動する、前記増幅部と前記比較部との接続ノードの同相電位を所望の電位に調整するように働く電位調整部と、
   を有する半導体装置。
2. 前記電位調整部は、前記増幅部と前記比較部との間に配置され、前記リセットに応じて、電流を注入あるいは引き抜きを行うように構成される請求項１に記載の半導体装置。
3. 前記リセットは前記比較部の内部ノードに、電源電圧に接続することで行われ、
   前記電位調整部は、前記リセットに応じて前記同相電位が上昇する場合には、前記同相電位を降下させ、前記リセットに応じて前記同相電位が下降する場合には、前記同相電位を上昇させる請求項１に記載の半導体装置。
4. 前記電位調整部は、前記同相電位が上昇する場合には、前記接続ノードと接地電位との間に配置されるＮ型ＭＯＳトランジスタによって構成され、前記同相電位が下降する場合には、前記電源電圧と前記接続ノードとの間に配置されるＰ型ＭＯＳトランジスタによって構成される請求項３に記載の半導体装置。
5. 前記Ｎ型ＭＯＳトランジスタまたは前記Ｐ型ＭＯＳトランジスタは、ゲートへ前記リセットに応じて変化する制御信号が接続され、前記制御信号に応じて電流を注入する請求項４に記載の半導体装置。
6. 前記電位調整部は、前記リセットの開始に応じて前記制御信号をハイレベルにし、前記制御信号がハイレベルを維持する長さを前記増幅部に応じて調整できるように構成されている請求項５に記載の半導体装置。
7. 前記比較部は、ダイナミック型のコンパレータで構成される請求項１に記載の半導体装置。
8. 前記比較部は、入力段がＮ型ＭＯＳトランジスタで構成され、負荷段がＰ型ＭＯＳトランジスタで構成され、電源電圧によってリセットされ、
   前記電位調整部は、前記接続ノードと接地電位との間に配置されるＮ型ＭＯＳトランジスタにより構成され、前記リセットに応じて動作する制御信号によって、前記接続ノードから前記接地電位へ電流を注入する請求項１に記載の半導体装置。
9. 前記比較部は、入力段がＰ型ＭＯＳトランジスタで構成され、負荷段がＮ型ＭＯＳトランジスタで構成され、電源電圧によってリセットされ、
   前記電位調整部は、前記接続ノードと電源電圧との間に配置されるＰ型ＭＯＳトランジスタにより構成され、前記リセットに応じて動作する制御信号によって、前記電源電圧から前記接続ノードへ電流を注入する請求項１に記載の半導体装置。
10. 前記半導体装置は、アナログデジタルコンバータであり、
    前記増幅部は、前記二つの電圧として入力電圧と比較参照電圧とを受け、前記入力電圧と前記比較参照電圧との差分を増幅するプリアンプであり、
    前記比較部は、前記増幅された二つの電圧として前記増幅された前記入力電圧及び比較参照電圧を受けるＮＭＯＳ入力またはＰＭＯＳ入力のコンパレータであり、
    前記電位調整部は、前記比較部がＮＭＯＳ入力のコンパレータである場合には、二つのＮ型ＭＯＳトランジスタによって構成され、前記比較部がＰＭＯＳ入力のコンパレータである場合には、二つのＰ型ＭＯＳトランジスタによって構成され、前記リセットに応じて電流を注入して、前記増幅された前記入力電圧及び前記比較参照電圧の前記同相電位を調整する請求項１に記載の半導体装置。
11. 前記プリアンプは、ダイオード接続された一組のＭＯＳトランジスタと、前記一組のＭＯＳトランジスタと同じ導電型であり、クロクカップルで接続された一組のＭＯＳトランジスタとからなるＭＯＳダイオード負荷を有するＭＯＳ負荷型プリアンプである請求項１０に記載の半導体装置。
12. 前記アナログデジタルコンバータは、逐次比較型のアナログデジタルコンバータである請求項１０に記載の半導体装置。
13. 前記比較部は、前記二つの電圧を受けて動作する入力段を有し、
    前記電位調整部は、前記比較部内に配置され、前記リセットに応じて、前記入力段と逆極性の電荷を前記接続ノードへ注入するように構成されている請求項１に記載の半導体装置。
14. 前記比較部は、前記入力段が一組の第１のＭＯＳトランジスタにより構成され、前記二つの電圧が前記一組の第１のＭＯＳトランジスタのゲートに入力され、
    前記電位調整部は、前記二つの電圧を受けて動作する一組の第２のＭＯＳトランジスタを有し、前記一組の第２のトランジスタが前記一組の第１のＭＯＳトランジスタと逆動作を実施するように構成されている請求項１３に記載の半導体装置。
15. 前記一組の第２のＭＯＳトランジスタは、ゲートサイズ及び導電型が前記一組の第１のＭＯＳトランジスタと同じである請求項１４に記載の半導体装置。
16. 二つの電圧を受けて動作する入力段を有し、前記二つの電圧を比較した比較結果を出力するとともに、リセットが実施される比較部と、
    前記入力段と逆極性の電荷を注入するように構成され、前記リセットに応じて変動する前記二つの電圧の同相電位を所望の電位に調整するように働く電位調整部と、
    を有する半導体装置。
17. 前記比較部は、前記入力段が一組の第１のＭＯＳトランジスタにより構成され、前記二つの電圧が前記一組の第１のＭＯＳトランジスタのゲートに入力され、
    前記電位調整部は、前記二つの電圧を受けて動作する一組の第２のＭＯＳトランジスタを有し、前記一組の第２のトランジスタが前記一組の第１のＭＯＳトランジスタと逆動作を実施するように構成されている請求項１６に記載の半導体装置。
18. 前記一組の第２のＭＯＳトランジスタは、ゲートサイズ及び導電型が前記一組の第１のＭＯＳトランジスタと同じである請求項１７に記載の半導体装置。
19. 前記半導体装置は、アナログデジタルコンバータであり、
    前記比較部は、前記入力段が一組の第１のＭＯＳトランジスタにより構成され、前記二つの電圧として入力電圧及び比較参照電圧を受けるコンパレータであり、
    前記電位調整部は、前記一組の第１のＭＯＳトランジスタと同じゲートサイズ及び導電型の一組の第２のＭＯＳトランジスタを有し、前記一組の第２のトランジスタが前記第１のＭＯＳトランジスタと逆動作を実施するように構成され、前記リセットに応じて前記一組の第１のＭＯＳトランジスタとは逆極性の電荷を注入することによって前記入力電圧及び前記比較参照電圧の同相電位を調整する請求項１６に記載の半導体装置。
20. 前記コンパレータは、ＮＭＯＳ入力またはＰＭＯＳ入力のダイナミック型のコンパレータである請求項１９に記載の半導体装置。

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