JP2010118931A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010118931A
JP2010118931A JP2008291101A JP2008291101A JP2010118931A JP 2010118931 A JP2010118931 A JP 2010118931A JP 2008291101 A JP2008291101 A JP 2008291101A JP 2008291101 A JP2008291101 A JP 2008291101A JP 2010118931 A JP2010118931 A JP 2010118931A
Authority
JP
Japan
Prior art keywords
main switching
canceling
transistor
node
switching element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008291101A
Other languages
English (en)
Other versions
JP5233604B2 (ja
Inventor
Sanroku Tsukamoto
三六 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2008291101A priority Critical patent/JP5233604B2/ja
Priority to US12/611,378 priority patent/US7907075B2/en
Publication of JP2010118931A publication Critical patent/JP2010118931A/ja
Application granted granted Critical
Publication of JP5233604B2 publication Critical patent/JP5233604B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】メインスイッチング素子のスイッチングに伴う誤差量を制御することによって、より高精度で信頼性の高い動作が可能な半導体装置の提供を図る。
【解決手段】第１ノードに接続された第１電極Ｓ１、第２ノードに接続された第２電極Ｄ１、および、該第１および第２電極間の接続を制御する第１制御電極Ｇ１を有する少なくとも１つのメインスイッチング素子１と、前記第２ノードに接続される第３電極Ｓ２および第４電極Ｄ２、並びに、第２制御電極Ｇ２を有し、前記メインスイッチング素子１がオンからオフに切り替わるときに生じる電荷をキャンセルする第１キャンセル用素子２と、前記第１キャンセル用素子２の基板電圧ＶBG2を制御する第１制御部と、を有するように構成する。
【選択図】図５

Description

この出願は、半導体装置に関し、特に、メインスイッチング素子のクロック漏れの影響を吸収するためにキャンセル用素子を使用する半導体装置に関する。
従来、例えば、ＭＯＳトランジスタを使用したスイッチ回路では、トランジスタをオンからオフへスイッチングする時にクロック漏れと呼ばれる現象により、そのソース或いはドレインに電荷が発生することが知られている。なお、本明細書では、「クロック漏れ」の用語には、チャージインジェクションおよびクロックフィードスルーが含まれるものとする。
このＭＯＳトランジスタがオンからオフに変化するときのクロック漏れは、例えば、サンプルホールド回路（コンパレータ）等において、ハイインピーダンスのノードの電位変動の原因となる。
チャージインジェクションは、トランジスタ（スイッチング素子）がオンの時にチャネルを形成していた電荷（電子または正孔）がオフすることによってそのトランジスタのソースまたはドレインに移動する現象である。また、クロックフィードスルーは、例えば、ｎＭＯＳトランジスタの場合、ゲート電位が高レベル『Ｈ』から低レベル『Ｌ』に変化するのに伴ってゲート−ドレイン間またはゲート−ソース間の寄生容量に起因した静電効果により電位に影響を及ぼす現象である。
ところで、従来、ＭＯＳトランジスタを使用したスイッチ回路において、メインスイッチングトランジスタと、該メインスイッチングトランジスタの半分のサイズ（半分のチャネル幅）のキャンセル用トランジスタを設けた半導体装置が知られている。
この半導体装置は、メインスイッチングトランジスタがオンからオフに切り替わるとき、キャンセル用トランジスタをメインスイッチングトランジスタのスイッチング動作と逆相で動作させることでクロック漏れの影響を吸収するようになっている。
図１はチャージインジェクションおよびその対策を概略的に説明するための図であり、図１（ａ）はメインスイッチングトランジスタ１がオンからオフへ変化する様子を示し、また、図１（ｂ）はこのときのキャンセル用トランジスタ２の動作を示している。なお、図１に関して、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２は、ｎＭＯＳトランジスタとして説明される。
まず、図１（ａ）の左側の図に示されるように、メインスイッチングトランジスタ１は、ゲートＧ１に高レベル信号『Ｈ』が印加されてオンになっている。このとき、ゲートＧ１に対向する基板内のソースＳ１とドレインＤ１との間には、電子によるチャネルＣＨ１が形成されている。
そして、図１（ａ）の右側の図に示されるように、ゲートＧ１に印加されていた高レベル信号『Ｈ』が低レベル信号『Ｌ』になると、メインスイッチングトランジスタ１はオンからオフに変化する。このとき、チャネルＣＨ１は消滅するが、このチャネルＣＨ１を形成していた電荷Ｑｄは、メインスイッチングトランジスタ１のソースＳ１およびドレインＤ１にそれぞれ電荷Ｑｄ／２ずつ移動する。
これに対して、まず、図１（ｂ）の左側の図に示されるように、キャンセル用トランジスタ２は、メインスイッチングトランジスタ１がオンのときにはゲートＧ２に低レベル信号『Ｌ』が印加されてオフになっている。
そして、図１（ｂ）の右側の図に示されるように、メインスイッチングトランジスタ１がオンからオフに変化すると、キャンセル用トランジスタ２のゲートＧ２に印加される信号が低レベル信号『Ｌ』から高レベル信号『Ｈ』に切り替わる。これにより、キャンセル用トランジスタ２のゲートＧ２に対向する基板内のソースＳ２とドレインＤ２との間にチャネルＣＨ２が形成され、キャンセル用トランジスタ２がオンになる。
ここで、キャンセル用トランジスタ２のサイズは、メインスイッチングトランジスタ１の半分となっている。そのため、キャンセル用トランジスタ２がオンになったときに形成されるチャネルＣＨ２の電荷は、メインスイッチングトランジスタ１がオンのときに形成されるチャネルＣＨ１の電荷Ｑｄの半分（Ｑｄ／２）になる。
ここで、メインスイッチングトランジスタ１のソースＳ１またはドレインＤ１に対して、キャンセル用トランジスタ２の電極を接続（例えば、ソースＳ２およびドレインＤ２を短絡して接続）する。
これにより、メインスイッチングトランジスタ１がオンからオフに変化するときに消滅するチャネルＣＨ１の電荷（Ｑｄ／２）を、キャンセル用トランジスタ２がオフからオンするときに形成されるチャネルＣＨ２で吸収し、電荷放出の影響をキャンセルするようになっている。
なお、図１では、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２は、ｎＭＯＳトランジスタとされているが、ｐＭＯＳトランジスタであっても同様である。
図２はクロックフィードスルーおよびその対策を概略的に説明するための図であり、図２（ａ）はメインスイッチングトランジスタ１とキャンセル用トランジスタ２の接続状態を示す。
図２（ｂ）は、ゲート１Ｇに高レベル『Ｈ』の信号が印加されてメインスイッチングトランジスタ１がオンしているときのメインスイッチングトランジスタ１およびキャンセル用トランジスタ２の様子を示す。
図２（ｃ）は、ゲートＧ１に印加された信号が高レベル『Ｈ』から低レベル『Ｌ』に切り替えられてメインスイッチングトランジスタ１がオフに変化したときのメインスイッチングトランジスタ１およびキャンセル用トランジスタ２の様子を示す。
なお、図２に関しても、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２は、ｎＭＯＳトランジスタとして説明するが、それに限定されるものではない。
図２（ａ）に示されるように、キャンセル用トランジスタ２は、そのソースＳ２およびドレインＤ２を短絡してメインスイッチングトランジスタ１のドレインＤ１に接続されるようになっている。
ここで、キャンセル用トランジスタ２のサイズ（ゲート幅）は、メインスイッチングトランジスタ１のほぼ半分とされている。なお、参照符号３は、メインスイッチングトランジスタ１のドレインＤ１の信号（出力信号）を波形整形して出力するバッファアンプを示している。
メインスイッチングトランジスタ１において、ゲートＧ１とドレインＤ１は寄生容量（ゲート容量）により静電結合されている。同様に、キャンセル用トランジスタ２においても、ゲートＧ２とソースＳ２およびドレインＤ２は寄生容量により容量結合されている。そして、メインスイッチングトランジスタ１のドレインＤ１は、キャンセル用トランジスタ２のソースＳ２およびドレインＤ２に接続されている。
従って、図２（ｂ）のメインスイッチングトランジスタ１がオンしている状態から、図２（ｃ）のメインスイッチングトランジスタ１がオフに変化するとき、キャンセル用トランジスタ２は、オフからオンに変化する。
すなわち、キャンセル用トランジスタ２のゲートＧ２に印加された信号が低レベル『Ｌ』から高レベル『Ｈ』に切り替えられ、メインスイッチングトランジスタ１の静電結合による電位変動がキャンセル用トランジスタ２における静電結合により吸収される。
このように、従来、メインスイッチングトランジスタ１がオンからオフに切り替わる際のクロック漏れの影響を、キャンセル用トランジスタ２をメインスイッチングトランジスタ１と逆相で動作させることにより吸収するものが知られている。
また、従来、サンプル用スイッチとして、その両端が、アナログ入力電圧とホールド用コンデンサの一端との間に互いに並列接続された少なくとも２つのトランジスタを有するサンプルホールド回路が提案されている。
この従来のサンプルホールド回路は、アナログ入力電圧をサンプリングする時に、少なくとも２つのトランジスタの内の１つのトランジスタを、他のトランジスタをオフさせた後に、タイミングをずらしてオフさせている。これにより、サンプリング速度を高速化すると共に、サンプリング精度も向上させるようになっている。
さらに、従来、差動増幅器を構成する一対の差動用ＭＯＳトランジスタのサブストレート（基板）にオフセット設定用の電圧を印加してオフセットのキャリブレーションを行うオペアンプのオフセット調整回路が提案されている。
上記オフセットのキャリブレーションは、一対の差動用ＭＯＳトランジスタのゲートに同一電圧を入力し、一対の差動用ＭＯＳトランジスタのそれぞれに設けた複数のスイッチのオンした数に応じた電圧をサブストレート（基板）に印加している。
また、従来、高速化および高精度化を実現することができるＡＤＣ等に用いられるアナログ信号処理装置が提案されている。
上記アナログ信号処理装置は、複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、所定の比較基準電圧とアナログ入力信号とを演算処理する演算部と、を有する。さらに、アナログ信号処理装置は、複数の比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち、演算部の出力が入力される比較部と、演算部と比較部との接続を制御する接続部と、を有する。
演算部は、補正可能な第１の信号処理部を有し、複数の比較基準電圧に対する必要数よりもＭ個以上（Ｍは自然数）多く設けられる。また、接続部は、Ｎ個（Ｎは自然数かつＮ≦Ｍ）の第１の信号処理部が補正動作中に、補正動作中にない第１の信号処理部を有する演算部と比較部とを接続する。
このアナログ信号処理装置は、補間を用いることで素子数を抑えるとともにバックグラウンドで補間により発生する誤差を補正することができ、さらに素子ばらつきの影響を補正によって解消することができるようになっている。
特開平１１−２２４４９６号公報 特開平１１−０６８４７６号公報 国際公開第２００８／１０２４５３号パンフレット
上述したように、従来、メインスイッチング素子１のほぼ半分のサイズのキャンセル用素子２をメインスイッチング素子とは逆相で動作させ、メインスイッチング素子がオンからオフに変化するときのクロック漏れの影響を吸収する半導体装置が提案されている。
しかしながら、この従来の半導体装置は、メインスイッチング素子のスイッチングに伴う誤差を低減することは可能であるが、その誤差量を制御することは困難であった。
この出願は、上述した従来技術が有する課題に鑑み、メインスイッチング素子のスイッチングに伴う誤差量を制御することによって、より高精度で信頼性の高い動作が可能な半導体装置の提供を目的とする。
第１の実施形態の半導体装置は、少なくとも１つのメインスイッチング素子と、第１キャンセル用素子と、第１制御部と、を有する。前記メインスイッチング素子は、第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する。
前記第１キャンセル用素子は、前記第２ノードに接続される第３電極および第４電極、並びに、第２制御電極を有する。そして、前記制御部は、前記第１キャンセル用素子の基板電圧を制御することで、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷を該第１キャンセル用素子によりキャンセルする。
第２の実施形態の半導体装置は、少なくとも１つのメインスイッチング素子と、キャンセル用素子と、を有する。前記メインスイッチング素子は、第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する。
前記キャンセル用素子は、前記第２ノードに接続される第３電極および第４電極、並びに、第２制御電極を有し、前記制御部は、前記メインスイッチング素子の基板電圧を制御する。そして、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷を該キャンセル用素子によりキャンセルする。
なお、上記半導体装置は、コンパレータの出力ノード間に設けて該コンパレータのリセット動作を制御するために適用することができる。また、上記コンパレータをアナログ／デジタル変換器に適用することもできる。
各実施例によれば、メインスイッチング素子のスイッチングに伴う誤差量を制御することによって、より高精度で信頼性の高い動作が可能な半導体装置を提供することができる。
まず、実施例を詳述する前に、図３を参照してＭＯＳトランジスタの基板電位と閾値電圧およびチャネル電荷との関係を説明する。
ここで、図３（ａ）および図３（ｂ）は、基板電圧（基板バイアス）ＶBGを接地電位とした場合（ＶBG＝ＧＮＤ）を示し、また、図３（ｃ）および図３（ｄ）は、基板バイアスＶBGを接地レベルよりも低い電位とした場合（ＶBG＜ＧＮＤ）を示す。
なお、図３（ａ）および図３（ｃ）は、ゲートに高レベル『Ｈ』の信号を印加してトランジスタがオンしている状態を示し、また、図３（ｂ）および図３（ｄ）は、ゲートの信号を高レベル『Ｈ』から低レベル『Ｌ』に変化させてオフさせた状態を示す。また、図３（ａ）〜図３（ｄ）では、例としてｎＭＯＳトランジスタを示している。
まず、ＭＯＳトランジスタのチャネル電荷Ｑｄは、次の式（１）により表すことができる。なお、Ｗはゲート幅（チャネル幅），Ｌはゲート長，Ｃoxはゲート（酸化膜）の厚み，Ｖgsはゲート−ソース間電圧，そして，Ｖthは閾値電圧を示す。
Ｑｄ＝Ｗ×Ｌ×Ｃox×（Ｖgs−Ｖth）……（１）
ところで、チャネル電荷Ｑｄは、（Ｖgs−Ｖth）に比例する。従って、Ｖgsが一定であれば、Ｖthに依存する。
また、基板バイアス効果は、基板バイアス係数をγとすると、次の式（２）により表される。
Ｖth＝Ｖth0＋γ｛（｜２φF＋ＶSB｜）1/2−（｜２φF｜）1/2｝……（２）
従って、ｎＭＯＳトランジスタの場合、基板バイアスが深くなる程、すなわち、基板バイアスＶBGが低い程、閾値電圧Ｖthが高くなる。換言すると、チャネル電荷Ｑｄは、ゲート−ソース間電圧Ｖgsが一定であれば、基板バイアスＶBGにより調整可能なことを示している。
図４は一実施形態の動作を説明するための図である。ここで、図４（ａ）はメインスイッチングトランジスタ１とキャンセル用トランジスタ２の接続状態を示す。また、図４（ｂ）はメインスイッチングトランジスタ１およびキャンセル用トランジスタ２のゲート−ソース間電圧Ｖgsの時間ｔに対する変化の様子を示す。
図４（ａ）に示されるように、キャンセル用トランジスタ２は、そのソースＳ２およびドレインＤ２を短絡してメインスイッチングトランジスタ１のドレインＤ１に接続されている。ここで、参照符号３は、メインスイッチングトランジスタ１のドレインＤ１の信号を波形整形して出力するバッファアンプを示す。なお、参照符号Ｖth1はメインスイッチングトランジスタ１の閾値電圧（ゲート−ソース間電圧Ｖgs）を示し、また、Ｖth2はキャンセル用トランジスタ２の閾値電圧を示す。
図４（ｂ）に示されるように、オンのメインスイッチングトランジスタ１をオフに変化させる場合、そのゲートＧ１に印加された高レベル『Ｈ』の制御信号（ゲート電圧）Ｐ１は、タイミングｔ１で低レベル『Ｌ』への変化が開始される。
すなわち、メインスイッチングトランジスタ１のゲート電圧Ｐ１は、タイミングｔ１から徐々に低下してタイミングｔ２で閾値電圧Ｖth1と同じ電位になり、このタイミングｔ２以降、メインスイッチングトランジスタ１はオフになる。
このとき、タイミングｔ２から少し遅れたタイミングｔ３でキャンセル用トランジスタ２をオフからオンに変化させ、メインスイッチングトランジスタ１がオンからオフに切り替わるときに生じる電荷を吸収（キャンセル）する。
すなわち、キャンセル用トランジスタ２のゲートに印加される制御信号（ゲート電圧）Ｐ１ｘは、タイミングｔ２で低レベル『Ｌ』から高レベル『Ｈ』への変化が開始される。これにより、キャンセル用トランジスタ２のゲート電圧Ｐ１ｘは、タイミングｔ４で閾値電圧Ｖth2と同じ電位になり、このタイミングｔ４以降、キャンセル用トランジスタ２はオンになる。
ここで、メインスイッチングトランジスタ１がオンからオフに切り替わるとき、チャネルの消失により放出される電荷量は、そのゲート電圧Ｐ１が高レベル『Ｈ』から閾値電圧Ｖth1までの総電荷量となる。また、キャンセル用トランジスタ２がオフからオンに切り替わるとき、チャネルの生成により吸収する電荷量は、そのゲート電圧Ｐ１ｘが閾値電圧Ｖth2から高レベル『Ｈ』までの総電荷量となる。
なお、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２を動作させた場合、キャンセル用トランジスタ２による電荷の吸収が実際に有効になるのはメインスイッチングトランジスタ１がオフするタイミングｔ２の後である。すなわち、タイミングｔ２以前では、メインスイッチングトランジスタ１が導通状態であるため電荷は保持されずに無効となる。
従って、実際の電荷の吸収量は、メインスイッチングトランジスタ１のゲート電圧Ｐ１が閾値電圧Ｖth1以下となるタイミングｔ２の後で、且つ、キャンセル用トランジスタ２のゲートＧ２のゲート電圧Ｐ１ｘが閾値電圧Ｖth2以上となるｔ４以降のみである。
ここで、前述したように、チャージインジェクションに関して、メインスイッチングトランジスタ１がオンのとき、そのゲートＧ１に対向する基板内にはチャネルが形成され、その電荷量Ｑｄは，Ｑｄ＝Ｗ×Ｌ×Ｃox×（Ｖgs−Ｖth）で表される。
そして、基板バイアス（バックゲート電圧）ＶBGを制御して閾値電圧Ｖth1,Ｖth2を変化させることにより、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２のチャネル総電荷量を制御することができる。
なお、以上の説明では、キャンセル用トランジスタ２はメインスイッチングトランジスタ１のドレインＤ１側だけに設けられているが、メインスイッチングトランジスタ１のソースＳ１側にも設けてもよい。この場合、メインスイッチングトランジスタ１がオンからオフに変化するときの電荷は、メインスイッチングトランジスタ１のドレインＤ１およびソースＳ１の両方に設けた２つのキャンセル用トランジスタで吸収することになる。
以下、半導体装置の実施例を、添付図面を参照して詳述する。
図５は第１実施例を概略的に示す図である。ここで、図５（ａ）は回路図であり、また、図５（ｂ）はタイミング図である。
図５（ａ）に示されるように、キャンセル用トランジスタ２は、そのソースＳ２およびドレインＤ２を短絡してメインスイッチングトランジスタ１のドレインＤ１に接続されている。ここで、キャンセル用トランジスタ２のバックゲートＢＧ２には、接地電位ＧＮＤよりも低い電位の基板バイアスＶBG2が印加されている。
なお、メインスイッチングトランジスタ１のバックゲートＢＧ２には、接地電位ＧＮＤの基板バイアスＶBG1が印加されている。
図５（ｂ）に示されるように、メインスイッチングトランジスタ１のゲート電圧Ｐ１が高レベル『Ｈ』から低レベル『Ｌ』に変化するのに遅れて、キャンセル用トランジスタ２のゲート電圧Ｐ２が低レベル『Ｌ』から高レベル『Ｈ』に変化する。
これにより、メインスイッチングトランジスタ１がオフして放出する電荷を、キャンセル用トランジスタ２がオンして吸収する電荷により補償する。
ここで、キャンセル用トランジスタ２のサイズ（ゲート幅）は、メインスイッチングトランジスタ１のほぼ半分とされ、基本的には、このトランジスタサイズの比率によりメインスイッチングトランジスタ１が放出する電荷を、キャンセル用トランジス２で吸収する。
そして、キャンセル用トランジス２がオフからオンして吸収する電荷量を、そのバックゲートＢＧ２に印加される基板バイアスＶBG2により制御して、補償精度を向上させる。すなわち、メインスイッチングトランジスタ１がオンからオフして放出する電荷量と、キャンセル用トランジスタ２がオフからオンして吸収する電荷量とを一致させる。
以上において、キャンセル用トランジス２のサイズは、必ずしもメインスイッチングトランジスタ１のほぼ半分とする必要はない。具体的に、例えば、キャンセル用トランジス２の基板バイアスＶBG2を浅くしてオフからオンして吸収する電荷量を大きくすることでトランジスタサイズを小さくすることも可能である。
さらに、図５（ａ）では、キャンセル用トランジスタ２を、そのソースＳ２およびドレインＤ２を短絡してメインスイッチングトランジスタ１のドレインＤ１側のノードに接続しているが、後述する図７のように、ソースＳ１側のノードにも接続してもよい。
すなわち、メインスイッチングトランジスタ１のソースＳ１側およびドレインＤ１側の両方のノードに対してキャンセル用トランジスタ（２１，２２）を設け、それらの基板バイアス（Ｖx'，Ｖx）を制御してもよい。このとき、キャンセル用トランジスタ（２１，２２）は、メインスイッチングトランジスタ１がオンからオフに変化した後に同じタイミングでオフからオンに変化するようになっている。
図６は第２実施例を概略的に示す図である。ここで、図６（ａ）は回路図であり、また、図６（ｂ）はタイミング図である。
図６（ａ）と図５（ａ）との比較から明らかなように、本第２実施例では、メインスイッチングトランジスタ１のバックゲートＢＧ２に接地電位ＧＮＤよりも低い電位の基板バイアスＶBG1が印加されている。なお、キャンセル用トランジスタ２のバックゲートＢＧ２には、接地電位ＧＮＤの基板バイアスＶBG2が印加されている。
図６（ｂ）に示されるように、メインスイッチングトランジスタ１のゲート電圧Ｐ１が高レベル『Ｈ』から低レベル『Ｌ』に変化するのに遅れて、キャンセル用トランジスタ２のゲート電圧Ｐ２が低レベル『Ｌ』から高レベル『Ｈ』に変化する。
これにより、メインスイッチングトランジスタ１がオフして放出する電荷を、キャンセル用トランジスタ２がオンして吸収する電荷により補償する。ここで、このメインスイッチングトランジスタ１が放出する電荷量は、そのバックゲートＢＧ１に印加される基板バイアスＶBG1により制御される。
図７は第３実施例を概略的に示す図であり、正帰還ラッチ型コンパレータに適用した実施例を示すものである。
図７に示されるように、本第３実施例のラッチ型コンパレータは、ｐＭＯＳトランジスタ４１，４２と、ｎＭＯＳトランジスタ２１，１０，２２および５１，５２と、インバータ３１，と、制御部６１，６２と、Ｄ／Ａコンバータ７１，７２と、を備える。
ｐＭＯＳトランジスタ４１および４２の各ソースは、高電位電源線Ｖddに接続され、また、ｐＭＯＳトランジスタ４１および４２の各ゲートには、相補の入力信号Ｖi+およびＶi-が供給されている。
ｎＭＯＳトランジスタ５１および５２の各ソースは、接地線ＧＮＤに接続され、また、ｎＭＯＳトランジスタ５１および５２の各ドレインおよびゲートは互いに交差接続されてラッチを構成している。
また、インバータ３１および３２は、ｐＭＯＳトランジスタ４１および４２のドレインとｎＭＯＳトランジスタ５１および５２のドレインとの共通接続ノードＮ１およびＮ２に接続され、ラッチされた相補の信号Ｖo-およびＶo+を出力するようになっている。
さらに、共通接続ノードＮ１とＮ２との間には、ｎＭＯＳトランジスタ２１，１０および２２が直列に接続されている。ここで、トランジスタ１０は、前述したメインスイッチングトランジスタ１に対応し、また、トランジスタ２１および２２はキャンセル用トランジスタ２に対応する。
すなわち、正帰還ラッチのリセットスイッチ（メインスイッチングトランジスタ）１０の両側に設けたキャンセル用トランジスタ２１および２２を制御することにより、リセットスイッチ１０がオンからオフに変化するときの電荷を吸収するようになっている。
ここで、各キャンセル用トランジスタ２１および２２のバックゲートには、それぞれ基板バイアスＶx’およびＶxが印加されている。基板バイアスＶx’およびＶxは、制御信号φcontl'およびφcontlにより制御される制御部６１および６２から出力されるデジタル信号Ｄx’およびＤxに従ってＤ／Ａコンバータ７１および７２から出力される。
そして、基板バイアスＶx’およびＶxを調整してキャンセル用トランジスタ２１および２２の閾値電圧を制御することで、リセットスイッチ１０がオンからオフに変化するときに発生するチャージインジェクション（電荷）の吸収量を調整するようになっている。
図８は図７の第３実施例のメインスイッチングトランジスタおよびキャンセル用トランジスタの制御信号を生成する回路の一例を示す図である。
図８に示されるように、リセットスイッチ１０のゲートに印加される制御信号Ｐ１およびキャンセル用トランジスタ２２（２１）のゲートに印加される制御信号Ｐ1x（Ｐ1x’）は、比較制御信号φcmpにより制御される３つのインバータＩ81〜Ｉ83で生成される。
すなわち、キャンセル用トランジスタ２２（２１）の制御信号Ｐ1x（Ｐ1x’）は、リセットスイッチ１０の制御信号Ｐ１と反対の論理で少し遅延された信号とされている。これにより、リセットスイッチ１０がオンからオフに変化して電荷を放出した後に、キャンセル用トランジスタ２２（２１）がオフからオンに変化してその放出された電荷を吸収するようになっている。
図７に示す正帰還ラッチ型コンパレータにおける制御部６２（６１）は、例えば、コンパレータ出力が『１（Ｈ）』であればＤ／Ａコンバータ７２（７１）に与えるデジタル値Ｄx（Ｄx’）を増加させる。
これにより、例えば、正論理設定のＤ／Ａコンバータ７２（７１）の出力電圧が上昇し、制御信号Ｐ1x（Ｐ1x'）で制御されるキャンセル用トランジスタ２２（２１）のバックゲート電圧（基板バイアス）が上昇する。
その結果、キャンセル用トランジスタ２２（２１）の閾値電圧Ｖth2が低下し、電荷吸収量は増加し、負電荷吸収量が増加するためＮ２（Ｎ１）の電圧は上昇する。この操作を繰り返すことにより、最終的に、コンパレータは、判定が『１』と『０』を交互に繰り返す点に収束し、結果としてオフセットがキャンセルされる。
なお、オフセットがキャンセルされたときの情報は、例えば、制御部６１，６２に設けたレジスタや不揮発性メモリ等に格納して使用する。なお、制御部の構成としては、既知の様々な回路構成および処理手順を適用することが可能である。
図９は図７の第３実施例における各信号を示すタイミング図であり、キャリブレーション期間を設けた場合の例を示している。
図９に示されるように、リセットスイッチ１０の制御信号Ｐ１は、比較制御信号φcmpをインバータＩ81で反転した信号とされ、また、キャンセル用トランジスタ２２の制御信号Ｐ1xは、比較制御信号φcmpを２段のインバータＩ82,Ｉ83で遅延した信号とされる。
制御部６２は、制御信号φcontlにより制御され、Ｄ／Ａコンバータ７２に対してデジタル信号Ｄxを出力し、Ｄ／Ａコンバータ７２は、そのデジタル信号Ｄxに従った出力電圧Ｖxをキャンセル用トランジスタ２２のバックゲートに印加する。
制御部６２は、キャリブレーション処理において、制御信号φcontlによりコンパレータの出力（インバータ３２の出力信号Ｖo+）を取り込んで、その信号Ｖo+が『０』から『１』へ反転するタイミングを検出する。
さらに、制御部６２は、信号Ｖo+が『０』から『１』へ反転する１クロック前のタイミングにおけるデジタル値Ｄxを保持してキャリブレーション処理を終了する。そして、Ｄ／Ａコンバータ７２は、制御部６２に保持されたデジタル値Ｄxに対応した電圧Ｖxをキャンセル用トランジスタ２２のバックゲートに印加する。なお、制御部６２が保持するデジタル値Ｄxは、信号Ｖo+が『０』から『１』へ反転するタイミングにおけるデジタル値Ｄxであってもよい。
なお、上記の処理は、例えば、正帰還ラッチ型コンパレータが設けられた装置の電源投入時の初期化処理として行うことができるが、それに限定されるものではない。すなわち、制御部６２に保持するデジタル値Ｄxは、例えば、コンパレータが設けられた装置が実際に使用されているときのバックグラウンド処理により、或いは、コンパレータが設けられたＬＳＩや装置の出荷時に行う処理により設定することができる。
図１０は第４実施例を概略的に示すブロック図であり、前述した図７に示す第３実施例の正帰還ラッチ型コンパレータにおいて、制御部６１，Ｄ／Ａコンバータ７１およびキャンセル用トランジスタ２１を削除したものに相当する。
すなわち、図１０に示すコンパレータは、キャンセル用トランジスタ２がオンからオフに変化して放出した電荷を、キャンセル用トランジスタ２のドレイン側に設けたキャンセル用トランジスタ２２がオフからオンに変化させて吸収するようになっている。
本第４実施例のように、キャンセル用トランジスタ２のドレイン側にのみキャンセル用トランジスタ２２を設けた場合でも、図９を参照して説明したキャリブレーション処理を行うことで、クロック漏れの影響を補償することが可能になる。
ここで、図７および図１０に示すコンパレータは、例えば、前述した特許文献３（国際公開第２００８／１０２４５３号パンフレット）に開示されたアナログ信号処理装置に適用することができる。
図１１は第５実施例を概略的に示すブロック図であり、特許文献３に開示されたバックグラウンドでキャリブレーション処理を行う全並列型Ａ／Ｄ変換器の例を示すものである。この図１１に示すＡ／Ｄ変換器１００は、シングルエンド回路で構成した場合を示すもので、アナログの入力信号Ｖinを３ビットのデジタル信号Ｄ0〜Ｄ2に変換するようになっている。
図１１において、参照符号Ｓa0，Ｓa0，…，Ｓa6はスイッチを示し、電圧ＶＲＨと電圧ＶＲＬ間を分圧して得られる比較基準電圧Ｖr0，Ｖr2，…，Ｖr6を選択して出力する。
プリアンプＰ0〜Ｐ6（Ｐi）に接続された容量（容量値Ｃ）には、通常動作時にはスイッチＳb0〜Ｓb6（Ｓbi）を介して、アナログ入力信号Ｖinが供給され、キャリブレーション時にはスイッチＳb0x〜Ｓb6x（Ｓbix）を介して比較基準電圧Ｖrefが供給される。
キャリブレーション時において、各容量とプリアンプＰiとの接続ノードを、スイッチＳbigにより接地（接地電位ＧＮＤに）することによって、容量にはＣ（Ｖref−ＧＮＤ）の電荷が充電される。その後、各容量とプリアンプＰiとの接続ノードはスイッチＳbigをオフすることで接地から切り離され、容量には、充電された電荷、すなわち、比較基準電圧Ｖrefが保持される。
また、キャリブレーション時において、プリアンプＰｉは接地電位ＧＮＤを増幅してラッチＭ0〜Ｍ7，Ｍ+1〜Ｍ+5（Ｍi）に伝え、ラッチはこの値を元にオフセットキャンセルを行うことによりグランド電位入力時のプリアンプの出力を閾値電圧として設定する。
ここで、上述したように、各ラッチＭiは、例えば、図７または図１０に示すコンパレータを適用することができる。すなわち、ラッチＭ1，Ｍ3，Ｍ5，Ｍ7，Ｍ+2およびＭ+4としては、図７または図１０に示すコンパレータをそのまま適用する。また、ラッチＭ0，Ｍ2，Ｍ4，Ｍ6，Ｍ+1，Ｍ+3およびＭ+4としては、図７または図１０に示すコンパレータにおいて、例えば、入力信号Ｖi+および出力信号Ｖo+を使用し、入力信号Ｖi-として基準電圧を印加するようにして適用する。
図１１では、プリアンプＰ2およびＰ3、並びに、ラッチＭ4〜Ｍ6でキャリブレーションを行い、ラッチＭ2，Ｍ3およびＭ7をオフライン（使用しない）状態を示している。
なお、図１１において、参照符号１６１は、各ラッチＭiと、エンコーダ１６０の入力との接続を制御するマルチプレクサ（ＭＰＸ）を示す。そして、エンコーダ１６０は、マルチプレクサ１６１から出力される選択されたラッチＭiの出力信号をエンコードして３ビットのデジタル信号Ｄ0〜Ｄ2を出力する。
図１２は、図１１の第５実施例におけるキャリブレーション動作の一例を説明するための図である。すなわち、図１２は、各プリアンプＰｉに入力される比較基準電圧Ｖr0〜Ｖr6と各プリアンプＰ0〜Ｐ6の状態、並びに、各ラッチＭiの判定点を示している。
なお、図１２において、太枠で囲った個所はキャリブレーション中であることを示し、ハッチング個所はＭＰＸ１６１による非選択個所を示し、他の通常枠の個所は通常動作中であることを示している。また、『ｘ』は無効なものであることを示し、さらに、下線個所は仮想の比較基準電圧Ｖrefを示している。そして、図１１に示すＡ／Ｄ変換器は、Ｓ０〜Ｓ１３の１４の状態を繰り返すことで動作を行うようになっている。
ここで、図１１に示すＡ／Ｄ変換器の状態は、図１２における状態Ｓ３に対応する。すなわち、プリアンプＰ2およびＰ3、並びに、ラッチＭ4〜Ｍ6がキャリブレーション中で、ラッチＭ2，Ｍ3およびＭ7がオフラインでＭＰＸ１６１により非選択となっている。このとき、ラッチ3およびＭ7に供給される比較基準電圧は無効となっており、また、ラッチＭ5に対しては、Ｖr4およびＶr6による仮想の比較基準電圧Ｖr5が供給される。
以上において、例えば、状態Ｓ３においてキャリブレーション動作を行うラッチＭ4〜Ｍ6では、図９を参照して説明したようなキャリブレーション処理を行って、各ラッチＭ4〜Ｍ6におけるクロック漏れの影響を補償するようになっている。この各ラッチにおけるキャリブレーション処理は、順次シフトする状態Ｓ0〜Ｓ13のキャリブレーション動作を行うラッチで順次行われることになる。
図１３は第５実施例を概略的に示す図であり、差動回路で構成した全並列型Ａ／Ｄ変換器におけるプリアンプおよびラッチの接続関係を示すものである。すなわち、図１３に示すプリアンプＰiおよびラッチＭiは、図１１に示す全並列型Ａ／Ｄ変換器におけるシングルエンドのプリアンプＰ0〜Ｐ6およびラッチＭ0〜Ｍ7，Ｍ+1〜Ｍ+5を差動の回路構成とした例を示すものである。
なお、図７および図１０に示すコンパレータにおける差動の入力信号Ｖi+,Ｖi-並びに差動の出力信号Ｖo+,Ｖo-は、図１３のラッチＭiにおける差動の入力信号ｉ+,ｉ-並びに差動の出力信号ｏ+,ｏ-に対応する。
図１３から明らかなように、プリアンプＰiおよびラッチＭiを差動回路として構成した場合には、プリアンプＰiの差動の入力に対して図１１のシングルエンド回路と同様にスイッチおよび容量を設けるようになっている。
すなわち、プリアンプＰiの正論理の入力に対して容量およびスイッチＳbi，ＳbixおよびＳbigを設けると共に、負論理の入力に対して容量およびスイッチ/Ｓbi，/Ｓbixおよび/Ｓbigを設けるようになっている。
なお、キャリブレーション処理は、上述したシングルエンド回路におけるスイッチＳbi，ＳbixおよびＳbigの動作に対応させて各２つのスイッチＳbi，/Ｓbi；Ｓbix，/ＳbixおよびＳbig，/Ｓbigをスイッチング制御することになる。
図１４は図１３の第５実施例におけるプリアンプ（差動アンプ）の一例を示す図である。
図１４から明らかなように、プリアンプＰiは、一般的な差動アンプであり、負荷抵抗１１１，１１２、差動入力Ｖi+，Ｖi-をゲートに受け取る差動対トランジスタ１１３，１１４、および、電流源１１５で構成される。なお、差動出力Ｖo-，Ｖo+は、負荷抵抗１１１，１１２とトランジスタ１１３，１１４との接続ノードから取り出され、後段の差動ラッチＭiの入力に供給されることになる。
なお、差動ラッチＭiは、例えば、図７或いは図１０に示す正帰還ラッチ型コンパレータをそのまま適用することができ、例えば、図９を参照して説明したキャリブレーション処理をバックグラウンドで行うこともできる。
なお、本実施形態は、メインスイッチング素子のクロック漏れの影響をキャンセル用素子で吸収する半導体装置に関するものであり、上述した実施例のラッチ型コンパレータ、或いは、Ａ／Ｄ変換器に限定されず、様々な半導体装置に対して幅広く適用することが可能である。
以上の第１〜第５実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
前記第２ノードに接続される第３電極および第４電極、並びに、第２制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第１キャンセル用素子と、
前記第１キャンセル用素子の基板電圧を制御する第１制御部と、を有することを特徴とする半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
（付記３）
付記１または２に記載の半導体装置において、
前記メインスイッチング素子および前記第１キャンセル用素子は、トランジスタであり、前記第１キャンセル用素子のトランジスタサイズは、前記メインスイッチング素子のトランジスタサイズのほぼ半分である半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記メインスイッチング素子および前記第１キャンセル用素子は、ＭＯＳトランジスタであり、前記第１キャンセル用トランジスタのゲート幅は、前記メインスイッチングトランジスタのゲート幅のほぼ半分である半導体装置。
（付記５）
付記１に記載の半導体装置において、さらに、
前記第１ノードに接続される第５電極および第６電極、並びに、第３制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第２キャンセル用素子を備え、
前記第２キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
（付記６）
付記５に記載の半導体装置において、
前記第２キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
（付記７）
付記５または６に記載の半導体装置において、
前記メインスイッチング素子および前記第２キャンセル用素子は、トランジスタであり、前記第２キャンセル用素子のトランジスタサイズは、前記メインスイッチング素子のトランジスタサイズのほぼ半分である半導体装置。
（付記８）
付記７に記載の半導体装置において、
前記メインスイッチング素子および前記第２キャンセル用素子は、ＭＯＳトランジスタであり、前記第２キャンセル用トランジスタのゲート幅は、前記メインスイッチングトランジスタのゲート幅のほぼ半分である半導体装置。
（付記９）
第１電源線に各ソースが接続され、第１および第２入力信号が各ゲートに供給される第１導電型の第１および第２トランジスタと、
第２電源線にソースが接続され、互いのドレインおよびゲートが交差接続されてラッチを構成する第２導電型の第３および第４トランジスタと、を備え、
前記第１トランジスタの前記ドレインと前記第３トランジスタの前記ドレインとの第１共通接続ノード、および、前記第２トランジスタの前記ドレインと前記第４トランジスタの前記ドレインとの第２共通接続ノードからラッチされた相補の信号を出力するコンパレータであって、
前記第１共通接続ノードと前記第２共通接続ノードとの間に付記１〜８のいずれか１項に記載の半導体装置を設け、該半導体装置における前記メインスイッチング素子により前記コンパレータのリセット動作を実行するようにしたことを特徴とするコンパレータ。
（付記１０）
付記９に記載のコンパレータにおいて、
前記相補の出力信号の一方を受け取ってキャリブレーション処理を行い、該キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第１ノード側の電荷量を、前記第１キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように、前記第１制御部が当該第１キャンセル用素子の基板電圧を規定することを特徴とするコンパレータ。
（付記１１）
付記１０に記載のコンパレータにおいて、さらに、
前記相補の出力信号の他方を受け取って前記キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第２ノード側の電荷量を、付記５〜８のいずれか１項に記載の半導体装置における前記第２キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように当該第２キャンセル用素子の基板電圧を規定する第２制御部を備えることを特徴とするコンパレータ。
（付記１２）
入力されるアナログ信号を処理してデジタル信号を出力するアナログ／デジタル変換器であって、
複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、
前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
前記複数の比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
前記演算部と前記比較部との接続を制御する接続部と、を備え、
前記比較部は、付記９〜１１のいずれか１項に記載のコンパレータを複数備えることを特徴とするアナログ／デジタル変換器。
（付記１３）
付記１２に記載のアナログ／デジタル変換器において、
前記比較部における第１グループに含まれる前記複数のコンパレータは、前記演算部からの信号により比較判定動作を行うと共に、前記比較部における第２グループに含まれる前記複数のコンパレータは、キャリブレーション動作を行い、該キャリブレーション動作期間中に、付記１０または１１に記載のコンパレータのキャリブレーション処理を行うことを特徴とするアナログ／デジタル変換器。
（付記１４）
第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
前記第２ノードに接続される第３電極および第４電極、並びに、第２制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用素子と、
前記メインスイッチング素子の基板電圧を制御する制御部と、を有することを特徴とする半導体装置。
（付記１５）
付記１４に記載の半導体装置において、
前記キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
図１はチャージインジェクションおよびその対策を概略的に説明するための図である。 クロックフィードスルーおよびその対策を概略的に説明するための図である。 ＭＯＳトランジスタの基板電位と閾値電圧およびチャネル電荷との関係を説明するための図である。 一実施形態の動作を説明するための図である。 第１実施例を概略的に示す図である。 第２実施例を概略的に示す図である。 第３実施例を概略的に示す図である。 図７の第３実施例のメインスイッチングトランジスタおよびキャンセル用トランジスタの制御信号を生成する回路の一例を示す図である。 図７の第３実施例における各信号を示すタイミング図である。 第４実施例を概略的に示すブロック図である。 第５実施例を概略的に示すブロック図である。 図１１の第５実施例におけるキャリブレーション動作の一例を説明するための図である。 第５実施例を概略的に示す図である。 図１３の第５実施例におけるプリアンプの一例を示す図である。
符号の説明
１，１０ メインスイッチングトランジスタ（メインスイッチング素子）
２，２１，２２ キャンセル用トランジスタ（キャンセル用素子）
３ バッファアンプ
Ｐ１ メインスイッチングトランジスタの制御信号（ゲート電圧）
Ｐ1x，Ｐ1x' キャンセル用トランジスタの制御信号（ゲート電圧）
Ｄ１，Ｄ２ ドレイン
Ｇ１，Ｇ２ ゲート
Ｓ１，Ｓ２ ソース

Claims (10)

  1. 第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
    前記第２ノードに接続される第３電極および第４電極、並びに、第２制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第１キャンセル用素子と、
    前記第１キャンセル用素子の基板電圧を制御する第１制御部と、を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、さらに、
    前記第１ノードに接続される第５電極および第６電極、並びに、第３制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第２キャンセル用素子を備え、
    前記第２キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
  4. 第１電源線に各ソースが接続され、第１および第２入力信号が各ゲートに供給される第１導電型の第１および第２トランジスタと、
    第２電源線にソースが接続され、互いのドレインおよびゲートが交差接続されてラッチを構成する第２導電型の第３および第４トランジスタと、を備え、
    前記第１トランジスタの前記ドレインと前記第３トランジスタの前記ドレインとの第１共通接続ノード、および、前記第２トランジスタの前記ドレインと前記第４トランジスタの前記ドレインとの第２共通接続ノードからラッチされた相補の信号を出力するコンパレータであって、
    前記第１共通接続ノードと前記第２共通接続ノードとの間に請求項１〜３のいずれか１項に記載の半導体装置を設け、該半導体装置における前記メインスイッチング素子により前記コンパレータのリセット動作を実行するようにしたことを特徴とするコンパレータ。
  5. 請求項４に記載のコンパレータにおいて、
    前記相補の出力信号の一方を受け取ってキャリブレーション処理を行い、該キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第１ノード側の電荷量を、前記第１キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように、前記第１制御部が当該第１キャンセル用素子の基板電圧を規定することを特徴とするコンパレータ。
  6. 請求項５に記載のコンパレータにおいて、さらに、
    前記相補の出力信号の他方を受け取って前記キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第２ノード側の電荷量を、請求項３に記載の半導体装置における前記第２キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように当該第２キャンセル用素子の基板電圧を規定する第２制御部を備えることを特徴とするコンパレータ。
  7. 入力されるアナログ信号を処理してデジタル信号を出力するアナログ／デジタル変換器であって、
    複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、
    前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
    前記複数の比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
    前記演算部と前記比較部との接続を制御する接続部と、を備え、
    前記比較部は、請求項４〜６のいずれか１項に記載のコンパレータを複数備えることを特徴とするアナログ／デジタル変換器。
  8. 請求項７に記載のアナログ／デジタル変換器において、
    前記比較部における第１グループに含まれる前記複数のコンパレータは、前記演算部からの信号により比較判定動作を行うと共に、前記比較部における第２グループに含まれる前記複数のコンパレータは、キャリブレーション動作を行い、該キャリブレーション動作期間中に、請求項５または６に記載のコンパレータのキャリブレーション処理を行うことを特徴とするアナログ／デジタル変換器。
  9. 第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
    前記第２ノードに接続される第３電極および第４電極、並びに、第２制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用素子と、
    前記メインスイッチング素子の基板電圧を制御する制御部と、を有することを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
JP2008291101A 2008-11-13 2008-11-13 半導体装置 Expired - Fee Related JP5233604B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008291101A JP5233604B2 (ja) 2008-11-13 2008-11-13 半導体装置
US12/611,378 US7907075B2 (en) 2008-11-13 2009-11-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008291101A JP5233604B2 (ja) 2008-11-13 2008-11-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2010118931A true JP2010118931A (ja) 2010-05-27
JP5233604B2 JP5233604B2 (ja) 2013-07-10

Family

ID=42164708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008291101A Expired - Fee Related JP5233604B2 (ja) 2008-11-13 2008-11-13 半導体装置

Country Status (2)

Country Link
US (1) US7907075B2 (ja)
JP (1) JP5233604B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191911A (ja) * 2012-03-12 2013-09-26 Denso Corp アナログスイッチ
JP2014146974A (ja) * 2013-01-29 2014-08-14 Renesas Electronics Corp 半導体装置
JP2015180061A (ja) * 2014-03-07 2015-10-08 アナログ・デバイシズ・インコーポレーテッド 入力バイアス電流低減のための装置および方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8810283B2 (en) 2012-05-22 2014-08-19 Analog Devices, Inc. CMOS transistor linearization method
CN105187062B (zh) * 2015-09-07 2018-05-25 浪潮(北京)电子信息产业有限公司 一种数模转换器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321595A (ja) * 1996-05-24 1997-12-12 Rohm Co Ltd スイッチ回路及びこれを用いたａｄ変換回路
JPH11224496A (ja) * 1998-02-06 1999-08-17 Kawasaki Steel Corp サンプルホールド回路
JP2000196018A (ja) * 1998-12-28 2000-07-14 Toshiba Corp 半導体装置
JP2006211158A (ja) * 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd Ｍｏｓ型トランジスタを備えた半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
JPH1168476A (ja) 1997-08-12 1999-03-09 Sony Corp オペアンプのオフセット調整回路
EP1218945A1 (de) * 1999-09-30 2002-07-03 Infineon Technologies AG Schaltungsanordnung zur bildung eines mos-kondensators mit geringer spannungsabhängigkeit und geringem flächenbedarf
US6420983B1 (en) 2000-05-25 2002-07-16 Texas Instruments Incorporated On-line offset cancellation in flash A/D with interpolating comparator array
JP4143054B2 (ja) * 2004-08-19 2008-09-03 株式会社東芝 電圧生成回路
JP4819941B2 (ja) 2007-02-22 2011-11-24 富士通株式会社 アナログ信号処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321595A (ja) * 1996-05-24 1997-12-12 Rohm Co Ltd スイッチ回路及びこれを用いたａｄ変換回路
JPH11224496A (ja) * 1998-02-06 1999-08-17 Kawasaki Steel Corp サンプルホールド回路
JP2000196018A (ja) * 1998-12-28 2000-07-14 Toshiba Corp 半導体装置
JP2006211158A (ja) * 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd Ｍｏｓ型トランジスタを備えた半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191911A (ja) * 2012-03-12 2013-09-26 Denso Corp アナログスイッチ
JP2014146974A (ja) * 2013-01-29 2014-08-14 Renesas Electronics Corp 半導体装置
JP2015180061A (ja) * 2014-03-07 2015-10-08 アナログ・デバイシズ・インコーポレーテッド 入力バイアス電流低減のための装置および方法
US9735736B2 (en) 2014-03-07 2017-08-15 Analog Devices, Inc. Apparatus and methods for reducing input bias current of an electronic circuit
KR101794577B1 (ko) 2014-03-07 2017-12-01 아나로그 디바이시즈 인코포레이티드 입력 바이어스 전류 감소를 위한 장치 및 방법

Also Published As

Publication number Publication date
US7907075B2 (en) 2011-03-15
JP5233604B2 (ja) 2013-07-10
US20100117882A1 (en) 2010-05-13

Similar Documents

Publication Publication Date Title
JP5233604B2 (ja) 半導体装置
KR100590464B1 (ko) 샘플링 스위치
US9565379B2 (en) Ramp signal generator and CMOS image sensor having the same
JP2006067556A (ja) 基準電圧変動補償回路及び比較器
WO2011104786A1 (ja) パイプライン型ａ／ｄコンバータおよびａ／ｄ変換方法、ならびにダイナミック型差動増幅器
JP2007235718A (ja) 信号増幅器
Taghizadeh et al. A new high-speed low-power and low-offset dynamic comparator with a current-mode offset compensation technique
JP2011015248A (ja) 差動チョッパ型コンパレータ及びそれを備えたａ／ｄ変換回路
JP6970597B2 (ja) ラッチドコンパレータ
JP4245620B2 (ja) 出力バッファ回路
US8179194B2 (en) System and method for a reference generator
JP2010124405A (ja) アナログ／デジタル変換回路
JP2005217870A (ja) Ａ／ｄ変換装置
WO2009096192A1 (ja) バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置
JP2009147501A (ja) 半導体装置
JP2004129276A (ja) トラックアンドホールド回路
JP2010050590A (ja) コンパレータ回路
US7928872B2 (en) Analog-to-digital converter
JP2005268901A (ja) 半導体集積回路
Herath et al. A dynamic comparator with analog offset calibration for biomedical sar adc applications
JP5610023B2 (ja) 半導体装置
CN107800435B (zh) 一种电容阵列寄生效应的补偿电路和抵消方法
CN109101066B (zh) 参考电压预处理电路及参考电压预处理方法
CN116781048B (zh) 模拟域自校准高精度比较器及自校准方法
JP5446689B2 (ja) 電圧比較回路および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees