JP5233604B2 - 半導体装置 - Google Patents
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Description
図5は第1実施例を概略的に示す図である。ここで、図5(a)は回路図であり、また、図5(b)はタイミング図である。
(付記1)
第1ノードに接続された第1電極、第2ノードに接続された第2電極、および、該第1および第2電極間の接続を制御する第1制御電極を有する少なくとも1つのメインスイッチング素子と、
前記第2ノードに接続される第3電極および第4電極、並びに、第2制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第1キャンセル用素子と、
前記第1キャンセル用素子の基板電圧を制御する第1制御部と、を有することを特徴とする半導体装置。
付記1に記載の半導体装置において、
前記第1キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
付記1または2に記載の半導体装置において、
前記メインスイッチング素子および前記第1キャンセル用素子は、トランジスタであり、前記第1キャンセル用素子のトランジスタサイズは、前記メインスイッチング素子のトランジスタサイズのほぼ半分である半導体装置。
付記3に記載の半導体装置において、
前記メインスイッチング素子および前記第1キャンセル用素子は、MOSトランジスタであり、前記第1キャンセル用トランジスタのゲート幅は、前記メインスイッチングトランジスタのゲート幅のほぼ半分である半導体装置。
付記1に記載の半導体装置において、さらに、
前記第1ノードに接続される第5電極および第6電極、並びに、第3制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第2キャンセル用素子を備え、
前記第2キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
付記5に記載の半導体装置において、
前記第2キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
付記5または6に記載の半導体装置において、
前記メインスイッチング素子および前記第2キャンセル用素子は、トランジスタであり、前記第2キャンセル用素子のトランジスタサイズは、前記メインスイッチング素子のトランジスタサイズのほぼ半分である半導体装置。
付記7に記載の半導体装置において、
前記メインスイッチング素子および前記第2キャンセル用素子は、MOSトランジスタであり、前記第2キャンセル用トランジスタのゲート幅は、前記メインスイッチングトランジスタのゲート幅のほぼ半分である半導体装置。
第1電源線に各ソースが接続され、第1および第2入力信号が各ゲートに供給される第1導電型の第1および第2トランジスタと、
第2電源線にソースが接続され、互いのドレインおよびゲートが交差接続されてラッチを構成する第2導電型の第3および第4トランジスタと、を備え、
前記第1トランジスタの前記ドレインと前記第3トランジスタの前記ドレインとの第1共通接続ノード、および、前記第2トランジスタの前記ドレインと前記第4トランジスタの前記ドレインとの第2共通接続ノードからラッチされた相補の信号を出力するコンパレータであって、
前記第1共通接続ノードと前記第2共通接続ノードとの間に付記1〜8のいずれか1項に記載の半導体装置を設け、該半導体装置における前記メインスイッチング素子により前記コンパレータのリセット動作を実行するようにしたことを特徴とするコンパレータ。
付記9に記載のコンパレータにおいて、
前記相補の出力信号の一方を受け取ってキャリブレーション処理を行い、該キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第1ノード側の電荷量を、前記第1キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように、前記第1制御部が当該第1キャンセル用素子の基板電圧を規定することを特徴とするコンパレータ。
付記10に記載のコンパレータにおいて、さらに、
前記相補の出力信号の他方を受け取って前記キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第2ノード側の電荷量を、付記5〜8のいずれか1項に記載の半導体装置における前記第2キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように当該第2キャンセル用素子の基板電圧を規定する第2制御部を備えることを特徴とするコンパレータ。
入力されるアナログ信号を処理してデジタル信号を出力するアナログ/デジタル変換器であって、
複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、
前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
前記複数の比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
前記演算部と前記比較部との接続を制御する接続部と、を備え、
前記比較部は、付記9〜11のいずれか1項に記載のコンパレータを複数備えることを特徴とするアナログ/デジタル変換器。
付記12に記載のアナログ/デジタル変換器において、
前記比較部における第1グループに含まれる前記複数のコンパレータは、前記演算部からの信号により比較判定動作を行うと共に、前記比較部における第2グループに含まれる前記複数のコンパレータは、キャリブレーション動作を行い、該キャリブレーション動作期間中に、付記10または11に記載のコンパレータのキャリブレーション処理を行うことを特徴とするアナログ/デジタル変換器。
第1ノードに接続された第1電極、第2ノードに接続された第2電極、および、該第1および第2電極間の接続を制御する第1制御電極を有する少なくとも1つのメインスイッチング素子と、
前記第2ノードに接続される第3電極および第4電極、並びに、第2制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用素子と、
前記メインスイッチング素子の基板電圧を制御する制御部と、を有することを特徴とする半導体装置。
付記14に記載の半導体装置において、
前記キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。
2,21,22 キャンセル用トランジスタ(キャンセル用素子)
3 バッファアンプ
P1 メインスイッチングトランジスタの制御信号(ゲート電圧)
P1x,P1x' キャンセル用トランジスタの制御信号(ゲート電圧)
D1,D2 ドレイン
G1,G2 ゲート
S1,S2 ソース
Claims (9)
- 第1ノードに接続された第1電極、第2ノードに接続された第2電極、および、該第1および第2電極間の接続を制御する第1制御電極を有する少なくとも1つのメインスイッチング素子と、
前記第2ノードに接続される第3電極および第4電極、並びに、第2制御電極を有する第1キャンセル用素子と、
前記メインスイッチング素子がオンからオフに切り替わるときに放出する電荷を、前記第1キャンセル用素子が吸収してキャンセルするように、前記第1キャンセル用素子の基板電圧を制御する第1制御部と、を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1制御部は、前記メインスイッチング素子がオンからオフに切り替わるときに放出する電荷を、前記第1キャンセル用素子がオフからオンに切り替わるときに吸収してキャンセルするように、前記第1キャンセル用素子のサイズに従って制御することを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。 - 請求項1乃至3のいずれか1項に記載の半導体装置において、さらに、
前記第1ノードに接続される第5電極および第6電極、並びに、第3制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルする第2キャンセル用素子を備え、
前記第2キャンセル用素子は、前記メインスイッチング素子がオンからオフに切り替わった後にオフからオンに切り替わることを特徴とする半導体装置。 - 第1電源線に各ソースが接続され、第1および第2入力信号が各ゲートに供給される第1導電型の第1および第2トランジスタと、
第2電源線にソースが接続され、互いのドレインおよびゲートが交差接続されてラッチを構成する第2導電型の第3および第4トランジスタと、を備え、
前記第1トランジスタの前記ドレインと前記第3トランジスタの前記ドレインとの第1共通接続ノード、および、前記第2トランジスタの前記ドレインと前記第4トランジスタの前記ドレインとの第2共通接続ノードからラッチされた相補の信号を出力するコンパレータであって、
前記第1共通接続ノードと前記第2共通接続ノードとの間に請求項1乃至4のいずれか1項に記載の半導体装置を設け、該半導体装置における前記メインスイッチング素子により前記コンパレータのリセット動作を実行するようにしたことを特徴とするコンパレータ。 - 請求項5に記載のコンパレータにおいて、
前記相補の出力信号の一方を受け取ってキャリブレーション処理を行い、該キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第1ノード側の電荷量を、前記第1キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように、前記第1制御部が当該第1キャンセル用素子の基板電圧を規定することを特徴とするコンパレータ。 - 請求項6に記載のコンパレータにおいて、さらに、
前記相補の出力信号の他方を受け取って前記キャリブレーション処理において、前記メインスイッチング素子がオンからオフに変化したときに放出される前記第2ノード側の電荷量を、請求項4に記載の半導体装置における前記第2キャンセル用素子がオフからオンに変化したときに吸収する電荷量で相殺するように当該第2キャンセル用素子の基板電圧を規定する第2制御部を備えることを特徴とするコンパレータ。 - 入力されるアナログ信号を処理してデジタル信号を出力するアナログ/デジタル変換器であって、
複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、
前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
前記複数の比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
前記演算部と前記比較部との接続を制御する接続部と、を備え、
前記比較部は、請求項5乃至7のいずれか1項に記載のコンパレータを複数備えることを特徴とするアナログ/デジタル変換器。 - 請求項8に記載のアナログ/デジタル変換器において、
前記比較部における第1グループに含まれる前記複数のコンパレータは、前記演算部からの信号により比較判定動作を行うと共に、前記比較部における第2グループに含まれる前記複数のコンパレータは、キャリブレーション動作を行い、該キャリブレーション動作期間中に、請求項6または7に記載のコンパレータのキャリブレーション処理を行うことを特徴とするアナログ/デジタル変換器。
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