JP4143054B2

JP4143054B2 - 電圧生成回路

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Description

本発明は、オンチップの電源回路を有する半導体装置に適用され、外部電源電圧から内部電源電圧を生成する電圧生成回路に関する。

近年、半導体製造技術の進歩とともに、トランジスタの動作電圧が小さくなり、それに伴いチップ内の電源電圧の変動を小さくする必要が出てきた。従来、チップ内において電源電圧の変動を抑えるため、外部電源が供給される電源パッドとマクロセルを接続する配線に大きな容量を有するキャパシタを接続するなどの方法がとられていた。しかし、電源パッドとマクロセル間の配線のインピーダンスの影響により、この対策では、十分ではない場合がある。

このため、近時、チップ内に例えばＤＣ−ＤＣコンバータからなる電圧生成回路を設け、この電圧生成回路により外部電源電圧から内部電源電圧を生成する方法がとられている。この電圧生成回路としては、外部電源電圧より小さい電圧を生成する場合、ドロッパー型レギュレータ回路や、スイッチドキャパシタを用いた降圧回路が用いられ、外部電源電圧より高い電圧を生成する場合、ポンプ回路などを用いて外部電源電圧を昇圧していた。また、必要な内部電源電圧が外部電源電圧と同等の場合、チップ内に降圧回路と昇圧回路の両方を設け、外部電源電圧が内部電圧より高いとき、降圧回路により外部電源電圧を降圧し、外部電源電圧が内部電圧より低いとき、昇圧回路により外部電源電圧を昇圧していた。しかし、チップ内に降圧回路と昇圧回路の両方を設けることは、チップ面積が増加する問題がある。

そこで、降圧回路と昇圧回路とを共有したスイッチドキャパシタ型の電圧生成回路が開発されている。この電圧生成回路は、外部電源電圧が供給される入力端と出力端の相互間に電荷転送用の複数のＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）を直列接続し、これらＮＭＯＳトランジスタの接続点と接地間にキャパシタを接続し、さらに、ＮＭＯＳトランジスタと出力端との接続点と接地間にキャパシタを接続して構成されている。この電圧生成回路は、入力端側のＮＭＯＳトランジスタから出力端側のＮＭＯＳトランジスタを順次オン、オフさせることによりキャパシタが順次充電され、所要の内部電源電圧を生成する。

ところで、上記回路を構成するＮＭＯＳトランジスタのバックゲートは接地電位（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタのバックゲートが接地電位に接続されている場合、トランジスタのオン抵抗が大きくなる。このため、トランジスタの電流供給能力が低下する。そこで、トランジスタのオン抵抗を小さくするため、バックゲートバイアスを若干高く設定することが考えられる。

しかし、上記のように例えば３．３Ｖの外部電源電圧（ＶＥＸＴ）から３．３Ｖの内部電源電圧（ＶＩＮＴ）を生成する電圧生成回路において、外部電源電圧の許容変動率を、１０％とした場合、２．９７Ｖから３．６３Ｖの外部電源電圧の変動範囲において、降圧と昇圧の両方を行う必要がある。このため、トランジスタのオン抵抗を低くするため、トランジスタのバックゲートバイアスを高くするとＮＭＯＳトランジスタのＰＮジャンクションにフォワード電圧がかかり、寄生バイポーラトランジスタがオンして大きなリーク電流が流れる場合がある。また、トランジスタのバックゲートバイアスが低く過ぎるとＮＭＯＳトランジスタのオン抵抗が大きくなり、電流供給能力が低下する問題が生じる。このように、トランジスタのバックゲートバイアスを高くした場合、及び低くした場合のいずれにおいても性能が低下していた。

尚、スイッチドキャパシタ回路を用いた電圧生成回路が例えば特許文献１に記載され、半導体集積回路の動作サイクルに応じてバックゲートバイアスを生成するバックゲートバイアス生成回路が例えば特許文献２に記載されている。
特開平０７−２１２２１５号公報米国特許第５９００６６５号明細書

本発明の目的は、内部電源電圧が外部電源電圧より高い場合及び低い場合のいずれでも回路の性能の低下を防止可能な電圧生成回路を提供しようとするものである。

本発明の電圧生成回路の第１の態様は、入力端と出力端の間に接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの接続ノードに一端が接続されたキャパシタとを有し、前記第１、第２のトランジスタの各ゲート電極及び前記キャパシタの他端に供給される制御信号に応じて前記入力端に供給される第１の電圧とほぼ等しい第２の電圧を前記出力端から出力させるポンプ回路と、前記第１、第２の電圧のうちの低い電圧より低い第３の電圧を生成し、この第３の電圧を少なくとも前記第２の電圧を出力する前記第２のトランジスタのバックゲートに供給するバックゲート電圧生成回路とを具備し、前記バックゲート電圧生成回路は、前記第２の電圧と第３の電圧とを比較する差動増幅器と、前記差動増幅器の出力端にゲート電極が接続され、電流通路の一端に前記第１の電圧が供給され、電流通路の他端から前記第３の電圧を出力する第３のトランジスタとを具備することを特徴とする。

本発明の電圧生成回路の第２の態様は、入力端と出力端の間に接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの接続ノードに一端が接続されたキャパシタとを有し、前記第１、第２のトランジスタの各ゲート電極及び前記キャパシタの他端に供給される制御信号に応じて前記入力端に供給される第１の電圧とほぼ等しい第２の電圧を前記出力端から出力させるポンプ回路と、前記第１、第２の電圧のうちの低い電圧より低い第３の電圧を生成し、この第３の電圧を少なくとも前記第２のトランジスタのバックゲートに供給するバックゲート電圧生成回路と、一端が前記第１のトランジスタのゲート電極に接続され、他端に前記制御信号が供給される第２のキャパシタと、前記第１のトランジスタのゲート電極と前記第２のキャパシタの接続ノードにカソードが接続され、アノードに前記第３の電圧が供給される第１のダイオードと、一端が前記第２のトランジスタのゲート電極に接続され、他端に前記制御信号が供給される第３のキャパシタと、前記第２のトランジスタのゲート電極と前記第３のキャパシタの接続ノードにカソードが接続され、アノードに前記第３の電圧が供給される第２のダイオードとを具備し、前記バックゲート電圧生成回路は、前記第２の電圧と第３の電圧とを比較する差動増幅器と、前記差動増幅器の出力端にゲート電極が接続され、電流通路の一端に前記第１の電圧が供給され、電流通路の他端から前記第３の電圧を出力する第３のトランジスタとを具備することを特徴とする。

本発明によれば、内部電源電圧が外部電源電圧より高い場合及び低い場合のいずれでも回路の性能の低下を防止可能な電圧生成回路を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の第１の実施形態に係る電圧生成回路１０を示している。この電圧生成回路１０は、例えばスイッチドキャパシタ型のポンプ回路を有している。図１において、外部電源電圧ＶＥＸＴが供給される入力端子１１と、内部電源電圧ＶＩＮＴが出力される出力端子１２の相互間に電荷転送用のＮＭＯＳトランジスタ１３、１４が直列接続されている。これらトランジスタ１３、１４の接続ノードには、キャパシタ１５の一端が接続されている。ＮＭＯＳトランジスタ１３のゲート電極、ポンプ用キャパシタ１５の他端、ＮＭＯＳトランジスタ１４のゲート電極には、制御信号入力端１６、１７、１８が接続されている。これら入力端１６、１７、１８には、制御信号Ｂ、Ａ、Ｃがそれぞれ供給される。前記ＮＭＯＳトランジスタ１４と出力端子１２の接続ノードと接地間には、電荷蓄積用キャパシタ１９が接続されている。また、バックゲート電圧生成回路２０は、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴとのうちの低い電圧より低いバイアス電圧ＶＢＡＫを生成する。バックゲート電圧生成回路２０により生成されたバイアス電圧ＶＢＡＫは、ＮＭＯＳトランジスタ１３、１４のバックゲートに供給される。

図２は、バックゲート電圧生成回路２０の一例を示している。このバックゲート電圧生成回路２０は、差動増幅器２０ａ、出力トランジスタとしてのＮＭＯＳトランジスタ２０ｆ、定電流源としてのＮＭＯＳトランジスタ２０ｇ、負荷トランジスタとしてのＮＭＯＳトランジスタ２０ｈ、バイアス回路２０ｋ、インバータ回路２０ｌにより構成されている。

差動増幅器２０ａは、ＮＭＯＳトランジスタ２０ｂ、２０ｃ、ＰＭＯＳトランジスタ２０ｄ、２０ｅにより構成されている。ＮＭＯＳトランジスタ２０ｂのゲート電極は、差動増幅器２０ａの一方入力端２０−１を構成し、ＮＭＯＳトランジスタ２０ｃのゲート電極は、差動増幅器２０ａの他方入力端を構成する。一方入力端２０−１には、図１に示す電圧生成回路の出力端から出力される内部電源電圧ＶＩＮＴが供給され、他方入力端は、後述する電圧ＶＣＬＰを出力する出力端２０−２に接続される。

ＮＭＯＳトランジスタ２０ｂ、２０ｃのソースは、定電流源としてのＮＭＯＳトランジスタ２０ｇを介して接地され、ＮＭＯＳトランジスタ２０ｂ、２０ｃのドレインは、ＰＭＯＳトランジスタ２０ｄ、２０ｅを介して外部電源電圧ＶＥＸＴが供給されるノードに接続される。ＰＭＯＳトランジスタ２０ｄ、２０ｅのゲートは、ＮＭＯＳトランジスタ２０ｂのドレインに接続されている。

ＰＭＯＳトランジスタ２０ｅとＮＭＯＳトランジスタ２０ｃの接続ノードは、ソースフォロアとされたＮＭＯＳトランジスタ２０ｆのゲート電極に接続される。このＮＭＯＳトランジスタ２０ｆのドレインは、外部電源電圧ＶＥＸＴが供給されるノードに接続され、ソースは出力端２０−２に接続されている。出力端２０−２と接地間には、負荷トランジスタとしてのＮＭＯＳトランジスタ２０ｈが接続されている。このＮＭＯＳトランジスタ２０ｈとＮＭＯＳトランジスタ２０ｇのゲート電極には、バイアス回路２０ｋから出力されるバイアス電圧ＶＢＩＡＳが供給される。

バイアス回路２０ｋは、外部電源電圧ＶＥＸＴが供給されるノードと接地間に直列接続された抵抗２０ｉと、ＮＭＯＳトランジスタ２０ｊとにより構成される。このＮＭＯＳトランジスタ２０ｊのゲート電極はドレインに接続され、ゲート電極からバイアス電圧ＶＢＩＡＳが出力される。

前記出力端２０−２と接地間に出力回路としてのインバータ回路２０ｌが接続されている。このインバータ回路２０ｌの入力端には制御信号Ｄが供給され、出力端からバックゲート電圧ＶＢＡＫが出力される。このバックゲート電圧ＶＢＡＫは、ハイレベルが電圧ＶＣＬＰで、ローレベルが接地レベルＧＮＤである。

図３は、図１、図２に示す制御信号Ａ、Ｂ、Ｃ、Ｄを生成する制御信号生成回路３０の一例を示している。この制御信号生成回路３０は、クロック信号ＣＬＫに応じて動作する。クロック信号ＣＬＫは、例えば外部電源電圧ＶＥＸＴと接地電位ＧＮＤの間で動作する信号であり、制御信号Ａ、Ｂ、Ｃ、Ｄも同様に外部電源電圧ＶＥＸＴと接地電位ＧＮＤの間で動作する信号である。

制御信号Ａは、直列接続された遅延回路３１ａ、インバータ回路３１ｂ、３１ｃにより生成される。すなわち、クロック信号ＣＬＫは遅延回路３１ａに供給され、インバータ回路３１ｃの出力端から制御信号Ａが出力される。遅延回路３１ａは、後述する遅延回路３１e、３１hの遅延時間の１／２の遅延時間を有している。

制御信号Ｂ、Ｃ、Ｄは、遅延回路を含むフリップフロップ回路及び複数のインバータ回路により生成される。フリップフロップ回路は、ナンド回路３１ｄ、３１ｇ、インバータ回路３１ｆ、遅延回路３１ｅ、３１ｈにより構成されている。クロック信号ＣＬＫは、ナンド回路３１ｄの一方入力端、及びインバータ回路３１ｆを介してナンド回路３１ｇの一方入力端に供給される。ナンド回路３１ｄの出力端は遅延回路３１ｅを介してナンド回路３１ｇの他方入力端に接続され、ナンド回路３１ｇの出力端は遅延回路３１ｈを介してナンド回路３１ｄの他方入力端に接続されている。ナンド回路３１ｄと遅延回路３１ｅの接続ノードにインバータ回路３１ｉの入力端が接続され、このインバータ回路３１ｉの出力端から信号Ｃが出力される。また、ナンド回路３１ｇと遅延回路３１ｈの接続ノードにインバータ回路３１ｊの入力端が接続され、このインバータ回路３１ｊの出力端から制御信号Ｂが出力される。

さらに、制御信号Ｄは、直列接続された遅延回路３１ｋ、インバータ回路３１ｌにより生成される。すなわち、クロック信号ＣＬＫは遅延回路３１ｋに供給され、インバータ回路３１ｌの出力端から制御信号Ｄが出力される。遅延回路３１ｋは、遅延回路３１e、３１hの遅延時間の１／２の遅延時間を有している。

尚、上記クロック信号ＣＬＫは、内部電源電圧ＶＩＮＴの電圧に応じて、その周期が制御される。すなわち、内部電源電圧ＶＩＮＴと図示せぬ基準電圧とを比較器により比較し、この比較結果に応じて図示せぬ発振器の周波数を制御することにより、クロック信号ＣＬＫの周波数が変化される。このようにして、内部電源電圧ＶＩＮＴが一定の電圧に保持される。

図４は、図３の動作を示すものであり、制御信号Ａ、Ｂ、Ｃ、Ｄの関係を示している。図４を参照して、図１、図２の動作について説明する。

図１に示すＮＭＯＳトランジスタ１３、１４及びキャパシタ１５は、制御信号Ｂ、Ａ、Ｃにより駆動される。先ず、ＮＭＯＳトランジスタ１３が制御信号Ｂによりオンとされ、キャパシタ１５がＶＥＸＴにより充電される。この後、制御信号Ａ及び制御信号Ｃにより、キャパシタ１５に充電された電荷がＮＭＯＳトランジスタ１４を介して出力端１２に内部電源電圧ＶＩＮＴとして転送される。

上記動作中において、バックゲート電圧生成回路２０を構成する差動増幅器２０ａは、ＮＭＯＳトランジスタ２０ｆのソースから出力される電圧ＶＣＬＰと内部電源電圧ＶＩＮＴを比較し、これら電圧の差に応じてＮＭＯＳトランジスタ２０ｆのゲート電極に供給される電圧を制御する。例えば外部電源電圧ＶＥＸＴが標準の電圧（例えば３．３Ｖ）以下に低下し、内部電源電圧ＶＩＮＴが電圧ＶＣＬＰより低くなった場合、ＮＭＯＳトランジスタ２０ｆのゲート電極に供給される電圧が低くなり、電圧ＶＣＬＰが低下される。このため、電圧ＶＣＬＰは、外部電源電圧ＶＥＸＴより低く、内部電源電圧ＶＩＮＴより低い電圧となる。例えば外部電源電圧ＶＥＸＴが２．５Ｖであり内部電源電圧ＶＩＮＴが１．８Ｖである場合、バックゲート電圧ＶＢＡＫは１．８Ｖより低い電圧となる。

一方、外部電源電圧ＶＥＸＴが標準の電圧より高くなり、内部電源電圧ＶＩＮＴが電圧ＶＣＬＰより高くなった場合、ＮＭＯＳトランジスタ２０ｆのゲート電極に供給される電圧が高くなり、電圧ＶＣＬＰが上昇される。しかし、電圧ＶＣＬＰは、外部電源電圧ＶＥＸＴより低く、内部電源電圧ＶＩＮＴより低い電圧となる。例えば外部電源電圧ＶＥＸＴが３．６Ｖで、内部電源電圧ＶＩＮＴが３．０Ｖである場合、電圧ＶＣＬＰは３．０Ｖより低い電圧となる。

このように、電圧ＶＣＬＰは、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴのうちの低い電圧より、高くない電圧に設定される。

バックゲート電圧生成回路２０のインバータ回路２０ｌは、制御信号Ｄにより動作する。このため、図１に示すＮＭＯＳトランジスタ１３がオフし、ＮＭＯＳトランジスタ１４がオンするとき、ＮＭＯＳトランジスタ１３、１４のバックゲートにインバータ回路２０ｌから出力されるバックゲート電圧ＶＢＡＫが供給される。バックゲート電圧ＶＢＡＫは、電圧ＶＣＬＰと接地電位ＧＮＤの間で動作する電圧である。したがって、電荷転送用のＮＭＯＳトランジスタ１３、１４のバックゲートは、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴの低い方の電位より高くならない。このため、ＮＭＯＳトランジスタ１３、１４のソースとドレインのバックゲートの間の電位がフォワードバイアスになることを防止できる。しかも、ＮＭＯＳトランジスタ１４が電荷を転送するとき、上記バックゲート電圧ＶＢＡＫがＮＭＯＳトランジスタ１４のバックゲートに供給されているため、ＮＭＯＳトランジスタ１４のオン抵抗を小さくできる。このため、ＮＭＯＳトランジスタ１４の電流駆動能力の低下を防止できる。

上記第1の実施形態によれば、ＮＭＯＳトランジスタ１３、１４をスイッチとするスイッチドキャパシタ型のポンプ回路を用いて、外部電源電圧ＶＥＸＴから内部電源電圧ＶＩＮＴを生成し、バックゲート電圧生成回路２０は、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴとを比較し、これら電圧のうちの小さい方の電圧以下のバックゲート電圧ＶＢＡＫを生成して、ポンプ回路を構成するＮＭＯＳトランジスタ１３、１４のバックゲートを制御している。このため、ポンプ回路の出力である内部電源電圧ＶＩＮＴが外部電源電圧ＶＥＸＴより大きいとき、及び内部電源電圧ＶＩＮＴが外部電源電圧ＶＥＸＴより小さいときのいずれにおいても、ポンプ回路を構成するＮＭＯＳトランジスタ１３、１４のＰＮジャンクションがフォワードバイアスとなることを防止できる。したがって、寄生バイポーラトランジスタがオンすることを防止でき、リーク電流が生じることを防止できる。

しかも、ＮＭＯＳトランジスタ１４がオンするとき、適切なレベルのバックゲート電圧がＮＭＯＳトランジスタ１４のバックゲートに供給されるため、ＮＭＯＳトランジスタ１４のオン抵抗を小さく保つことができる。したがって、電流供給能力の低下を防止できる。

また、電圧ＶＣＬＰは、ソースフォロアとされたＮＭＯＳトランジスタ２０ｆのソースから出力される。このため、電圧ＶＣＬＰの電流容量を大きくすることができる。

尚、第１の実施形態において、バックゲート電圧生成回路２０は、制御信号Ｄにより動作するインバータ回路２０ｌを有しているが、インバータ回路２０ｌを省略し、電圧ＶＣＬＰをバックゲート電圧ＶＢＡＫとしてＮＭＯＳトランジスタ１３、１４のバックゲートに供給することも可能である。このような構成としても、第１の実施形態と同様の効果を得ることができる。

また、バックゲートの制御は、出力端に近いトランジスタに対して行なうことが有効である。このため、図１に示す回路の場合、ＮＭＯＳトランジスタ１４のバックゲートを主体として制御している。しかし、図２に破線で示すように、出力端２０−２に２つのインバータ回路を接続し、ＭＯＳトランジスタ１３、１４のバックゲートを個別に制御してもよい。

すなわち、インバータ回路２０ｌとは別にインバータ回路２０ｍを出力端２０−２と接地間に接続し、このインバータ回路２０ｍの入力端に例えば制御信号Ａを供給する。このインバータ回路２０ｍから出力されるバックゲート電圧ＶＢＡＫをＮＭＯＳトランジスタ１３のバックゲートに供給し、インバータ回路２０ｌから出力されるバックゲート電圧ＶＢＡＫをＮＭＯＳトランジスタ１４のバックゲートに供給する。

このような構成とすれば、ＮＭＯＳトランジスタ１３、１４がオンするとき、それぞれ適切なバックゲート電圧がＮＭＯＳトランジスタ１３、１４のバックゲートに供給される。このため、ＮＭＯＳトランジスタ１３、１４のバックゲートを個別に制御することが可能である。

尚、図１に示す負荷トランジスタとしてのＮＭＯＳトランジスタ２０ｈは、破線で示すように抵抗に置き換えることも可能である。

図５は、バックゲート電圧生成回路２０の第１の変形例を示すものであり、図２と同一部分には同一符号を付す。図２において、電圧ＶＣＬＰはＮＭＯＳトランジスタのソースから出力されていた。これに対して、図５において、電圧ＶＣＬＰは、ＰＭＯＳトランジスタ５１のドレインから出力される。このＰＭＯＳトランジスタ５１のソースには外部電源電圧ＶＥＸＴが供給され、ドレインは出力端２０−２に接続されている。さらに、このＰＭＯＳトランジスタ５１のゲート電極は、ＰＭＯＳトランジスタ２０ｄとＮＭＯＳトランジスタ２０ｂの接続ノードに接続されている。

第１の変形例によれば、ＰＭＯＳトランジスタ５１のドレインから電圧ＶＣＬＰが出力される。この第１の変形例によっても、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴのいずれか低い方の電圧より低い電圧ＶＣＬＰ（バックゲート電圧ＶＢＡＫ）を生成することができる。

また、図２に示すＮＭＯＳトランジスタ２０ｆを用いた場合、電圧ＶＣＬＰはＮＭＯＳトランジスタ２０ｆのドレイン電圧より閾値電圧分低い電圧となるが、このように、ＰＭＯＳトランジスタ５１を用いることにより、閾値電圧による電圧の低下を防止できる。

図６は、バックゲート電圧生成回路２０の第２の変形例を示している。図２、図５に示すバックゲート電圧生成回路２０は１つの差動増幅器を用いて構成されている。これに対して、図６に示すバックゲート電圧生成回路２０は２つの差動増幅器を用いて構成されている。図６において、差動増幅器６１の反転入力端には、外部電源電圧ＶＥＸＴが供給され、差動増幅器６２の反転入力端には、内部電源電圧ＶＩＮＴが供給されている。これら差動増幅器６１、６２の非反転入力端には、それぞれ電圧ＶＣＬＰが供給されている。これら差動増幅器６１、６２は、例えば図２に示す差動増幅器２０ａと同様の構成である。外部電源電圧ＶＥＸＴが供給されるノードと接地間にはＰＭＯＳトランジスタ６３、６４、抵抗６５が直列接続されている。ＰＭＯＳトランジスタ６３のゲート電極は差動増幅器６１の出力端に接続され、ＰＭＯＳトランジスタ６４のゲート電極は差動増幅器６１の出力端に接続されている。ＰＭＯＳトランジスタ６４と抵抗６５の接続ノードに出力端２０−２が接続され、出力端２０−２から電圧ＶＣＬＰが出力される。この出力端２０−２と接地間に電圧ＶＣＬＰを電源とするインバータ回路２０ｌが接続されている。このインバータ回路２０ｌの入力端には制御信号Ｄが供給され、出力端からバックゲート電圧ＶＢＡＮＫが出力される。

上記構成において、差動増幅器６１、６２は、電圧ＶＣＬＰと外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴとをそれぞれ比較する。この比較結果に応じてＰＭＯＳトランジスタ６３、６４が制御される。このため、電圧ＶＣＬＰは、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴのどちらか低い方の電圧より低いとなる。

上記第２の変形例によっても、図２、図５に示す回路と同様の効果を得ることが可能である。

（第２の実施形態）
図７は、本発明の第２の実施形態を示しており、図７において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。ＮＭＯＳトランジスタ１３のゲート電極と制御信号入力端１６との間には、キャパシタ７１が接続され、ＮＭＯＳトランジスタ１３のゲート電極とキャパシタ７１の接続ノードには、ダイオード７３のカソードが接続されている。このダイオード７３のアノードには、バックゲート電圧生成回路２０から出力される電圧ＶＣＬＰが供給されている。また、ＮＭＯＳトランジスタ１４のゲート電極と制御信号入力端１８との間には、キャパシタ７２が接続され、ＮＭＯＳトランジスタ１４のゲート電極とキャパシタ７２の接続ノードには、ダイオード７４のカソードが接続されている。このダイオード７４のアノードには、バックゲート電圧生成回路２０から出力される電圧ＶＣＬＰが供給されている。バックゲート電圧生成回路２０は、例えば図２に示す構成と同様である。

上記構成において、制御信号入力端１６、１７、１８には、制御信号Ｂ、Ａ、Ｃが供給され、ＮＭＯＳトランジスタ１３、１４のゲート電極にはダイオード７３、７４を介して電圧ＶＣＬＰが供給される。このため、ＮＭＯＳトランジスタ１３、１４のゲート電極は、外部電源電圧ＶＥＸＴと電圧ＶＣＬＰの和の電位まで昇圧される。したがって、ＮＭＯＳトランジスタ１３、１４のオン抵抗を一層小さくすることが可能である。

上記第２の実施形態によれば、バックゲート電圧生成回路２０から供給されるバックゲート電圧により、ＮＭＯＳトランジスタ１３，１４のバックゲートを制御するとともに、ダイオード７３、７４を介してバックゲート電圧生成回路２０から供給される電圧ＶＣＬＰをＮＭＯＳトランジスタ１３，１４のゲート電極に供給している。このため、リーク電流の発生を防止できるとともに、オン抵抗を一層低減することができる。

尚、第２の実施形態に上記第１、第２の変形例を適用することも可能である。

その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

本発明の第１の実施形態を示す回路図。図１に示すバックゲート電圧生成回路の一例を示す回路図。図１、図２に示す制御信号の生成回路を示す回路図。図１、図２の動作を示すタイミングチャート。図２に示すバックゲート電圧生成回路の第１の変形例を示す回路図。図２に示すバックゲート電圧生成回路の第２の変形例を示す回路図。本発明の第２の実施形態を示す回路図。

符号の説明

１０…電圧生成回路、１１…入力端子、１２…出力端子、１３、１４、２０ｆ…ＮＭＯＳトランジスタ、１５…キャパシタ、２０…バックゲート電圧生成回路、３０…信号生成回路、２０ａ、６１、６２…差動増幅器、２０ｌ、２０ｍ…インバータ回路、５１、６３、６４…ＰＭＯＳトランジスタ、７１、７２…キャパシタ、７３、７４…ダイオード、ＶＥＸＴ…外部電源電圧、ＶＩＮＴ…内部電源電圧、ＶＣＬＰ…電圧。

Claims

入力端と出力端の間に接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの接続ノードに一端が接続されたキャパシタとを有し、前記第１、第２のトランジスタの各ゲート電極及び前記キャパシタの他端に供給される制御信号に応じて前記入力端に供給される第１の電圧とほぼ等しい第２の電圧を前記出力端から出力させるポンプ回路と、
前記第１、第２の電圧のうちの低い電圧より低い第３の電圧を生成し、この第３の電圧を少なくとも前記第２の電圧を出力する前記第２のトランジスタのバックゲートに供給するバックゲート電圧生成回路とを具備し、
前記バックゲート電圧生成回路は、前記第２の電圧と第３の電圧とを比較する差動増幅器と、
前記差動増幅器の出力端にゲート電極が接続され、電流通路の一端に前記第１の電圧が供給され、電流通路の他端から前記第３の電圧を出力する第３のトランジスタと
を具備することを特徴とする電圧生成回路。
入力端と出力端の間に接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの接続ノードに一端が接続されたキャパシタとを有し、前記第１、第２のトランジスタの各ゲート電極及び前記キャパシタの他端に供給される制御信号に応じて前記入力端に供給される第１の電圧とほぼ等しい第２の電圧を前記出力端から出力させるポンプ回路と、
前記第１、第２の電圧のうちの低い電圧より低い第３の電圧を生成し、この第３の電圧を少なくとも前記第２のトランジスタのバックゲートに供給するバックゲート電圧生成回路と、
一端が前記第１のトランジスタのゲート電極に接続され、他端に前記制御信号が供給される第２のキャパシタと、
前記第１のトランジスタのゲート電極と前記第２のキャパシタの接続ノードにカソードが接続され、アノードに前記第３の電圧が供給される第１のダイオードと、
一端が前記第２のトランジスタのゲート電極に接続され、他端に前記制御信号が供給される第３のキャパシタと、
前記第２のトランジスタのゲート電極と前記第３のキャパシタの接続ノードにカソードが接続され、アノードに前記第３の電圧が供給される第２のダイオードとを具備し、
前記バックゲート電圧生成回路は、前記第２の電圧と第３の電圧とを比較する差動増幅器と、
前記差動増幅器の出力端にゲート電極が接続され、電流通路の一端に前記第１の電圧が供給され、電流通路の他端から前記第３の電圧を出力する第３のトランジスタと
を具備することを特徴とする電圧生成回路。
前記第３の電圧を電源とし、前記第２のトランジスタをオンとするタイミングで前記第３の電圧を出力する第１の出力回路をさらに具備することを特徴とする請求項１又は２記載の電圧生成回路。
前記第３の電圧を電源とし、前記第１のトランジスタをオンとするタイミングで前記第３の電圧を出力し、前記第１のトランジスタのバックゲートに前記第３の電圧を供給する第２の出力回路とをさらに具備することを特徴とする請求項３記載の電圧生成回路。