JP3688689B2 - Dc−dcコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば直流電圧を昇圧する昇圧回路や降圧する降圧回路を構成するDC−DCコンバータに関する。
【0002】
【従来の技術】
図28は、従来の昇圧回路の一例を示している。この昇圧回路は、発振器(OSC)1、ポンプ回路(PMP)2、抵抗R1、R2からなる電圧検出回路3、及び比較器(CMP)4により構成されている。発振器1は、パルス信号を発振する。ポンプ回路2は、例えばキャパシタと電荷を転送するダイオード、又はキャパシタと電荷を転送するトランジスタにより構成され、発振器1の出力信号に応じて昇圧電圧を発生する。電圧検出回路3はポンプ回路2の出力電圧を検出する。比較器4は、例えば差動増幅回路により構成され、電圧検出回路3の出力電圧と基準電圧Vrefとを比較し、これらの差電圧に応じた信号を出力する。比較器4は、電圧検出回路3の出力電圧が基準電圧Vrefより低い場合、発振器1を動作させ、電圧検出回路3の出力電圧が基準電圧Vrefより高い場合、すなわち、昇圧電圧が目的の電圧になった場合、発振器1を停止させる。
【0003】
尚、この種の昇圧回路に関連する発明として、低消費電力で高電圧を発生することが可能な回路が知られている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開平10−302492号
【0005】
【発明が解決しようとする課題】
ところで、上記差動増幅回路により構成された比較器は、バイアス電流が小さいと出力の応答が遅い。応答を速くするためにバイアス電流を大きくすると、消費電流が大きくなる。このため、あまり大きなバイアスを供給することができない。その結果、従来の比較器は、出力の応答が遅い状態で使用している。このように応答が遅い比較器は、昇圧電圧が目的の電圧になっても昇圧回路の動作を直ぐに停止させることができず、ポンプ回路2は発振器1の出力信号に応じて数回動作した後に停止する。このため、昇圧電圧が目的の電圧より上昇してしまい、これによりリップルが生じる。一般に、ポンプ回路2の出力端と接地電圧の間にデカップリングのキャパシタを挿入し、このキャパシタによりリップルを小さくする方法が採られている。しかし、この方法により、上記リップを低減するには、大きな容量のキャパシタを必要とする。このため、キャパシタによりリップルを低減する方法は、チップサイズが増加するという問題を含んでいる。
【0006】
また、ポンプ回路2を停止するとき、ポンプ回路の動作の途中で停止すると、ポンプ回路を構成するキャパシタに電荷が残った状態となったり、キャパシタの電荷が逆流したりする可能性がある。この余剰電荷や逆流した電荷は、ノイズを発生する場合がある。このため、ポンプ回路を正確に停止させることが要望されている。
【0007】
なお、上記課題は、昇圧回路を例に説明した。しかし、上記課題は、昇圧回路に限らず降圧回路も同様に有している。
【0008】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、出力電圧のリップルを低減でき、ノイズの発生を防止することが可能なDC−DCコンバータを提供しようとするものである。
【0009】
【課題を解決するための手段】
本発明のDC−DCコンバータは、上記課題を解決するため、信号を発振する発振器と、前記発振器の出力信号に応じて第1の電圧と異なる第2の電圧を発生する電圧発生回路と、前記電圧発生回路の出力電圧を検出する電圧検出回路と、前記発振器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧発生回路の動作を制御する比較器とを具備している。
【0010】
また、本発明のDC−DCコンバータは、信号を発振する発振器と、前記発振器の出力信号に応じて、タイミングの異なる複数の信号を発生するタイミング発生器と、前記タイミング発生器の出力信号に応じて第1の電圧より高い第2の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記発振器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記タイミング発生器の動作を制御する比較器とを具備している。
【0011】
さらに、本発明のDC−DCコンバータは、入力信号に応じて第1のパルス信号を出力する第1のパルス発生器と、前記第1のパルス発生器の出力信号が供給される第1、第2のスイッチ回路と、前記第1のスイッチ回路を介して供給される前記第1のパルス発生器の出力信号に応じて第2のパルス信号を出力する第2のパルス発生器と、前記第2のパルス発生器の出力信号に応じて第1の電圧を昇圧した第2の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記第1のパルス発生器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第1のスイッチ回路をオフとし、前記第2のスイッチ回路をオンとする比較器と、前記第2のスイッチ回路を介して供給される前記第1のパルス発生器の出力信号に応じて第3のパルス信号を発生し前記第1のパルス発生器に供給する第3のパルス発生器とを具備している。
【0012】
また、本発明のDC−DCコンバータは、第1のパルス信号を出力する第1の発振器と、第2のパルス信号を出力する第2の発振器と、前記第1の発振器の出力信号に応じて、タイミングの異なる複数の信号を生成するタイミング発生器と、前記タイミング発生器の出力信号に応じて第1の電圧を昇圧した第2の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記第1、第2の発振器の一方から供給される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第1の発振器をオフとし、前記第2の発振器をオンとする比較器とを具備している。
【0013】
さらに、本発明のDC−DCコンバータは、複数の第1のパルス信号を出力する第1のパルス発生器と、第2のパルス信号を出力する第2のパルス発生器と、前記第1のパルス発生器から出力される第1のパルス信号に応じて第1の電圧を昇圧した第2の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記第1、第2の発振器の一方から供給される第1又は第2のパルス信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第1のパルス発生器をオフとし、前記第2のパルス発生器をオンとする比較器とを具備している。
【0014】
また、本発明のDC−DCコンバータは、信号を発振する発振器と、第1の電源と出力端の相互間に接続されたトランジスタと、前記発振器の出力信号に応じて前記トランジスタを駆動する駆動回路と、前記出力端から出力される電圧を検出する電圧検出回路と、前記発振器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記駆動回路の動作を制御する比較器とを具備している。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
(第1の実施形態)
図1は、第1の実施形態を示すものであり、DC−DCコンバータを昇圧回路に適用した場合を示している。
【0017】
この昇圧回路10は、発振器(OSC)11、NANDゲート12、タイミング発生器(TG1)13、バッファ回路(BUF)14、ポンプ回路(PMP)15、抵抗R1、R2からなる電圧検出回路16、及び同期型比較器(CMP)17により構成されている。
【0018】
発振器11は、信号OSTにより活性化される。発振器11は、信号OSTがハイレベルの間発振を継続する。発振器11から出力されるパルス信号の周期は、後述するように、信号TMCTのレベルで制御される。この発振器11は信号S1、及び信号Vonを出力する。信号Vonは比較器17に供給され、信号S1は比較器17の出力信号Vpon_pとともにNANDゲート12に供給される。このNANDゲート12は、信号Vpon_pにより、発振器11の出力信号S1を通過するか否かを制御する。NANDゲート12の出力信号S2は、タイミング発生器(TG1)13、バッファ回路(BUF)14を介してポンプ回路15に供給される。このポンプ回路15の出力電圧VPPは抵抗R1、R2からなる電圧検出回路16により検出される。この電圧検出回路16の出力電圧Vppmoniは、比較器17に供給される。この比較器17は、電圧検出回路16の出力電圧Vppmoniと基準電圧Vrefとを比較し、前記信号Vpon_pを出力する。比較器17の動作は前記信号Vonに同期している。すなわち、比較器17は、信号Vonにより、発振器11からパルス信号S1が出力される毎に比較動作を行なう。
【0019】
図2は、比較器17の一例を示している。この比較器17は、PチャネルMOSトランジスタP1〜P4、NチャネルMOSトランジスタN1〜N5、及びフリップフロップ回路17aにより構成されている。前記基準電圧Vrefは、トランジスタN1のゲートに供給され、電圧検出回路16の出力電圧Vppmoniは、トランジスタN2のゲートに供給されている。前記発振器11の出力信号Vonは、トランジスタP1、P4、N5のゲートに供給されている。前記トランジスタP3、P4、N2の接続ノードは、フリップフロップ回路17aのセット入力端に接続され、トランジスタP1、P2、N1の接続ノードは、フリップフロップ回路17aのリセット入力端に接続されている。フリップフロップ回路17aは信号Vpon_p、Vpon_nを出力する。このうち、信号Vpon_pは、NANDゲート12に供給される。
【0020】
上記構成の比較器17は、信号Vonがハイレベルになると活性され、比較動作を行なう。この際、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより低い場合、トランジスタN1、トランジスタP3が導通し、フリップフロップ回路17aの出力信号は、信号Vpon_pがハイレベル、信号Vpon_nがローレベルとなる。一方、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより高い場合、トランジスタN2、トランジスタP2が導通し、フリップフロップ回路17aの出力信号は、信号Vpon_pがローレベル、信号Vpon_nがハイレベルとなる。
【0021】
比較器17は、発振器11の出力信号Vonに同期している。このため、ポンプの1サイクル内で比較器17の出力信号Vpon_p、Vpon_nを確定できる。
【0022】
図3は、発振器11の一例を示している。この発振器11は所謂リングオッシレータであり、NANDゲート11a、直列接続された複数のインバータ回路11b〜11e、各インバータ回路の出力端と接地間に直列接続されたNチャネルMOSトランジスタ11f、キャパシタ11g、インバータ回路11bの出力端に直列接続されたインバータ回路11h、11i、インバータ回路11eの出力端に直列接続されたインバータ回路11j、11kにより構成されている。
【0023】
前記信号OSTはNANDゲート11aの一端に供給され、信号TMCTは複数のトランジスタ11fのゲートに供給されている。発振器11から出力されるパルス信号の周期は、信号TMCTにより各トランジスタ11fの抵抗値を制御することにより変化される。このため、ポンプ回路の出力電圧を使う回路の活性化時と停止時で昇圧回路の消費電流を変えることができる。例えばチップがスタンドバイ状態のとき、ポンプ回路の出力電圧の電荷は消費されない。このため、発振器11から出力されるパルス信号の周期を長くして消費電流を小さくする。逆に動作状態の時は、発振器11から出力されるパルス信号の周期を短くし、ポンプ回路を速く動作させて出力電流を大きくする。
【0024】
尚、発振器11の発振周期は、トランジスタ11fの抵抗値を変えることに限らず、キャパシタ11gの容量を変えることによっても変化させることができる。
【0025】
図4は、前記タイミング発生器13の一例を示している。このタイミング発生器13は、例えばエッジトリガ型のパルス発生器(PG)13a、及びタイミング発生器(TG2)13bにより構成され、複数の信号A、Bを出力する。
【0026】
図5は、パルス発生器13aの一例を示している。このパルス発生器13aは、ワンショットのマルチバイブレータであり、フリップフロップ回路を構成するNANDゲート13a−1、13a−2、遅延回路13a−3、インバータ回路13a−4,13a−5により構成されている。このパルス発生器13aは、図6に示すように、前記NANDゲート12の出力信号S2に応じて、遅延回路13a−3が有する遅延時間DL1の幅を有するパルス信号S3を発生する。このパルス信号S3のパルス幅は、NANDゲート12の出力信号S2の半周期より短く設定されている。
【0027】
図7は、前記タイミング発生器(TG2)13bの一例を示している。このタイミング発生器13bはNANDゲート13b−1、遅延回路13b−2、インバータ回路13b−3、NORゲート13b−4により構成されている。このタイミング発生器13bは、図8に示すように、前記パルス発生器13aの出力信号S3に応じて、相補信号A,Bを出力する。
【0028】
図9は、前記バッファ回路14の一例を示している。このバッファ回路14は、直列、並列に接続された複数のインバータ回路14a〜14eにより構成されている。図10に示すように、このバッファ回路14は、前記タイミング発生回路13から出力される出力される信号A、Bに応じて信号C、D、Eを出力する。
【0029】
図11は、前記ポンプ回路15の一例を示している。このポンプ回路15は、直列接続されたNチャネルMOSトランジスタ15a、15b、及びキャパシタ15c、15d、15eにより構成されている。このポンプ回路15はバッファ回路14から出力される信号C、D、Eに応じて電源電圧VDDを昇圧し、昇圧電圧VPPを出力する。
【0030】
図12は、図1に示す昇圧回路10の全体的な動作を示している。信号OSTが活性化されると、発振器11が動作し、パルス信号S1を出力する。初期状態において、ポンプ回路15の出力電圧VPPはローレベルであるため、電圧検出回路16の出力電圧Vppmoniはローレベルである。このため、比較器17の出力信号Vpon_pはハイレベルであり、NANDゲート12から信号S2が出力される。この信号S2に応じてタイミング発生器13、バッファ回路14、ポンプ回路15が動作し、ポンプ回路15の出力電圧VPPが昇圧される。
【0031】
前記比較器17は発振器11から出力される信号Vonに応じて、前記パルス信号S1の1サイクル毎に電圧検出回路16の出力電圧Vppmoniと基準電圧Vrefとを比較する。信号Vonは発振器11の信号S1と逆位相の信号であり、比較器17は次の信号S1信号が立ち上がる前に電圧Vppmoniと基準電圧Vrefとを比較する。したがって、信号S1の立下りエッジのタイミングで比較器17の出力信号Vpon_pの電圧が確定する。
【0032】
図12に示す期間T2において、ポンプ回路15の出力電圧VPPが目的の電圧を超えた場合、電圧検出回路16の出力電圧Vppmoniは基準電圧Vref以上となる。このため、比較器17の出力信号Vpon_pはローレベルとなる。したがって、NANDゲート12の出力信号S2はハイレベルに固定され、ポンプ動作は、期間T2の間に停止される。
【0033】
上記第1の実施形態によれば、同期型の比較器17を用い、この同期型比較器17により、発振器11の出力信号S1の1サイクル毎に、ポンプ回路15の出力電圧を検出する電圧検出回路16の出力電圧Vppmoniと基準電圧Vrefとを比較し、この比較出力により、ポンプ回路15の動作を制御している。このため、発振器11の出力信号S1の1サイクルにおいて、ポンプ回路15の動作を制御することができるため、ポンプ回路15の出力電圧VPPの変化を抑えることができる。したがって、リップル成分を抑制することができる。このため、デカップリング用のキャパシタの容量を低減でき、チップサイズの大型化を防止できる。
【0034】
しかも、発振器11から供給される信号Vonに同期して動作する同期型比較器17を用いることにより、ポンプ回路15の動作を発振器11の出力信号S1の1サイクルの期間内に制御することができる。さらに、エッジトリガ型のタイミング発生器13、及びエッジトリガ型の遅延回路をポンプ動作の起動と停止の制御回路に用いている。このため、発振器11の出力信号が停止されてもポンプ回路15は1回分の動作を完了してから停止する。したがって、ポンプ回路15を構成するキャパシタは充電途中で動作が中断することがないため、キャパシタの残存電荷を抑制でき、ノイズの発生を防止することができる。
【0035】
(第2の実施形態)
図13は、本発明の第2の実施形態を示しており、第1の実施形態と同一部分には同一符号を付している。
【0036】
第2の実施形態に示す昇圧回路11は、第1の信号経路20aと、第2の信号経路20bを有している。第1の信号経路20aは、ORゲート21、パルス発生器22、スイッチ回路としてのORゲート23、パルス発生器24、25により構成されている。第2の信号経路20bは、前記ORゲート21、及びパルス発生器22、比較器17、及びスイッチ回路としてのORゲート26、パルス発生器27により構成されている。第1の実施形態は、発振器11を有していた。これに対して、第2の実施形態に示す昇圧回路は、2個のパルス発生器25、27が発振器を構成している。
【0037】
第1の信号経路20aにおいて、前記信号OSTは、ORゲート21に反転して供給される。このORゲート21には前記パルス発生器25の出力信号B、及び前記パルス発生器27の出力信号が供給されている。このORゲート21の出力信号はパルス発生器22に供給される。このパルス発生器22の出力信号は、比較器17の出力信号Vpon_pとともにORゲート23を介してパルス発生器24に供給される。このパルス発生器24の出力信号Aはパルス発生器25に供給される。このパルス発生器25の出力信号Bはパルス発生器24の出力信号Aとともにバッファ回路14に供給される。
【0038】
また、第2の信号経路20bにおいて、前記パルス発生器22から出力される信号Vonは比較器17に供給される。この比較器17の出力信号Vpon_nは、パルス発生器22の出力信号とともに、ORゲート26に供給される。このORゲート26の出力信号はパルス発生器27に供給される。前記信号TMCTはこのパルス発生器27に供給されている。パルス発生器27から出力されるパルス信号の周期は、この信号TMCTにより制御される。
【0039】
図14は、前記パルス発生器22、24、25の一例を示している。これらパルス発生器22、24、25は、フリップフロップ回路を構成するNANDゲート22a、22b、遅延時間DL2を有する遅延回路22c、遅延時間DL1を有する遅延回路22d、及びインバータ回路22e、22fにより構成されている。
【0040】
図15は、これらパルス発生器22、24、25の動作を示している。これらパルス発生器22、24、25は、ワンショットマルチバイブレータであり、図15に示すように、入力信号inがローレベルとなると、遅延時間DL2経過後、遅延時間DL1に対応するパルス幅を有する信号outを出力する。
【0041】
図16は、前記パルス発生器27の一例を示している。このパルス発生器27は、フリップフロップ回路を構成するNANDゲート27a、27b、遅延時間DL2を有する遅延回路27c、遅延時間DL3(DL3>DL1)を有する遅延回路27d、及びインバータ回路27e、27fにより構成されている。
【0042】
図17は、このパルス発生器27の動作を示している。このパルス発生器27も、ワンショットマルチバイブレータであり、図17に示すように、入力信号inがローレベルとなると、遅延時間DL2経過後、遅延時間DL3に対応するパルス幅を有する信号outを出力する。このパルス幅DL3は前記パルス幅DL1より長く設定されている。
【0043】
上記パルス発生器22、24、25、27は、遅延時間DL2を設定することによりポンプ回路15のポンプ動作において、信号C、D、Eのタイミングが重ならないように配慮されている。
【0044】
図18は、前記遅延回路22dの一例を示している。この遅延回路22dは、インバータ回路を構成するPチャネルMOSトランジスタ22d−1、NチャネルMOSトランジスタ22d−2、このNチャネルMOSトランジスタ22d−2と接地間に接続された抵抗R11、前記トランジスタ22d−1、22d−2の接続ノードと出力端間に接続されたインバータ回路22d−3、前記トランジスタ22d−1、22d−2の接続ノードと接地間に接続されたキャパシタCにより構成されている。
【0045】
図19は、前記遅延回路22c、27cの一例を示している。この遅延回路22c、27cは、インバータ回路を構成するPチャネルMOSトランジスタ22c−1、NチャネルMOSトランジスタ22c−2、このNチャネルMOSトランジスタ22c−2と接地間に接続された抵抗R12、前記トランジスタ22c−1、22c−2の接続ノードと出力端間に接続されたインバータ回路22c−3、前記トランジスタ22c−1、22c−2の接続ノードと接地間に接続されたキャパシタCにより構成されている。前記抵抗R12の抵抗値は、図18に示す遅延回路22dの抵抗R11の抵抗値より小さく設定されている(R11>R12)。このため、遅延回路22c、27cに設定された遅延時間DL2は、遅延回路22dに設定された遅延時間DL1より短い。
【0046】
図20は、前記遅延回路27dの一例を示している。この遅延回路27dは、インバータ回路を構成するPチャネルMOSトランジスタ27d−1、NチャネルMOSトランジスタ27d−2、このNチャネルMOSトランジスタ27d−2と接地間に直列接続された抵抗R11、NチャネルMOSトランジスタ27d−4、これら抵抗R11、トランジスタ27d−4に並列接続された抵抗R12、前記トランジスタ27d−1、27d−2の接続ノードと出力端間に接続されたインバータ回路27d−3、前記トランジスタ27d−1、27d−2の接続ノードと接地間に接続されたキャパシタCにより構成されている。前記抵抗R11の抵抗値は、抵抗R12の抵抗値より小さく設定されている(R11<R12)。また、トランジスタ27d−4のゲートには信号TMCTが供給されている。
【0047】
上記構成において、ポンプ回路15の出力電圧VPPが目的の電圧より低い場合、第1の実施形態と同様に比較器17の出力信号Vpon_pがハイレベル、出力信号Vpon_nがローレベルとなっている。このため、ORゲート23の入力条件が成立し、第1の信号経路20aが動作する。
【0048】
すなわち、信号OSTがハイレベルになると、ORゲート21の出力信号に応じて3個のパルス発生器22、24、25が順次動作し、各パルス発生器22、24、25はパルス信号を連続して出力する。パルス発生器24、25から出力される信号A,Bは、バッファ回路14に供給され、バッファ回路14から出力される信号C、D、Eに応じてポンプ回路15が駆動される。この状態において、比較器17は、パルス発生器22から供給される信号Vonの1サイクル毎に基準電圧Vrefと電圧検出回路16の出力電圧Vppmoniとを比較する。
【0049】
上記比較の結果、ポンプ回路15の出力電圧VPPが目的の電圧に到達すると、比較器17の出力信号Vpon_pがローレベル、出力信号Vpon_nがハイレベルとなる。このため、ORゲート23の入力条件が不成立となり、ORゲート26の入力条件が成立し、第2の信号経路20bが有効になる。したがって、パルス発生器22の出力信号はORゲート26を介してパルス発生器27に供給されるため、パルス発生器24、25は停止し、ポンプ回路15も停止する。この状態において、比較器17は、パルス発生器22から供給される信号Vonの1サイクル毎に基準電圧Vrefと電圧検出回路16の出力電圧Vppmoniとを比較する。この結果、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより低下すると、再び、パルス発生器24、25が動作され、ポンプ回路15が駆動される。
【0050】
上記第2の実施形態によれば、ポンプ回路15を動作させる場合と停止させる場合で別の経路に信号を通すことによりポンプ回路15を制御し、しかも、2つのパルス発生器24、25が発振器の代わりとして働いている。このため、発振器11を省略でき、構成及び設計を容易化できる。
【0051】
また、エッジトリガータイプの遅延回路を用いたパルス発生器24,25により発振器を構成し、これによってポンプ回路を制御している。このため、ポンプ動作の1サイクルが完了した時点でポンプが停止する。このため、リップルを小さくでき、デカップリングキャパシタの容量を小さくできる。
【0052】
さらに、ポンプ回路の起動と停止がポンプ動作の途中で終了しない。このため、ポンプ回路は常に安定した状態から起動し安定した状態で停止する。したがって、ノイズの発生を防止できる利点を有している。
【0053】
また、ポンプ回路15の停止時に動作するパルス発生器27は、信号TMCTにより、発生される信号のパルス幅を調整することが可能とされている。このため、例えばパルス発生器27のパルス幅を大きくすることにより、ポンプ停止時の消費電流を削減できる。
【0054】
(第3の実施形態)
図21は、第3の実施形態に係る昇圧回路を示している。第3の実施形態において、第1の実施形態と同一部分には同一符号を付している。
【0055】
第3の実施形態は、第1の実施形態と異なり、2つの発振器31、32、ORゲート33、34、35を有している。
【0056】
信号OSTは、反転されてORゲート33の入力端に供給される。このORゲート33の入力端には発振器31、32の出力信号及び比較器17の出力信号Vpon_nが供給されている。このORゲート33の出力信号は発振器31に供給される。ORゲート34の入力端には、発振器31、32の出力信号及び比較器17の出力信号Vpon_pが供給されている。このORゲート34の出力信号は発振器32に供給される。この発振器32は、信号TMCTにより発振周期が制御される。発振器32の出力信号はORゲート35の入力端に供給される。さらに、発振器31の出力信号はタイミング発生器13に供給されるとともにORゲート35に供給される。ORゲート35の出力信号は信号Vonとして比較器17に供給される。比較器17は電圧検出回路16の出力電圧Vppmoniと基準電圧Vrefとを比較し、前記信号Vpon_p、Vpon_nを出力する。
【0057】
第3の実施形態の動作は、第2の実施形態とほぼ同様であり、ポンプ回路15の動作状態と停止状態によって、信号の伝わる経路が変わる。すなわち、ポンプ回路15が動作するとき、発振器31が動作し、ポンプ回路15が停止状態の場合、発振器31が停止し、発振器32が動作する。
【0058】
電圧検出回路16の出力信号Vppmoniが基準電圧Vrefより低い場合、比較器17の出力信号Vpon_pがハイレベル、信号Vpon_nがローレベルとなっている。この状態において、信号OSTがハイレベルとなると、発振器31が発振を開始し、この発振器31の出力信号はタイミング発生器13、バッファ回路14を介してポンプ回路15に供給される。このため、ポンプ回路15が動作し、昇圧動作が開始される。また、発振器31の出力信号はORゲート35を通り信号Vonとして比較器17に供給される。このため、比較器17において、発振器31から出力される信号の1サイクル毎に基準電圧Vrefと電圧検出回路16の出力電圧Vppmoniとが比較される。
【0059】
一方、上記比較器17の比較の結果、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより大きくなると、比較器17の出力信号は、信号Vpon_pがローレベル、信号Vpon_nがハイレベルとなる。このため、発振器31が停止され、発振器32が動作される。この状態において、比較器17はORゲート35を介して供給される発振器32の出力信号に応じて、比較動作を実行する。この結果、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより小さくなると、上述したように、ポンプ動作が再開される。
【0060】
上記第3の実施形態によっても、第1、第2の実施形態と同様の効果を得ることが可能である。
【0061】
また、発振器32は信号TMCTのレベルに応じて発振周期を制御可能とされている。このため、ポンプ回路15の出力電圧を使用する回路の活性化時と停止時とで、消費電流を変えることができる。したがって、例えばチップがスタンドバイ状態のとき、発振器32の発振周期を長くして、消費電流を削減することが可能である。
【0062】
(第4の実施形態)
図22は、第4の実施形態に係る昇圧回路を示している。第4の実施形態において、第3の実施形態と同一部分には同一符号を付し異なる部分について説明する。
【0063】
第4の実施形態は第3の実施形態と異なり、発振器31、32、及びタイミング発生器13を用いずに、2つのパルス発生器の出力信号により、バッファ回路14を制御する。このため、第4の実施形態は、例えばワンショットマルチバイブレータにより構成されたパルス発生器41〜44、ORゲート45〜48をさらに有している。ORゲート45の入力端には、パルス発生器42、44の出力信号、及び比較器17の出力信号Vpon_nが供給される。このORゲート45の出力信号は、パルス発生器41を介してORゲート46の一方入力端に供給される。このORゲート46の他方入力端には信号OSTが反転されて供給される。このORゲート46の出力信号はパルス発生器42に供給される。前記パルス発生器41の出力信号A、及びパルス発生器42の出力信号Bは、バッファ回路14に供給される。
【0064】
また、ORゲート47の入力端には、パルス発生器42、44の出力信号、及び比較器17の出力信号Vpon_pが供給される。このORゲート47の出力信号は、パルス発生器43を介してパルス発生器44に供給される。このパルス発生器44には、信号TMCTが供給されている。前記パルス発生器41、43の出力信号はORゲート48に供給される。このORゲート48の出力信号は信号Vonとして比較器17に供給される。
【0065】
図23は、第4の実施形態の動作を示している。第4の実施形態の動作は、第3の実施形態とほぼ同様であり、ポンプ回路15の動作状態と停止状態によって、信号の伝わる経路を変わる。すなわち、ポンプ回路15が動作するとき、パルス発生器41、42が動作し、ポンプ回路15が停止状態の場合、パルス発生器41、42が停止し、パルス発生器43、44が動作する。
【0066】
電圧検出回路16の出力信号Vppmoniが基準電圧Vrefより低い場合、比較器17の出力信号Vpon_pがハイレベル、信号Vpon_nがローレベルとなっている。この状態において、信号OSTがハイレベルとなる。パルス発生器41、42が発振を開始し、これらパルス発生器41、42の出力信号A、Bは、バッファ回路14を介してポンプ回路15に供給される。このため、ポンプ回路15が動作し、昇圧動作が開始される。また、パルス発生器41の出力信号はORゲート48を通り信号Vonとして比較器17に供給される。このため、比較器17において、パルス発生器41から出力される信号の1サイクル毎に基準電圧Vrefと電圧検出回路16の出力電圧Vppmoniとが比較される。
【0067】
一方、上記比較器17の比較の結果、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより大きくなると、比較器17の出力信号は、信号Vpon_pがローレベル、信号Vpon_nがハイレベルとなる。このため、パルス発生器41、42が停止され、パルス発生器43、44が動作される。この状態において、比較器17はORゲート48を介して供給されるパルス発生器43の出力信号に応じて、比較動作を実行する。この結果、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより小さくなると、上述したように、ポンプ動作が再開される。
【0068】
上記第4の実施形態によっても、第1乃至第3の実施形態と同様の効果を得ることが可能である。
【0069】
図24は、前記パルス発生器41、42の変形例を示している。図22に示す回路は、パルス発生器41とパルス発生器42の間に接続されたORゲート46に信号OSTが供給されていた。これに対して、図23に示す回路は、直列接続されたパルス回路51、52のうち、パルス回路51にORゲート53を介して信号OSTが供給されている。さらに、制御信号TMCTは、パルス発生器51、52に供給されている。また、信号Aは、信号Vonとして比較器に供給される。
【0070】
図25は、図24の動作を示す波形図である。
【0071】
図25に示すようなパルス発生器によっても、第4の実施形態を構成できる。
【0072】
(第5の実施形態)
図26は、第5の実施形態を示すものであり、DC−DCコンバータを降圧回路60に適用した場合を示している。第5の実施形態において、第1乃至第4の実施形態と同一部分には同一符号を付している。
【0073】
図26において、発振器11は、信号OSTに応じて発振する。発振器11の出力信号S1は駆動回路(DRV)61を介してPチャネルMOSトランジスタ62のゲートに供給される。このトランジスタ62の電流通路の一端には外部電源(VEXT)、例えば電源電圧VDDが供給され、他端は抵抗R1の一端に接続される。これらトランジスタ62と抵抗R1の接続ノード(出力ノード)より、降圧電圧、例えば内部電源(VINT)が出力される。比較器17は、発振器11から出力される信号Vonに応じて電圧検出回路16の出力電圧Vppmoniと基準電圧Vrefとを比較する。比較器17の出力信号Vpon_pは、駆動回路(DRV)61に供給される。
【0074】
図27は、上記駆動回路61の一例を示している。この駆動回路61は、サイズの大きなPチャネルMOSトランジスタ62を駆動するため、複数のインバータ回路61a〜61e、及びNANDゲート61h、インバータ回路61iにより構成されている。NANDゲート61hには、発振器11の出力信号S1と比較器17の出力信号Vpon_pが供給されている。このNANDゲート61hの出力信号はインバータ回路61iを介してインバータ回路61aに供給される。インバータ回路61a〜61eを構成するPチャネルMOSトランジスタ、及びNチャネルMOSトランジスタは、順次チャネル幅が広くされている。すなわち、インバータ回路61aを構成するPチャネルMOSトランジスタ、及びNチャネルMOSトランジスタのチャネル幅は最も狭く設定され、インバータ回路61eを構成するPチャネルMOSトランジスタ、及びNチャネルMOSトランジスタのチャネル幅は最も広く設定されている。
【0075】
上記構成において、信号OSTがハイレベルとなると、発振器11は発振する。電圧検出回路16の出力信号Vppmoniが基準電圧Vrefより高い場合、比較器17の出力信号Vpon_pはローレベルとなっている。このため、パルス発生器11の出力信号は、駆動回路61に供給される。駆動回路61を構成する複数のインバータ回路61a〜61eは順次高い電圧を出力し、インバータ回路61eの出力電圧はPチャネルMOSトランジスタ62のゲートに供給される。このため、トランジスタ62がオンし、電源電圧VDDより閾値電圧分低い内部電圧VINTを出力する。
【0076】
比較器17は、発振器11から出力される信号Vonの1サイクル毎に基準電圧Vrefと電圧検出回路16の出力電圧Vppmoniとを比較する。比較器17の比較の結果、電圧検出回路16の出力電圧Vppmoniが基準電圧Vrefより大きくなると、比較器17の出力信号は、信号Vpon_pがロウレベルとなる。このため、駆動回路61を構成するNANDゲート61の入力条件が不成立となり、駆動回路61が停止される。
【0077】
上記第5の実施形態によれば、比較器17は発振器11の出力信号Vonに応じて、発振器11の出力信号S1の1サイクル毎に電圧検出回路16の出力電圧Vppmoniと基準電圧Vrefとを比較し、この比較結果に応じて駆動回路61の動作を制御している。したがって、出力ノードから出力される内部電圧VINTは、発振器11の出力信号の1サイクル毎に制御されるため、リップルの少ない降圧電圧を発生することができる。
【0078】
しかも、降圧電圧に含まれるリップルが少ないため、デカップリングキャパシタの容量を小さくすることができる。したがって、チップサイズの大型化を防止できる。
【0079】
なお、本発明は、上記第1乃至第5の実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【0080】
【発明の効果】
以上、詳述したように本発明によれば、出力電圧のリップルを低減でき、ノイズの発生を防止することが可能なDC−DCコンバータを提供できる。
【図面の簡単な説明】
【図1】第1の実施形態を示すものであり、DC−DCコンバータを昇圧回路に適用した場合を示す構成図。
【図2】図1に示す比較器の一例を示す回路図。
【図3】図1に示す発振器の一例を示す回路図。
【図4】図1に示すタイミング発生器の一例を示す回路図。
【図5】図4に示すパルス発生器の一例を示す回路図。
【図6】図5の動作を示す波形図。
【図7】図4に示すタイミング発生器の一例を示す回路図。
【図8】図7の動作を示す波形図。
【図9】図1に示すバッファ回路の一例を示す回路図。
【図10】図9の動作を示す波形図。
【図11】図1に示すポンプ回路の一例を示す回路図。
【図12】図1の動作を示す波形図。
【図13】第2の実施形態を示すものであり、DC−DCコンバータを昇圧回路に適用した場合を示す構成図。
【図14】図13に示すパルス発生器の一例を示す回路図。
【図15】図14の動作を示す波形図。
【図16】図13に示すパルス発生器の一例を示す回路図。
【図17】図16の動作を示す波形図。
【図18】図14に示す遅延回路の一例を示す回路図。
【図19】図14、図16に示す遅延回路の一例を示す回路図。
【図20】図16に示す遅延回路の一例を示す回路図。
【図21】第3の実施形態に係る昇圧回路を示す構成図。
【図22】第4の実施形態に係る昇圧回路を示す構成図。
【図23】図22の動作を示す波形図。
【図24】図22に示すパルス発生器の変形例を示す構成図。
【図25】図24の動作を示す波形図。
【図26】第5の実施形態を示すものであり、DC−DCコンバータを降圧回路に適用した場合を示す構成図。
【図27】図26の駆動回路の一例を示す回路図。
【図28】従来の昇圧回路の一例を示す構成図。
【符号の説明】
10…昇圧回路、11、31、32…発振器、13、13b…タイミング発生回路、14…バッファ回路、15…ポンプ回路、16…電圧検出回路、17…比較器、13a、22、24、25、27、41〜44、51、52…パルス発生器、13a−3、13b−2、22c、22d、27c、27d…遅延回路、60…降圧回路、61…駆動回路、62…PチャネルMOSトランジスタ。
Claims (13)
- 信号を発振する発振器と、
前記発振器の出力信号に応じて第1の電圧と異なる第2の電圧を発生する電圧発生回路と、
前記電圧発生回路の出力電圧を検出する電圧検出回路と、
前記発振器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧発生回路の動作を制御する比較器と
を具備することを特徴とするDC−DCコンバータ。 - 前記電圧発生回路は、前記発振器の出力信号に応じて前記第1の電圧を昇圧し、前記第2の電圧を発生するポンプ回路であることを特徴とする請求項1記載のDC−DCコンバータ。
- 前記電圧発生回路は、前記第1の電圧と出力端の相互間に接続されたトランジスタと、前記発振器の出力信号に応じて前記トランジスタを駆動し、前記第1の電圧を降圧して、前記出力端より前記第2の電圧を発生させる駆動回路とを具備することを特徴とする請求項1記載のDC−DCコンバータ。
- 信号を発振する発振器と、
前記発振器の出力信号に応じて、タイミングの異なる複数の信号を発生するタイミング発生器と、
前記タイミング発生器の出力信号に応じて第1の電圧より高い第2の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記発振器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記タイミング発生器の動作を制御する比較器と
を具備することを特徴とするDC−DCコンバータ。 - 前記発振器は、
直列接続された複数のインバータ回路と、
前記各インバータ回路の出力端に直列接続された抵抗成分と容量成分とを具備し、
前記抵抗成分及び容量成分の一方を変更することで発振周波数を変化させることを特徴とする請求項4記載のDC−DCコンバータ。 - 入力信号に応じて第1のパルス信号を出力する第1のパルス発生器と、
前記第1のパルス発生器の出力信号が供給される第1、第2のスイッチ回路と、
前記第1のスイッチ回路を介して供給される前記第1のパルス発生器の出力信号に応じて第2のパルス信号を出力する第2のパルス発生器と、
前記第2のパルス発生器の出力信号に応じて第1の電圧を昇圧した第2の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記第1のパルス発生器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第1のスイッチ回路をオフとし、前記第2のスイッチ回路をオンとする比較器と、
前記第2のスイッチ回路を介して供給される前記第1のパルス発生器の出力信号に応じて第3のパルス信号を発生し前記第1のパルス発生器に供給する第3のパルス発生器と
を具備することを特徴とするDC−DCコンバータ。 - 前記第1乃至第3のパルス発生器は、エッジトリガ型のパルス発生器により構成されることを特徴とする請求項6記載のDC−DCコンバータ。
- 第1のパルス信号を出力する第1の発振器と、
第2のパルス信号を出力する第2の発振器と、
前記第1の発振器の出力信号に応じて、タイミングの異なる複数の信号を生成するタイミング発生器と、
前記タイミング発生器の出力信号に応じて第1の電圧を昇圧した第2の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記第1、第2の発振器の一方から供給される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第1の発振器をオフとし、前記第2の発振器をオンとする比較器と
を具備することを特徴とするDC−DCコンバータ。 - 前記タイミング発生器は、エッジトリガ型のパルス発生器を含み、ポンプ回路は前記発振器からの信号が遮断されたとき、前記タイミング発生器の出力信号に応じて1回分のポンプ動作を完了することを特徴とする請求項4又は8記載のDC−DCコンバータ。
- 複数の第1のパルス信号を出力する第1のパルス発生器と、
第2のパルス信号を出力する第2のパルス発生器と、
前記第1のパルス発生器から出力される第1のパルス信号に応じて第1の電圧を昇圧した第2の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記第1、第2の発振器の一方から供給される第1又は第2のパルス信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第1のパルス発生器をオフとし、前記第2のパルス発生器をオンとする比較器と
を具備することを特徴とするDC−DCコンバータ。 - 前記第1、第2のパルス発生器は、エッジトリガ型のパルス発生器により構成されることを特徴とする請求項10記載のDC−DCコンバータ。
- 信号を発振する発振器と、
第1の電源と出力端の相互間に接続されたトランジスタと、
前記発振器の出力信号に応じて前記トランジスタを駆動する駆動回路と、
前記出力端から出力される電圧を検出する電圧検出回路と、
前記発振器から出力される信号の1サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記駆動回路の動作を制御する比較器と
を具備することを特徴とするDC−DCコンバータ。 - 前記駆動回路は、サイズの異なる複数のトランジスタにより構成された複数のインバータ回路を含むことを特徴とする請求項12記載のDC−DCコンバータ。
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