JP3765562B2 - 電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタと容量素子で構成した昇圧回路を内蔵する電子機器に関する。
【０００２】
【従来の技術】
図１８に、従来の昇圧システムを示す。図１８において、電源１８０１は、起電圧Ｖｐを発生する。発振回路１８０２は、電源１８０１の起電圧Ｖｐで駆動し、クロック信号Ｐ１を出力する。昇圧回路１８０３は、クロック信号Ｐ１を用いて電源１８０１の電圧を昇圧し、昇圧電圧Ｖｄｄを昇圧電圧出力端子１８０４に出力する。
【０００３】
図１９に、図１８で示す昇圧回路１８０３の回路図を示す。図１９において、１９０１は、図１８で示す電源１８０１の起電圧Ｖｐを入力する起電圧入力端子、１９０２は、図１８で示す発振回路１８０２から出力したクロック信号Ｐ１の一つである第１のクロック信号Ｐ１１を入力する第１のクロック信号入力端子、１９０３は、前記クロック信号Ｐ１の一つである第２のクロック信号Ｐ１２を入力する第２のクロック信号入力端子、１９０４は、昇圧電圧Ｖｄｄを出力する昇圧電圧出力端子、１９０５は昇圧ユニット、１９１４は、ダイオードである。
【０００４】
また、昇圧ユニット１９０５を直列接続する個数が多いほど昇圧倍数は多くなる。昇圧ユニット１９０５において、１９１０は、入力端子、１９１１は、昇圧電圧出力端子、１９１２は、第１のクロック信号Ｐ１１を入力する第１のクロック信号入力端子、１９１３は、第２のクロック信号Ｐ１２を入力する第２のクロック信号入力端子であり、１９０６，１９０７は、ダイオード、１９０８，１９０９は、コンデンサーである。
【０００５】
なお、上記第１のクロック信号Ｐ１を反転した信号が、第２のクロック信号Ｐ２である。また、回路動作については、既に良く知られているので省略する。
【０００６】
【発明が解決しようとする課題】
上記従来の電圧昇圧システムは、先ず、昇圧回路においては、ダイオードが複数必要であり、該ダイオードによる損失があるという欠点がある。該ダイオードには、順方向電圧降下を減らすためにショットキーダイオードが良く用いられる。しかし、該ショットキーダイオードを用いても、順方向電圧損失による電圧損失、電力損失は避けられず、該ショットキーダイオード１個につき０．２Ｖ程度の損失があるという問題がある。
【０００７】
次に、上記従来の昇圧システムにおいては、電源の電圧を検出する手段が無いので、電源の電圧に応じて、昇圧回路の昇圧倍数を適切な値に設定できない。つまり、該昇圧システムの昇圧電圧をある電圧で２次電池等に充電する場合の、電源の電圧が高く、昇圧倍数が少なくても充電できる場合でも、わざわざ損失の大きい高い昇圧倍数の昇圧回路を介して充電するため、充電効率が低下したり、昇圧電圧で、ＩＣ等を駆動する場合、電源の電圧がさらに高くなり、昇圧電圧がＩＣ等の駆動電圧の上限をオーバーしたりといった問題がある。
【０００８】
【課題を解決するための手段】
本発明は、第１の手段として、線形スイッチング素子であるＭＯＳトランジスタを用いて、コンデンサーを充放電させ、昇圧を行う昇圧回路を設ける。ＭＯＳトランジスタは、シリコン基板上に集積できるので、従来の昇圧回路よりも小型化できる。また、ダイオードの様な非線形素子を使用しないので、昇圧損失の少ない昇圧回路が得られ、効率の良い昇圧システムが得られる。
【０００９】
第２の手段として、電圧検出回路を設け、電源の電圧を検出し、電源の電圧に応じた検出信号出力し、昇圧回路は、該検出信号を受け、昇圧倍数を変化する構成とした。該構成とする事で、電源の電圧に応じた昇圧倍数で昇圧し、昇圧電圧を２次電池等に充電できるので、充電損失が少なく、さらに、昇圧電圧でＩＣ等を駆動する場合、電源の電圧がある程度高くなっても、昇圧電圧がＩＣ等の駆動電圧の上限をオーバーする事を防止できる昇圧システムが得られる。
【００１０】
【発明の実施の形態】
以下では、Ｐ型基板ＮウェルプロセスでＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを構成した場合について述べる。
本発明の昇圧システムの昇圧回路は、Ｎチャネル型ＭＯＳトランジスタ、あるいは、Ｐチャネル型ＭＯＳトランジスタで、コンデンサーを充放電することで昇圧する構成とする。
【００１１】
上記本発明の昇圧システムの昇圧回路は、上記構成を基本とする方式であれば、どの様な方式でも良いが、第１の方式として、コンデンサーの第１の電極をＧＮＤ端子に接続し、該コンデンサーの第２の電極に入力電圧を供給し、その後、該第１の電極に入力電圧を供給することで、該第２の電極に発生した入力電圧の２倍の昇圧電圧を出力するという行為を繰り返すことにより２倍昇圧する昇圧回路を複数直列接続し、（２ｎ）倍昇圧を行う方式、あるいは、第２の方式として、複数のコンデンサーを並列に充電し、その後、直列に接続することによって（１＋ｎ）倍昇圧を行う方式、さらには、第３の方式として、前記従来の昇圧回路のダイオードをＭＯＳトランジスタに変えた（１＋ｎ）倍昇圧を行う方式の３方式を推奨する。
【００１２】
また、本発明の昇圧システムの昇圧回路は、該昇圧回路を構成するＭＯＳトランジスタは、ＧＮＤ電位に放電する役目のＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタで良いが、電圧を供給する役目のＭＯＳトランジスタは、その供給する電圧に応じてＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを使い分けることでより高昇圧効率化が図れ、さらに、より低電圧からの昇圧が可能になる。例えば、該ＭＯＳトランジスタが供給する電圧が、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧の絶対値よりも、ある程度高い電圧以上であれば、Ｐチャネル型ＭＯＳトランジスタを用い、その電圧未満であれば、Ｎチャネル型ＭＯＳトランジスタを用いると良い。
【００１３】
また、本発明の昇圧システムの発振回路は、該発振回路からのクロック信号をゲートに受けるＭＯＳトランジスタの能力を最大限に発揮させるために、一番高い電圧、つまり、昇圧電圧の波高値のクロック信号とするために、電源は昇圧電圧とすることを推奨する。さらに、電源の電圧が変動する場合、電源の電圧に応じた最適な昇圧電力を得るため、クロック信号を電源の電圧に応じて変動するようにする。つまり、電源の電圧に応じて、前記発振回路は出力するクロック信号の周波数を変動するようにすることを推奨する。
【００１４】
一方、本発明の昇圧システムは、電源の電圧を検出する電圧検出回路を設け、該電圧検出回路の出力する電源の電圧に応じた検出信号に応じて昇圧回路の昇圧倍数を変更する構成とすることを推奨する。
上記本発明の電圧検出回路は、低消費電流化のため間欠動作させることを推奨し、該電圧検出回路を間欠動作させるために、新たに間欠パルス発生回路と信号記憶回路を設け、該電圧検出回路を、該間欠パルス発生回路で発生させた間欠パルスで間欠動作させ、該電圧検出回路の動作時に出力する検出信号を、該信号記憶回路を介して昇圧回路に入力し、該電圧検出回路が動作しているときの検出信号を、次回の動作まで昇圧回路に出力し続ける構成とすることを推奨する。
【００１５】
さらに、本発明の昇圧システムの各回路は、さらなる低電圧動作化のために、該昇圧システムの各回路を構成するＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタならＮ型のゲートで構成、つまり、しきい値電圧の絶対値を下げても、オフリーク電流を抑えられる構成とすることで、各ＭＯＳトランジスタのしきい値電圧の絶対値を低くすることを推奨する。
【００１６】
また、本昇圧システムの電源は、起電圧を発生する物であればどんな物でよいが、起電圧の変動する熱電変換素子、太陽電池、電圧を充電したコンデンサーの昇圧に有効であり、特に、上記した様に本昇圧システムは、低電圧動作化、高昇圧効率化できる特徴を有しているので、容積の割には起電圧が得られない熱電変換素子の昇圧に用いることで、熱電変換素子の容積を縮小でき、熱電変換素子を電源とした腕時計等の小型の携帯機器が実現できる。
【００１７】
【実施例】
本発明における実施例を図を元に説明する。
なお、断りがない限り、電源は、低電位側をＧＮＤ端子、高電位側をＶｄｄ端子とし、回路は、Ｐ基板Ｎウェルプロセスで作製したＣＭＯＳトランジスタで、Ｐ基板をＧＮＤ端子とした構成の場合について述べる。よって、全Ｎチャネル型ＭＯＳトランジスタの基板は共通でありＧＮＤ端子に接続する。また、”ハイ”は昇圧電圧Ｖｄｄの電圧レベルの信号、”ロウ”はＧＮＤレベルの信号を意味する。
【００１８】
図１は、本発明における実施例である熱電変換素子の昇圧システムのブロック図である。熱電変換素子１０１と発振回路１０３と間欠パルス発生回路１０４と電圧検出回路１０５と信号記憶回路１０６と昇圧回路１０７とダイオード１０２と平滑コンデンサー１０８、１０９とで構成している。
熱電変換素子１０１は、ゼーベック効果の原理によって、発電する素子であり、図示してはいないが、Ｂｉ？Ｔｅ系の材料に不純物を導入し、Ｐ形半導体とＮ形半導体を形成し、各々を接続した素子を複数個直列接続した構成であり、低電位側の電極がＧＮＤ端子であり、発振回路１０３と間欠パルス発生回路１０４と電圧検出回路１０５と信号記憶回路１０６と昇圧回路１０７のＧＮＤ端子に接続し、もう一方の電極から起電圧Ｖｐをとり出す構成であり、内部抵抗約２ｋΩ、起電圧は、温度差１℃で、約０．４Ｖである。
【００１９】
発振回路１０３は、電源端子はＶｄｄに接続し、前記Ｖｐに応じて、発振周波数が変動する構成である。
間欠パルス発生回路１０４は、電源端子はＶｄｄに接続し、該発振回路１０１が出力したクロック信号Ｐ１を元に間欠パルス信号Ｐ２を発生させる回路である。
【００２０】
電圧検出回路１０５は、電源端子はＶｄｄに接続し、前記Ｖｐを検出する回路であり、該Ｖｐに応じた検出信号Ｐ３を出力し、該間欠パルス発生回路１０４からの間欠パルス信号Ｐ２で、間欠動作する構成である。
信号記憶回路１０６は、電源端子はＶｄｄに接続し、該電圧検出回路１０５の動作時の検出信号Ｐ３を、該電圧検出回路１０５の次回の動作時まで記憶し、その記憶した検出信号Ｐ３を記憶信号Ｐ４として出力する回路である。
【００２１】
昇圧回路１０７は、電源端子はＶｄｄに接続し、前記Ｖｐを該Ｖｐよりも高い電圧の昇圧電圧Ｖｄｄに昇圧する回路であり、クロック信号Ｐ１で各ＭＯＳトランジスターをオン、オフし、コンデンサーを充放電することで、昇圧電圧Ｖｄｄを発生させるとともに、記憶信号Ｐ４に応じて昇圧倍数を切り替える構成である。
【００２２】
ダイオード１０２は、Ｖｄｄに昇圧電圧が溜まっていない初期段階に、熱電変換素子１０１の起電圧Ｖｐを昇圧の為の電力として使用する為と、前記Ｖｐが十分高く、昇圧行為が必要ない場合に、そのまま、Ｖｄｄに供給するために設けてあり、熱電変換素子１０１とＶｄｄ間に、熱電変換素子１０１からＶｄｄの方向が順方向となるように接続する。
【００２３】
さらに、熱電変換素子１０１の出力と、Ｖｄｄには、片側をＧＮＤ端子に接続した平滑コンデンサー１０８，１０９を設けてある。
上記構成をとることにより、昇圧回路１０７の昇圧倍数を、熱電変換素子１０１の起電圧に応じて切り替えることができるので、効率良く前記Ｖｐを昇圧電圧Ｖｄｄに昇圧できるとともに、前記Ｖｐが高くなりすぎた場合におこる昇圧電圧Ｖｄｄの過電圧を防止できる。
【００２４】
さらに、電圧検出回路１０５を間欠動作する事により、電圧検出回路１０５の消費電力を少なく抑えることができる。つまり、昇圧に必要な電力を抑えることができるので、昇圧効率が向上する。
なお、ダイオード１０２は、順方向の電圧ドロップの小さいショットキーダイオード、ダイオード接続したスレッショルド電圧の低い（０．１Ｖ）ＭＯＳトランジスタ、あるいは、ダイオード接続したスレッショルド電圧が低く（０．１Ｖ）ゲートとソースあるいはドレインがＰ型あるいはＮ型であるＭＯＳトランジスタを推奨する。
【００２５】
また、本実施例では、熱電変換素子を例に挙げて説明したが、他の外部エネルギーにより発電する素子の起電圧を昇圧するため、あるいは、コンデンサーや、２次電池などの蓄電素子の電圧を昇圧するためにも応用できることは言うまでもない。
図２は、図１に示す昇圧回路１０７の回路図である。第１昇圧回路２０１第２昇圧回路２０２と第３昇圧回路と第４昇圧回路と２入力ＮＡＮＤ回路２０９，２１１，２１３とインバータ回路２１０，２１１，２１４とＰチャネル型ＭＯＳトランジスタ２２３，２２４と平滑コンデンサー２０５，２０６，２０７とダイオード２０８とで構成している。
【００２６】
先ず、各構成要素の接続状態を説明する。
熱電変換素子の起電力であるＶｐを入力する起電力入力端子２１５は、第１昇圧回路２０１の入力端子と、ダイオード２０８の、プラス側の電極に接続する。第１昇圧回路の出力端子は、一方の電極をＧＮＤ端子に接続した平滑コンデンサー２０５のもう片方の電極と、第２昇圧回路２０２の入力端子とに接続する。
【００２７】
第２昇圧回路２０２の出力端子は、一方の電極をＧＮＤ端子に接続した平滑コンデンサー２０６のもう片方の電極と、ダイオード２０８のマイナス側の電極と、Ｐチャネル型ＭＯＳトランジスタ２２３のドレイン端子と、第３昇圧回路２０３の入力端子とに接続する。
第３昇圧回路２０３の出力端子は、一方の電極をＧＮＤ端子に接続した平滑コンデンサー２０７のもう片方の電極と、Ｐチャネル型ＭＯＳトランジスタ２２４のドレイン端子と、第４昇圧回路２０４の入力端子とに接続する。
【００２８】
第４昇圧回路２０４の出力端子は、Ｐチャネル型ＭＯＳトランジスタ２２３と２２４の各々のソースとＮウェルと、昇圧電圧Ｖｄｄを出力する昇圧電圧出力端子２２１に接続する。
発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子２１６は、２入力ＮＡＮＤ回路２０９，２１１，２１３の各々の片方の入力端子に接続する。
【００２９】
電圧検出回路からの検出信号の１つである第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力する第１の検出信号入力端子２１７は、２入力ＮＡＮＤ回路２０９のクロック信号入力端子を接続していない方の入力端子に接続する。
電圧検出回路からの検出信号の１つである第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力する第２の検出信号入力端子２１８は、２入力ＮＡＮＤ回路２１１のクロック信号入力端子を接続していない方の入力端子と、Ｐチャネル型ＭＯＳトランジスタ２２３のゲート端子に接続する。
【００３０】
電圧検出回路からの検出信号の１つである第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力する第３の検出信号入力端子２１９は、２入力ＮＡＮＤ回路２１３のクロック信号入力端子を接続していない方の入力端子と、Ｐチャネル型ＭＯＳトランジスタ２０４のゲート端子に接続する。
２入力ＮＡＮＤ回路２０９の出力端子は、インバータ回路２１０の入力端子と、第１昇圧回路２０１と第２昇圧回路２０２の各々の第２のクロック信号入力端子に接続する。
【００３１】
インバータ回路２１０の出力端子は、第１昇圧回路２０１と第２昇圧回路２０２の各々の第１のクロック信号入力端子に接続する。
インバータ回路２１２の出力端子は、第３昇圧回路の第１のクロック信号入力端子に接続し、インバータ回路２１４の出力端子は、第４昇圧回路の第１のクロック信号入力端子に接続する。
【００３２】
なお、２入力ＮＡＮＤ回路２０９，２１１，２１３と、インバータ回路２１０，２１２，２１４の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子１０７に接続し、各々のＧＮＤ端子は、熱電変換素子の低電圧側電極と接続したＧＮＤ端子２２０に接続する。
次に動作を説明する。
【００３３】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全ての昇圧回路に、クロック信号が入力されなくなるので、全ての昇圧回路が動作せず、昇圧行為は行わない。なお、Ｐチャネル型ＭＯＳトランジスタ２２３，２２４がオンしているが、該両トランジスタを介した昇圧電圧出力端子２２１からの電流の漏れは、該両トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【００３４】
第１の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路２０１と第２昇圧回路２０２のクロック信号が入力されるので、第１昇圧回路２０１と第２昇圧回路２０２のみ動作し、Ｐチャネル型ＭＯＳトランジスタ２２３がオンするので、熱電変換素子の起電圧Ｖｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、さらに第２昇圧回路２０２で約２倍に昇圧され、Ｐチャネル型ＭＯＳトランジスタ２２３を介してＶｄｄに供給される。つまり、昇圧倍数は約４倍であるので、Ｖｄｄは約４倍のＶｐとなる。なお、Ｐチャネル型ＭＯＳトランジスタ２２４もオンしているが、該トランジスタを介した昇圧電圧出力端子２２１からの電流の漏れは、該トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【００３５】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路２０１と第２昇圧回路２０２のクロック信号が入力されるので、第１昇圧回路２０１と第２昇圧回路２０２と第３昇圧回路２０３が動作し、Ｐチャネル型ＭＯＳトランジスタ２２３がオフし、Ｐチャネル型ＭＯＳトランジスタ２２４がオンするので、前記Ｖｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、第２昇圧回路２０２で約２倍に昇圧され、さらに、第３昇圧回路２０３で約２倍に昇圧され、Ｐチャネル型ＭＯＳトランジスタ２２４を介して出力端子２２１に供給される。つまり、昇圧倍数は約８倍であるので、Ｖｄｄは約８倍のＶｐとなる。
【００３６】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全昇圧回路にクロック信号が入力されるので、Ｐチャネル型ＭＯＳトランジスタ２２３，２２４がオフし、全昇圧回路が動作するので、前記Ｖｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、第２昇圧回路２０２で約２倍に昇圧され、第３昇圧回路２０３で約２倍に昇圧され、さらに第４昇圧回路２０４で約２倍に昇圧され、昇圧電圧出力端子２２１から出力される。つまり、昇圧倍数は約１６倍であるので、Ｖｄｄは約１６倍のＶｐとなる。
【００３７】
なお、ダイオード２０８は、後で詳しく説明するが、上記第１昇圧回路２０１と上記第２昇圧回路２０１の特徴が、上記Ｖｄｄの電圧が低い場合に昇圧能力が小さいという特徴があり、上記Ｖｄｄの電圧が低い昇圧初期段階の昇圧速度を、第１昇圧回路２０１と第２昇圧回路２０２を介さずに、第３昇圧回路２０３と第４昇圧回路２０４で昇圧する事で向上させる為に設けた。
【００３８】
つまり、上記構成とする事により、上記したように、電圧検出回路の検出信号を記憶した信号記憶回路の出力信号Ｐ４１，Ｐ４２，Ｐ４３に応じて、昇圧倍数を可変できる昇圧回路が実現できる。
図３は、本発明に於ける、図２で示した第１昇圧回路２０１の回路図である。
先ず、接続について説明する。熱電変換素子の起電圧Ｖｐが入力される入力端子３０２は、Ｎチャネル型ＭＯＳトランジスタ３０６のドレインと、Ｎチャネル型ＭＯＳトランジスタ３０７のソースとに接続し、第１のクロック信号入力端子３０４は、Ｎチャネル型ＭＯＳトランジスタ３０７とＮチャネル型ＭＯＳトランジスタ３０８のゲートに接続し、第２のクロック信号入力端子３０５は、Ｎチャネル型ＭＯＳトランジスタ３０６とＮチャネル型ＭＯＳトランジスタ３０９のゲートに接続し、Ｎチャネル型ＭＯＳトランジスタ３０６のソースは、Ｎチャネル型ＭＯＳトランジスタ３０８のドレインと、コンデンサー３１０の第２の電極に接続し、コンデンサー３１０の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ３０７のドレインと、Ｎチャネル型ＭＯＳトランジスタ３０９のソースとに接続し、昇圧電圧を出力する出力端子３０３は、Ｎチャネル型ＭＯＳトランジスタ３０９のドレインに接続し、ＧＮＤ入力端子３１１は、Ｎチャネル型ＭＯＳトランジスタ３０８のソースに接続する構成である。
【００３９】
次に、動作に付いて説明する。先ず、第１のクロック信号入力端子３０４から入力される第１のクロック信号が、”ハイ”の時、第２のクロック信号入力端子３０５から入力される第２のクロック信号は、”ロウ”となり、Ｎチャネル型ＭＯＳトランジスタ３０７と３０８がオンし、Ｎチャネル型ＭＯＳトランジスタ３０６と３０９がオフするので、コンデンサー３１０の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ３０７を介して、入力端子３０２に供給された電圧が供給されるので、ある電圧Ｖａまで上昇し、該コンデンサーの第２の電極は、Ｎチャネル型ＭＯＳトランジスタ３０８を介してＧＮＤの電圧が供給されるので”ロウ”になる。
【００４０】
次に、第１のクロック信号入力端子３０４から入力される第１のクロック信号が、”ロウ”の時、第の２クロック信号入力端子３０５から入力される第２のクロック信号は、”ハイ”となり、Ｎチャネル型ＭＯＳトランジスタ３０７と３０８がオフし、Ｎチャネル型ＭＯＳトランジスタ３０６と３０９がオンするので、コンデンサー３１０の第２の電極は、Ｎチャネル型ＭＯＳトランジスタ３０６を介して、入力端子３０２に供給された電圧が供給されるので、ある電圧Ｖｂまで上昇する。したがって、該コンデンサーの第１の電極は、前記Ｖａと前記Ｖｂをプラスした電圧まで上昇し、該電圧は、Ｎチャネル型ＭＯＳトランジスタ３０９を介して、出力端子３０３に供給されるので、出力端子３０３の電圧は、ある電圧Ｖｃまで上昇する。
【００４１】
ここで、Ｖａ，Ｖｂ，Ｖｃの値は、Ｎチャネル型ＭＯＳトランジスタがオンしたときに、供給できる最大電圧値と関係し、Ｎチャネル型ＭＯＳトランジスタが、供給する電圧が、該最大電圧値以下であれば、どんな小さな電圧でも、供給できるが、供給する電圧が、該最大電圧値より高ければ、どんなに大きな電圧でも、該最大電圧値までしか供給できない。
【００４２】
つまり、Ｖａは、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０７の該最大電圧値以下のときは、入力端子３０２から供給される電圧と同じ電圧となるが、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０７の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ３０７の該最大電圧値となり、Ｖｂは、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電圧値以下のときは、入力端子３０２から供給される電圧と同じ電圧となるが、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電圧値となり、Ｖｃは、コンデンサー３１０の第１の電極に発生するＶａとＶｂをプラスした値が、Ｎチャネル型ＭＯＳトランジスタ３０９の該最大電圧値以下のときは、ＶａとＶｂをプラスした値と同じ電圧となるが、Ｎチャネル型ＭＯＳトランジスタ３０９の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ３０９の該最大電圧値となる。
【００４３】
なお、上記した各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値とは、各Ｎチャネル型ＭＯＳトランジスタがオンしているときに、各Ｎチャネル型ＭＯＳトランジスタのゲートに入力される各クロック信号の”ハイ”の電圧、つまり、Ｖｄｄから、各Ｎチャネル型ＭＯＳトランジスタのしきい値電圧をマイナスした値である。
【００４４】
つまり、上記第１昇圧回路は、昇圧する電圧が低く、各Ｎチャネル型ＭＯＳトランジスタが、各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値以下の電圧しか供給しなくてよい場合は、効率よく昇圧でき、しかも、どんなに低い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が高い場合、あるいは、前記Ｖｄｄが低い場合で、該昇圧回路の各Ｎチャネル型ＭＯＳトランジスタのどれか一つでも、そのＮチャネル型ＭＯＳトランジスタの該最大電圧値より高い電圧を供給しなくてはならなくなった場合、昇圧効率が悪くなり、さらに、昇圧する電圧がより高くなった場合、あるいは、前記Ｖｄｄがさらに低くなった場合、逆に降圧してしまう場合があるという特徴を有する。
【００４５】
よって、上記第１昇圧回路の各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構成することで、しきい値電圧を下げても、リーク電流を抑えられる構成とし、しきい値電圧を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧できる構成としている。
なお、上記第１昇圧回路は、該第１昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該第１昇圧回路の昇圧効率を良くすることができる。
【００４６】
図４は、本発明に於けいる、図２で示した第２昇圧回路２０２の回路図である。
構成は、図３で示した第１昇圧回路とほとんど同じ構成であり、図３の第１昇圧回路と異なる部分は、図３の第１昇圧回路のＮチャネル型ＭＯＳトランジスタ３０９が、図４の第２昇圧回路では、ドレインをコンデンサー４１０の第１電極に接続し、ソースとＮウェルを出力端子４０３に接続し、ゲートを第１のクロック信号入力端子４０４に接続したＰチャネル型ＭＯＳトランジスタ４０９に置き換わったところだけである。
【００４７】
動作も、各ＭＯＳがオン、オフするタイミングは、図３で示した第１昇圧回路と同じであり、図３の第１昇圧回路と異なるのは、Ｐチャネル型ＭＯＳトランジスタ４０９がオンしたときに、コンデンサー４１０の第１の電極に発生した昇圧電圧が、Ｐチャネル型ＭＯＳトランジスタ４０９が供給できる最低電圧より低い場合、該昇圧電圧がＰチャネル型ＭＯＳトランジスタ４０９のＰ型のドレインからＮ型のＮウェルの順方向がオンする０．６Ｖ未満の場合は、出力端子４０３に全く供給できなく、該昇圧電圧が０．６Ｖ以上の場合は、該昇圧電圧から０．６Ｖをマイナスした値の電圧までしか出力端子４０３に供給できないが、該昇圧電圧が、該最低電圧以上の場合では、該昇圧電圧がどんなに高い電圧でも、出力端子４０３に供給できることである。
【００４８】
なお、上記したＰチャネル型ＭＯＳトランジスタ４０９が供給できる最低電圧とは、Ｐチャネル型ＭＯＳトランジスタが、該トランジスタのドレインからソース、あるいは、ソースからドレインへチャネルを介して供給できる最低の電圧であり、該トランジスタのゲートの電圧から、該トランジスタのしきい値電圧をマイナスした値であるので、図４でのＰチャネル型ＭＯＳトランジスタ４０９の該最低電圧は、Ｐチャネル型ＭＯＳトランジスタ４０９のゲートの”ロウ”の電圧からしきい値をマイナスした値、つまり、ＧＮＤ電圧からマイナスの値のしきい値をマイナスするので、しきい値電圧の絶対値である。
【００４９】
つまり、上記第２昇圧回路は、昇圧しようとする電圧が、Ｎチャネル型ＭＯＳトランジスタ４０７，４０６の該最大電圧以下で、コンデンサー４１０の第１の電極に発生した昇圧電圧が、Ｐチャネル型ＭＯＳトランジスタ４０９の該最低電圧以上の場合、効率よく昇圧できる特徴を有すが、昇圧する電圧が高くなった場合、あるいは、前記Ｖｄｄが低い場合で、昇圧しようとする電圧が、Ｎチャネル型ＭＯＳトランジスタ４０７、Ｎチャネル型ＭＯＳトランジスタ４０６のどちらか一方の該最大電圧を越える場合、昇圧効率が悪化したり、降圧してしまったり、該昇圧電圧が、Ｐチャネル型ＭＯＳトランジスタ４０９の該最低電圧を下回る場合、出力端子４０３に電圧が出力されない特徴も有する。
【００５０】
よって、上記第２昇圧回路の各ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタの場合は、Ｎ型のゲートで構成し、Ｐチャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧でき、さらに、より低い電圧からの昇圧も可能にした。
【００５１】
なお、上記第２昇圧回路は、該第２昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該第２昇圧回路の昇圧効率を良くすることができる。
【００５２】
図５は、図２の第３昇圧回路２０３および第４昇圧回路２０４の回路図である。
構成は、図４で示す第２昇圧回路のＮチャネル型ＭＯＳトランジスタ３０６，３０７のそれぞれを、図５で示すように、Ｐチャネル型ＭＯＳトランジスタソースとＮウェルを入力端子５０２と接続し、ドレインをコンデンサー５１０の第２の電極に接続し、ゲートを第１のクロック信号入力端子５０４に接続したＮチャネル型ＭＯＳトランジスタ５０６と、ドレインを入力端子５０２と接続し、ソースとＮウェルをコンデンサー５１０の第１の電極を接続し、ゲートを第２のクロック信号入力端子５０５と接続したＰチャネル型ＭＯＳトランジスタ５０７に置き換えた構成である。
【００５３】
動作は、各ＭＯＳのオン、オフのタイミングは、図４の第２昇圧回路と同じであるが、Ｐチャネル型ＭＯＳトランジスタ５０７がオンしたとき、入力端子５０２から、コンデンサー５１０の第１の電極に電圧を供給する際、入力端子５０２の電圧が、Ｐチャネル型ＭＯＳトランジスタ５０７の供給できる前記最低電圧未満で、該トランジスタのＰ型のドレインからＮウェルの順方向がオンする０．６Ｖ未満の場合は、まったく供給できなく、０．６Ｖ以上の場合は、入力端子５０２の電圧から０．６Ｖをマイナスした値しか供給できないが、該最低電圧以上の場合は、入力端子５０２の電圧をそのまま供給できることと、Ｐチャネル型ＭＯＳトランジスタ５０６がオンしたとき、入力端子５０２から、コンデンサー５１０の第２の電極に電圧を供給する際、入力端子５０２の電圧がＰチャネル型ＭＯＳトランジスタ５０６の供給できる前記最低電圧未満の場合は、全く供給できないが、入力端子５０２の電圧が、該トランジスタの前記最低電圧以上の場合は、入力端子５０２の電圧がそのまま供給できることが異なる。
【００５４】
つまり、上記第３および第４昇圧回路は、各Ｐチャネル型ＭＯＳトランジスタが供給できる前記最低電圧未満の電圧からの昇圧はできないが、該最低電圧以上の電圧であれば、高い電圧からでも昇圧が可能な特徴を有する。
よって、上記第３昇圧回路の各Ｐチャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、より低い電圧（０．２Ｖ）からの昇圧を可能にした。
【００５５】
なお、上記第３、第４昇圧回路は、該昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該昇圧回路の昇圧効率を良くすることができる。
【００５６】
本実施例の図２で示す昇圧回路１０７は、上記したような特徴を有する第１から第４昇圧回路を、第１昇圧回路が昇圧した電圧を、第２昇圧回路が昇圧し、第２昇圧回路が昇圧した電圧を、第３昇圧回路が昇圧し、第３昇圧回路が昇圧した電圧を第４昇圧回路が昇圧する構成とし、第３昇圧回路が昇圧できる電圧までの昇圧を第２昇圧回路が昇圧し、第２昇圧回路が昇圧できる電圧まで、第１昇圧回路が昇圧することにより、Ｖｄｄが０．３Ｖ以上あり、起電力入力端子２１５から入力された前記Ｖｐが０．０５Ｖ以上あれば、昇圧できる特徴を有す。
【００５７】
本実施例では、図１に示すように、上記構成の昇圧回路１０７で、熱電変換素子１０１の起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧システムを実現した。
なお、図２で示す本実施例の昇圧回路は、前記した性能の熱電変換素子の起電圧を、時計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる電圧まで昇圧する設計であるが、異なった性能の熱電変換素子や、他の発電素子の起電圧を昇圧する場合や、コンデンサーや２次電池などの蓄電素子の電圧を昇圧する場合などの、昇圧する電圧が異なる場合、あるいは、駆動するＩＣの必要な電圧が異なる場合などの、必要な昇圧電圧値が異なる場合は、第１昇圧回路や、第３昇圧回路をさらに複数個直列接続するとか、第１昇圧回路を複数個直列接続した後に第３昇圧回路を複数個直列接続した構成とするとか、第３昇圧回路のみを複数直列接続しただけの構成とするといったような設計変更をすればよいことは言うまでもない。
【００５８】
図６は、図１で示す昇圧回路１０７を、図２で示す昇圧回路の構成とは別の構成とした場合の昇圧回路６０８の回路図である。第１昇圧回路６０１から第１５昇圧回路６０６までの計１５個の昇圧回路と、２入力ＮＡＮＤ回路６１７，６１９，６２１と、インバータ回路６１６，６１８，６２０と、Ｐチャネル型ＭＯＳトランジスタ６２２とで構成している。
【００５９】
先ず、各構成要素の接続状態を説明する。
熱電変換素子の起電圧であるＶｐを入力する起電力入力端子６０９は、第１昇圧回路６０１の第１の入力端子と、第１昇圧回路６０１から第１５昇圧回路６０６までの各昇圧回路の第２の入力端子とに接続する。第１５昇圧回路６０６以外の各昇圧回路の出力端子は、次に位置する昇圧回路の第１の入力端子に接続し、第１５昇圧回路の出力端子は、Ｐチャネル型ＭＯＳトランジスタ６２２のドレインに接続され、Ｐチャネル型ＭＯＳトランジスタ６２２のソースとＮウェルは、昇圧電圧Ｖｄｄを出力する昇圧電圧出力端子６１０に接続する。
【００６０】
発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子６１１は、２入力ＮＡＮＤ回路６１７，６１９，６２１の各々の片方の入力端子に接続する。
電圧検出回路からの検出信号の一つである第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力する第１の検出信号入力端子６１２は、２入力ＮＡＮＤ６２１のクロック信号入力端子６１１を接続していない方の入力端子に接続する。
【００６１】
電圧検出回路からの検出信号の一つである第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力する第２の検出信号入力端子６１３は、２入力ＮＡＮＤ６１９のクロック信号入力端子６１１を接続していない方の入力端子に接続する。
電圧検出回路からの検出信号の一つである第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力する第３の検出信号入力端子６１４は、２入力ＮＡＮＤ６１７のクロック信号入力端子６１１を接続していない方の入力端子に接続する。
【００６２】
２入力ＮＡＮＤ回路６１７の出力端子は、インバータ回路６１６の入力端子と、第１昇圧回路６０１から第８昇圧回路６０２の各昇圧回路の第２のクロック信号入力端子に接続する。
インバータ回路６１６の出力端子は、第１昇圧回路６０１から第８昇圧回路６０２の各昇圧回路の第１のクロック信号入力端子に接続する。
【００６３】
２入力ＮＡＮＤ回路６１９の出力端子は、インバータ回路６１８の入力端子と、第９昇圧回路６０３から第１２昇圧回路６０４の各昇圧回路の第２のクロック信号入力端子に接続する。
インバータ回路６１８の出力端子は、第９昇圧回路６０３から第１２昇圧回路６０４の各昇圧回路の第１のクロック信号入力端子に接続する。
【００６４】
２入力ＮＡＮＤ回路６２１の出力端子は、インバータ回路６２０の入力端子と、第１３昇圧回路６０５から第１５昇圧回路６０６の各昇圧回路の第２のクロック信号入力端子と、Ｐチャネル型ＭＯＳトランジスタ６２２のゲートとに接続する。
インバータ回路６２０の出力端子は、第１３昇圧回路６０５から第１５昇圧回路６０６の各昇圧回路の第１のクロック信号入力端子とに接続する。
【００６５】
なお、２入力ＮＡＮＤ回路６１７，６１９，６２１と、インバータ回路６１６，６１８，６２０の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子６０８に接続し、各々のＧＮＤ端子は、熱電変換素子の低電圧側の電極と接続したＧＮＤ電位入力端子６１５に接続する。次に動作を説明する。
【００６６】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全ての昇圧回路にクロック信号が入力されなくなるので、全ての昇圧回路は動作せず、昇圧行為は行わない。
第１の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の場合、第１３昇圧回路６０５から第１５昇圧回路６０６にかけての昇圧回路のみにクロック信号が入力されるので、第１３昇圧回路６０５から第１５昇圧回路６０６にかけての昇圧回路が動作する。つまり、昇圧回路が３個動作し、１個の昇圧回路でＶｐの電圧分昇圧するので、熱電変換素子の起電圧Ｖｐに３Ｖｐがプラスされた４Ｖｐの昇圧電圧が、第１５昇圧回路６０６の出力端子から出力される。
【００６７】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の場合、第９昇圧回路６０３から第１５昇圧回路６０６にかけての昇圧回路のみにクロック信号が入力されるので、第９昇圧回路６０３から第１５昇圧回路６０６にかけての昇圧回路が動作する。つまり、昇圧回路が７個動作するので、熱電変換素子の起電圧Ｖｐに７Ｖｐがプラスされた４Ｖｐの昇圧電圧が第１５昇圧回路６０６の出力端子から出力される。
【００６８】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全ての昇圧回路にクロック信号が入力されるので、全昇圧回路が動作する。つまり、昇圧回路が１５個動作するので、熱電変換素子の起電圧Ｖｐに１５Ｖｐがプラスされた１６Ｖｐが第１５昇圧回路６０６の出力端子から出力される。
【００６９】
なお、第１５昇圧回路６０６の出力端子から昇圧電圧が出力されるが、昇圧電圧は常時出力されるのではなく、クロック信号Ｐ１が”ハイ”の時だけ出力され、クロック信号が”ロウ”の時は、該出力端子からは、熱電変換素子の起電圧Ｖｐがそのまま出力される。つまり、該出力端子をそのまま昇圧電圧出力端子６１０に接続すると、クロック信号Ｐ１が”ロウ”の時に、せっかく出力した昇圧電圧が、熱電変換素子の起電圧Ｖｐまで落ちてしまう。そこで、Ｐチャネル型ＭＯＳトランジスタ６２２を設け、該トランジスタをクロック信号Ｐ１が”ハイ”の時はオン、クロック信号Ｐ１が”ロウ”の時はオフさせることで、上記問題をクリアした。
【００７０】
上記してきたように、昇圧回路を図６で示すような構成とすることにより、上記したように、電圧検出回路の検出信号を記憶した信号記憶回路の出力する記憶信号に応じて、昇圧倍数を可変できる昇圧回路が、図２で示す昇圧回路とは異なった構成で実現できる。
図７は、本発明における図６で示した第１から第３昇圧回路の回路図である。
【００７１】
先ず、接続に状態について説明する。
第１の入力端子７０３は、Ｎチャネル型ＭＯＳトランジスタ７０８のドレインに接続し、第２の入力端子７０２は、Ｎチャネル型ＭＯＳトランジスタ７０９のソースに接続し、第１のクロック信号入力端子７０５は、Ｎチャネル型ＭＯＳトランジスタ７０８のゲートに接続し、第２のクロック信号入力端子７０６は、Ｎチャネル型ＭＯＳトランジスタ７０９，７１０のゲートに接続し、Ｎチャネル型ＭＯＳトランジスタ７０８のソースは、Ｎチャネル型ＭＯＳトランジスタ７１０のドレインとコンデンサー７１１の第２の電極とに接続し、コンデンサー７１１の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ７０９のドレインと昇圧電圧を出力する出力端子７０４とに接続し、ＧＮＤ入力端子７０７は、Ｎチャネル型ＭＯＳトランジスタ７１０のソースに接続する構成である。
【００７２】
次に、動作について説明する。
先ず、第１のクロック信号入力端子７０５から入力される第１のクロック信号が”ロウ”の時、第２のクロック信号入力端子７０６から入力される第２のクロック信号は”ハイ”となり、Ｎチャネル型ＭＯＳトランジスタ７０９，７１０がオンし、Ｎチャネル型ＭＯＳトランジスタ７０８がオフするので、コンデンサー７１１の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ７０９を介して、第２の入力端子７０２に供給された熱電変換素子の起電圧Ｖｐが供給されるので、ある電圧Ｖａまで上昇し、該コンデンサーの第２の電極は、Ｎチャネル型ＭＯＳトランジスタ７０８を介してＧＮＤの電圧が供給されるので”ロウ”になる。
【００７３】
次に、第１のクロック信号入力端子７０５から入力される第１のクロック信号が、”ハイ”の時、第２のクロック信号入力端子７０６から入力される第２のクロック信号は、”ロウ”となり、Ｎチャネル型ＭＯＳトランジスタ７０９と７１０がオフし、Ｎチャネル型ＭＯＳトランジスタ７０８がオンするので、コンデンサー７１１の第２の電極は、Ｎチャネル型ＭＯＳトランジスタ７０８を介して、第１の入力端子７０３に供給された電圧が供給されるので、ある電圧Ｖｂまで上昇する。したがって、該コンデンサーの第１の電極は、前記Ｖａと前記Ｖｂをプラスした電圧まで上昇し、該電圧を、出力端子７０４から出力する。
【００７４】
ここで、Ｖａ，Ｖｂの値は、Ｎチャネル型ＭＯＳトランジスタがオンしたときに、供給できる最大電圧値と関係し、Ｎチャネル型ＭＯＳトランジスタが、供給する電圧が、該最大電圧値以下であれば、どんな小さな電圧でも、供給できるが、供給する電圧が、該最大電圧値より高ければ、どんなに大きな電圧でも、該最大電圧値までしか供給できない。
【００７５】
つまり、Ｖａは、第２の入力端子７０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値以下のときは、第２の入力端子７０２から供給される電圧と同じ電圧となるが、第２の入力端子７０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値となり、Ｖｂは、第１の入力端子７０３から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０８の該最大電圧値以下のときは、第１の入力端子７０３から供給される電圧と同じ電圧となるが、第１の入力端子７０３から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０８の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ７０８の該最大電圧値となる。
【００７６】
なお、上記した各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値とは、各Ｎチャネル型ＭＯＳトランジスタがオンしているときに、各Ｎチャネル型ＭＯＳトランジスタのゲートに入力される各クロック信号の”ハイ”の電圧、つまり、Ｖｄｄから、各Ｎチャネル型ＭＯＳトランジスタのしきい値電圧をマイナスした値である。
【００７７】
つまり、上記した図７で示す昇圧回路は、昇圧する電圧が低く、各Ｎチャネル型ＭＯＳトランジスタが、各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値以下の電圧しか供給しなくてよい場合は、効率よく昇圧でき、しかも、どんなに低い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が高い場合、あるいは、前記Ｖｄｄが低い場合で、該昇圧回路の各Ｎチャネル型ＭＯＳトランジスタのどれか一つでも、そのＮチャネル型ＭＯＳトランジスタの該最大電圧値より高い電圧を供給しなくてはならなくなった場合、昇圧効率が悪くなり、さらに、昇圧する電圧がより高くなった場合、あるいは、前記Ｖｄｄがさらに低くなった場合、逆に降圧してしまう場合があるという特徴を有する。
【００７８】
よって、上記した図７で示す昇圧回路の各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構成することで、しきい値電圧を下げても、リーク電流を抑えられる構成とし、しきい値電圧を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧できる構成としている。
なお、上記した図７で示す昇圧回路は、該昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該昇圧回路の昇圧効率を良くすることができる。
【００７９】
図８は、本発明における図６で示した第４から第１５昇圧回路の回路図である。 構成は、図７の昇圧回路とほとんど同じであり、異なる部分は、図７の昇圧回路のＮチャネル型ＭＯＳトランジスタ７０８が、ソースをとＮウェルを第１の入力端子８０３に接続し、ドレインをコンデンサー８１１の第２の電極に接続し、ゲートを第２のクロック信号入力端子８０６に接続したＰチャネル型ＭＯＳトランジスタ８０８に置き換わったところだけである。
【００８０】
動作も図７で示す昇圧回路とほぼ同じであり、異なる点は、Ｐチャネル型ＭＯＳトランジスタ８０８がオンし、第１の入力端子８０３に入力した電圧がＰチャネル型ＭＯＳトランジスタ８０８を介して、コンデンサー８１１の第２の電極に電圧Ｖｂが供給される際の第１の入力端子８０３の電圧と該Ｖｂとの関係であり、第１入力端子８０３の電圧が、チャネル型ＭＯＳトランジスタ５０６の供給できる最低電圧未満の場合は、全く供給できないが、第１の入力端子８０３の電圧が、該トランジスタの前記最低電圧以上の場合は、第１の入力端子８０３の電圧がそのまま供給できるという点が異なる。
【００８１】
なお、上記したＰチャネル型ＭＯＳトランジスタ８０８が供給できる最低電圧とは、Ｐチャネル型ＭＯＳトランジスタが、該トランジスタのドレインからソース、あるいは、ソースからドレインへチャネルを介して供給できる最低の電圧であり、該トランジスタのゲートの電圧から、該トランジスタのしきい値電圧をマイナスした値であるので、Ｐチャネル型ＭＯＳトランジスタ８０８の該最低電圧は、該トランジスタ８０８のゲートの”ロウ”の電圧からしきい値をマイナスした値、つまり、ＧＮＤ電圧からマイナスの値のしきい値をマイナスするので、しきい値電圧の絶対値である。
【００８２】
つまり、上記した図８で示す昇圧回路は、第２の入力端子８０２に入力する電圧が、Ｎチャネル型ＭＯＳトランジスタ８０９の前記最大電圧以下で、第１の入力端子８０３に入力する電圧が、Ｐチャネル型ＭＯＳトランジスタ８０８の該最低電圧以上の場合、効率よく昇圧できる特徴を有すが、第２の入力端子８０２の電圧が、Ｎチャネル型ＭＯＳトランジスタ８０９の該最大電圧以上の場合、昇圧効率が悪化したり、逆に降圧してしまったり、第１の入力端子８０３の電圧が、Ｐチャネル型ＭＯＳトランジスタ８０８の前記最低電圧未満の場合、全く昇圧できなかったりする特徴を有する。
【００８３】
よって、本発明では、上記した図８で示す昇圧回路の各ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタの場合は、Ｎ型のゲートで構成し、Ｐチャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧でき、さらに、より低い電圧からの昇圧も可能にした。
【００８４】
なお、上記した図８に示す昇圧回路は、該昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該昇圧回路の昇圧効率を良くすることができる。
【００８５】
本実施例の図６で示す昇圧回路６０７は、上記したような特徴を有する第１から第３昇圧回路を前段に、そして、上記したような特徴を有する第４から第１５昇圧回路を後段に配置し、第１から第３昇圧回路で、第４から第１５昇圧回路が苦手とする低電圧からの昇圧を行い、第４から第１５昇圧回路で、第１から第３昇圧回路が苦手とする高電圧からの昇圧を行うようにすることで、Ｖｄｄが０．３Ｖ以上あり、熱電変換素子の起電圧Ｖｐが０．０５Ｖ以上あれば、昇圧可能と言う特徴を有することができた。
【００８６】
本実施例では、図１に示すように、上記した図６で示す昇圧回路６０７で、熱電変換素子１０１の起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧システムを実現した。
なお、図６で示す本実施例の昇圧回路は、前記した性能の熱電変換素子の起電圧を、時計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる電圧まで昇圧する設計であるが、異なった性能の熱電変換素子や、他の発電素子の起電圧を昇圧する場合や、コンデンサーや２次電池などの蓄電素子の電圧を昇圧する場合などの、昇圧する電圧が異なる場合、あるいは、駆動するＩＣの必要な電圧が異なる場合などの、必要な昇圧電圧値が異なる場合は、前段に配置した図７で示す昇圧回路の個数、あるいは、後段に配置した図８で示す昇圧回路の個数を、増やす、あるいは、減らすといった設計変更を行えばよいことは言うまでもない。
【００８７】
図９は、図１で示す昇圧回路１０７を、図２、あるいは、図３で示す昇圧回路の構成とは別の構成とした場合の昇圧回路９０７の回路図である。
先ず、接続状態を説明する。
熱電変換素子の起電圧であるＶｐを入力する起電力入力端子９０９は、第１昇圧回路９０１の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１５のドレインとＮチャネル型ＭＯＳトランジスタ９１７のドレインとに接続する。
【００８８】
第８昇圧回路９０６以外の各昇圧回路の出力端子は、次に位置する昇圧回路の入力端子に接続し、第８昇圧回路９０６の出力端子は、昇圧電圧出力端子９１０に接続する。
発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子９１１は、２入力ＮＡＮＤ回路９２７，９２９，９３１の各々の片方の入力端子と、インバータ回路９３６の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１６，９１７のゲートとに接続する。
【００８９】
電圧検出回路からの検出信号の一つである第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力する第１の検出信号入力端子９１２は、２入力ＮＡＮＤ９２７のクロック信号入力端子９１１を接続していない方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１９，９２０のゲートとに接続する。
電圧検出回路からの検出信号の一つである第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力する第２の検出信号入力端子９１３は、２入力ＮＡＮＤ９２９のクロック信号入力端子９１１を接続していない方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９２１，９２２のゲートと、Ｐチャネル型ＭＯＳトランジスタ９２５のゲートとに接続する。
【００９０】
電圧検出回路からの検出信号の一つである第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力する第３の検出信号入力端子９１４は、２入力ＮＡＮＤ９３１のクロック信号入力端子９１１を接続していない方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９２３，９２４のゲートと、Ｐチャネル型ＭＯＳトランジスタ９２６のゲートとに接続する。
【００９１】
２入力ＮＡＮＤ回路９２７の出力端子は、インバータ回路９２８の入力端子と、第１昇圧回路９０１と第２昇圧回路９０２の第２のクロック信号入力端子とに接続する。
インバータ回路９２８の出力端子は、第１昇圧回路９０１と第２昇圧回路９０２の第１のクロック信号入力端子に接続する。
【００９２】
２入力ＮＡＮＤ回路６２９の出力端子は、インバータ回路９３０の入力端子と、第３昇圧回路９０３と第４昇圧回路９０４の第２のクロック信号入力端子とに接続する。
インバータ回路９３０の出力端子は、第３昇圧回路９０３と第４昇圧回路９０４の第１のクロック信号入力端子に接続する。
【００９３】
２入力ＮＡＮＤ回路９３１の出力端子は、インバータ回路９３２の入力端子と、第５昇圧回路９０５から第８昇圧回路９０６の各昇圧回路の第２のクロック信号入力端子に接続する。インバータ回路９３２の出力端子は、第５昇圧回路９０５から第８昇圧回路９０６の第１のクロック信号入力端子に接続する。
【００９４】
インバータ回路９３６の出力端子は、Ｎチャネル型ＭＯＳトランジスタ９１５，９１８のゲートに接続する。
Ｎチャネル型ＭＯＳトランジスタ９１５のソースは、Ｎチャネル型ＭＯＳトランジスタ９１６，９１９，９２１，９２３のドレインに接続し、Ｎチャネル型ＭＯＳトランジスタ９１７のソースは、Ｎチャネル型ＭＯＳトランジスタ９１８，９２０，９２２，９２４のドレインに接続し、Ｎチャネル型ＭＯＳトランジスタ９１６，９１８のソースは、ＧＮＤ端子に接続する。
【００９５】
Ｎチャネル型ＭＯＳトランジスタ９１９のソースは、第１昇圧回路９０１と第２昇圧回路９０２の第３のクロック信号入力端子に接続し、Ｎチャネル型ＭＯＳトランジスタ９２０のソースは、第１昇圧回路の第４のクロック信号入力端子に接続する。
Ｎチャネル型ＭＯＳトランジスタ９２１のソースは、第３昇圧回路９０３と第４昇圧回路９０４の第３のクロック信号入力端子に接続し、Ｎチャネル型ＭＯＳトランジスタ９２２のソースは、第３昇圧回路９０３と第２昇圧回路９０２の第４のクロック信号入力端子に接続する。
【００９６】
Ｎチャネル型ＭＯＳトランジスタ９２３のソースは、第５昇圧回路９０５から第８昇圧回路にかけての各昇圧回路の第３のクロック信号入力端子に接続し、Ｎチャネル型ＭＯＳトランジスタ９２４のソースは、第４の昇圧回路９０４から第８昇圧回路９０６にかけての各昇圧回路の第４のクロック信号入力端子の接続される。
【００９７】
Ｐチャネル型ＭＯＳトランジスタ９２５，９２６のソースとＮウェルは、昇圧電圧出力端子９１０に接続する。
なお、２入力ＮＡＮＤ回路９２７，９２９，９３１と、インバータ回路９２８，９３０，９３２，９３６の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子９０８に接続し、各々のＧＮＤ端子は、熱電変換素子の低電圧側の電極と接続したＧＮＤ電位入力端子９３５に接続する。
【００９８】
また、ＧＮＤ端子に接続するということは、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子９３５と接続することを意味する。
次に動作を説明する。第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全ての昇圧回路の各クロック信号入力端子にクロック信号が入力されなくなるので、全ての昇圧回路は動作せず、昇圧行為は行わない。なお、Ｐチャネル型ＭＯＳトランジスタ９２５，９２６がオンしているが、該両トランジスタを介した昇圧電圧出力端子９１０からの電流の漏れは、該両トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【００９９】
第１の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路９０１の各クロック信号入力端子にクロック信号が入力され、第２昇圧回路９０２の第４のクロック信号入力端子以外のクロック信号入力端子にクロック信号が入力されるので、第１昇圧回路９０１で２Ｖｐ分昇圧され、第２昇圧回路９０２でＶｐ分昇圧され、Ｐチャネル型ＭＯＳトランジスタ９２５がオンするので、Ｐチャネル型ＭＯＳトランジスタ９２５を介して昇圧電圧出力端子９１０に、Ｖｐに３Ｖｐプラスされた４Ｖｐの電圧が供給される。つまり、昇圧電圧は４Ｖｐとなる。なお、Ｐチャネル型ＭＯＳトランジスタ９２６もオンしているが、該トランジスタを介した昇圧電圧出力端子９１０からの電流の漏れは、該両トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【０１００】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路９０１と第２昇圧回路９０２と第３昇圧回路９０３の各昇圧回路の各クロック信号入力端子にクロック信号が入力され、第４昇圧回路９０４の第４のクロック信号入力端子以外のクロック信号入力端子に、クロック信号が入力されるので、第１昇圧回路９０１から第３昇圧回路９０３の各昇圧回路で２Ｖｐ分づつ昇圧され、第４昇圧回路９０４でＶｐ分昇圧され、Ｐチャネル型ＭＯＳトランジスタ９２５がオフし、Ｐチャネル型ＭＯＳトランジスタ２６２がオンするので、Ｐチャネル型ＭＯＳトランジスタ９２６を介して昇圧電圧出力端子９１０に、Ｖｐに７Ｖｐプラスされた８Ｖｐの電圧が供給される。つまり、昇圧電圧Ｖｄｄは８Ｖｐとなる。
【０１０１】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全ての昇圧回路の全てのクロック入力端子にクロック信号が入力されるので、第１から第７の各昇圧回路で２Ｖｐづつ昇圧され、第８昇圧回路で、Ｖｐ分昇圧されるので、昇圧電圧出力端子９１０に、Ｖｐに１５Ｖｐプラスした１６Ｖｐの電圧が供給される。つまり、昇圧電圧Ｖｄｄは、１６Ｖｐとなる。
【０１０２】
なお、各昇圧回路の昇圧分は２ＶｐあるいはＶｐと述べたが、この値となるのは、Ｖｐが、Ｎチャネル型ＭＯＳトランジスタ９１５，９１７，９１９，９２０，９２１，９２２，９２３，９２４の前記した最大電圧値以下の場合、つまり、各昇圧回路の第３あるいは第４のクロック信号入力端子に入力されるクロック信号の波高値がＶｐの場合である。Ｖｐが該最大電圧値より高い場合は、各昇圧回路の第３あるいは第４のクロック信号入力端子に入力されるクロック信号の波高値が該最大電圧値となり、各昇圧回路の昇圧分は、該最大電圧値の２倍あるいは該最大電圧値となる。つまり、昇圧電圧が低下してしまう。
【０１０３】
そこで、本実施例の図９で示す昇圧回路では、該昇圧回路のＮチャネル型ＭＯＳトランジスタ９１５，９１７，９１９，９２０，９２１，９２２，９２３，９２４は、きい値電圧を下げても、リーク電流を抑えられるよう、ゲートをＮ型で構成し、しきい値電圧を極力低く（０．２Ｖ程度）することで、前記Ｖｐがある程度高くても、各昇圧回路の昇圧分を２ＶｐあるいはＶｐとできるようにした。
【０１０４】
上記してきたように、昇圧回路を図９で示すような構成とすることにより、上記したように、電圧検出回路の検出信号を記憶した信号記憶回路の出力する記憶信号に応じて、昇圧倍数を可変できる昇圧回路が、図２あるいは図６で示す昇圧回路とは異なった構成で実現できる。
図１０は、本発明における図９で示した第１と第２昇圧回路の回路図である。
【０１０５】
先ず、接続に状態について説明する。
入力端子１００２は、Ｎチャネル型ＭＯＳトランジスタ１００８のドレインに接続し、Ｎチャネル型ＭＯＳトランジスタのゲートは、第１のクロック信号入力端子１００４に、該トランジスタのソースは、コンデンサー１０１０の第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１００９のドレインとに接続し、コンデンサー１０１の第２の電極は、第３のクロック信号入力端子１００６に接続し、Ｎチャネル型ＭＯＳトランジスタ１００９のゲートは、第２のクロック信号入力端子１００５に、該トランジスタのソースは、コンデンサー１０１１の第１の電極と出力端子１００３とに接続し、コンデンサー１０１１の第２の電極は、第４のクロック信号入力端子１００７に接続する。
【０１０６】
次に、動作を説明する。なお、第３あるいは第４のクロック信号の高い方の電圧をＶｈ、低い方の電圧を”ロウ”とする。
先ず、第４のクロック信号入力端子１００７にクロック信号を入力する場合について説明する。
第１のクロック信号入力端子１００４のクロック信号を”ハイ”、第２のクロック信号入力端子１００５のクロック信号を”ロウ”、第３のクロック信号入力端子１０６のクロック信号を”ロウ”、第４のクロック信号入力端子１００７のクロック信号をＶｈとし、Ｎチャネル型ＭＯＳトランジスタ１００８をオン、Ｎチャネル型ＭＯＳトランジスタ１００９をオフし、コンデンサー１０１０の第１の電極を前の状態からＶｈ分低下させ、コンデンサー１０１１の第１の電極を前の状態からＶｈ分昇圧させることで、入力端子１００２から、Ｎチャネル型ＭＯＳトランジスタ１００８を介して、コンデンサー１０１０の第１の電極に電荷を供給すると同時に、コンデンサー１０１１の第１の電極から出力端子１００３に昇圧電圧を出力する第１の状態と、第１のクロック信号入力端子１００４のクロック信号を”ロウ”、第２のクロック信号入力端子１００５のクロック信号を”ハイ”、第３のクロック信号入力端子１０６のクロック信号をＶｈ、第４のクロック信号入力端子１００７のクロック信号を”ロウ”とし、Ｎチャネル型ＭＯＳトランジスタ１００８をオフ、Ｎチャネル型ＭＯＳトランジスタ１００９をオンし、コンデンサー１０１０の第１の電極をまえの状態からＶｈ分昇圧させ、コンデンサー１０１１の第１の電極を前の状態からＶｈ分低下させることで、コンデンサー１０１０の第１の電極から、Ｎチャネル型ＭＯＳトランジスタ１００９を介して、コンデンサー１０１１の第１の電極に電荷を供給する第２の状態を交互に繰り返し、入力端子１００２から、出力端子１００３に向かって電荷を順次供給することで出力端子１００３から昇圧電圧を出力する。
【０１０７】
この出力端子１００３から出力される昇圧電圧は、各Ｎチャネル型ＭＯＳトランジスタがオンした際、該各Ｎチャネル型ＭＯＳトランジスタのドレインとソース間の電圧差が無くなるまで、ドレインからソースへ電荷が供給できた場合は、コンデンサー１０１０の第１の電極の昇圧電圧は、入力端子１００２電圧にＶｈをプラスした値となり、コンデンサー１０１１の第１の電極の昇圧電圧は、コンデンサー１０１０の昇圧電圧にＶｈをプラスした値となるので、入力端子１００２の電圧に２Ｖｈをプラスした値となるが、どちらか一方のＮチャネル型ＭＯＳトランジスタでも、該トランジスタがオンした際に、該トランジスタのドレインの電圧がソースの電圧よりも高いのに、該トランジスタの前記してきた最大電圧値に該トランジスタのソースの電圧が到達してしまった場合は、そうでない場合よりも低い値となり、場合によっては、入力端子１００２の電圧以下の値、つまり、降圧された値となる場合もある。
【０１０８】
つまり、上記した昇圧回路１００１は、昇圧する電圧が低い場合、あるいは、前記したようにＶｄｄが高く、各Ｎチャネル型ＭＯＳトランジスタの前記最大電圧値が高い場合で、各Ｎチャネル型ＭＯＳトランジスタが、該トランジスタの前記最大電圧値以下の電圧しか供給しなくてよい場合は、効率良く昇圧でき、しかも、どんなに低い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が高い場合、あるいは、前記したようにＶｄｄが低く、各Ｎチャネル型ＭＯＳトランジスタの前記最大電圧値が低い場合で、どちらか一方のＮチャネル型ＭＯＳトランジスタでも該Ｎチャネル型ＭＯＳトランジスタの前記最大電圧値より高い電圧を供給しなくてはならなくなった場合、昇圧効率が悪くなったり、また、昇圧する電圧がさらに高くなったり、Ｖｄｄがさらに低くなったりした場合、逆に降圧してしまう場合があるという特徴を有する。
【０１０９】
よって、上記した図１０で示す昇圧回路の各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構成することで、しきい値電圧を下げても、リーク電流を抑えられる構成とし、しきい値電圧を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧できる構成としている。
次に、第４のクロック信号入力端子１００７にクロック信号を入力しない場合について説明する。
【０１１０】
上記した第４のクロック信号入力端子１００６にクロック信号を入力する場合と異なる点は、コンデンサー１０１１が平滑コンデンサーとなり、昇圧に寄与しない点のみである。つまり、出力端子１００３に出力される昇圧電圧は、前記Ｖｈ分低下するので、入力端子１００２の電圧に前記Ｖｈ分をプラスした値となる。
【０１１１】
図１１は本発明における図９で示した第３から第７昇圧回路の回路図である。構成は、図１０で示す昇圧回路とほとんど同じであり、異なる点は、図１０の昇圧回路のＮチャネル型ＭＯＳトランジスタ１００８を、図１１で示すように、ドレインを入力端子１１０２、ソースとＮウェルをコンデンサー１１１０の第１の電極、ゲートを第２のクロック信号入力端子に接続したＰチャネル型ＭＯＳトランジスタ１１０８に置き換え、図１０で示す昇圧回路のＮチャネル型ＭＯＳトランジスタ１００９を、図１１で示すように、ドレインをコンデンサー１１１０の第１の電極、ソースとＮウェルをコンデンサー１１１１の第１の電極、ゲートを第１のクロック信号入力端子１１０４に接続したＰチャネル型ＭＯＳトランジスタ１１０９に置き換えた点のみである。
【０１１２】
動作も、各ＭＯＳトランジスタがオン、オフするタイミングと、各コンデンサーの第２の電極に入力されるクロック信号のレベルが、Ｖｈと”ロウ”のタイミングは、図１０で示す昇圧回路１００１と同じであり、異なる点は、効率よく昇圧できる、電圧の条件である。つまり、図１０で示す昇圧回路は、各ＭＯＳトランジスタをＮチャネル型ＭＯＳトランジスタで構成しているため、各Ｎチャネル型ＭＯＳトランジスタが供給する電圧が、該トランジスタの前記最大電圧値以下の場合、効率よく昇圧できるが、図１１で示す昇圧回路は、各ＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタで構成しているため、各Ｐチャネル型ＭＯＳトランジスタが供給する電圧が、該トランジスタの前記最低電圧以上であれば、効率よく昇圧できるという点である。
【０１１３】
つまり、上記した図１１で示す昇圧回路は、昇圧する電圧が高い場合で、各Ｐチャネル型ＭＯＳトランジスタが、該トランジスタの前記最低電圧値以上の電圧を供給する場合は、効率良く昇圧でき、しかも、どんなに高い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が低い場合で、どちらか一方のＮチャネル型ＭＯＳトランジスタでも、該トランジスタの前記最低電圧値未満の電圧を供給する場合は、昇圧効率は低下し、場合によっては、出力端子から全く電圧が出力されないという特徴を有する。
【０１１４】
よって、上記した図１１で示す昇圧回路の各Ｐチャネル型ＭＯＳトランジスタは、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、より低い電圧から昇圧できる構成としている。
図１２は本発明における図９で示した第８昇圧回路の回路図である。構成は、図１１で示す昇圧回路１１０１とほとんど同じであり、異なる点は、図１１で示す昇圧回路１１０１のコンデンサー１１１１が無い点のみである。よって、図１２で示すように、第４のクロック信号入力入力端子１２０７には何も接続していない。
【０１１５】
動作も、図１１の昇圧回路１１０１とほとんど同じで、異なる点は、図１１で示すコンデンサー１１１１が無いので、出力端子１２０３から出力される昇圧電圧がＶｈ分図１１の昇圧回路１１０１の出力端子１１０３に出力される昇圧電圧よりも低下する点である。
本実施例の図９で示す昇圧回路９０７は、前段の第１昇圧回路と第２昇圧回路を、上記したような図１０で示す昇圧回路で構成し、後段の第３から第７昇圧回路を、上記したような図１１で示す昇圧回路で構成し、最後段の第８昇圧回路を、上記したような図１２で示す昇圧回路で構成し、第１昇圧回路と第２昇圧回路で、第３から第８昇圧回路が苦手とする低電圧からの昇圧を行い、第３から第８昇圧回路で、第１昇圧回路と第２昇圧回路が苦手とする高電圧からの昇圧を行うようにすることで、Ｖｄｄが０．３Ｖ以上あり、熱電変換素子の起電圧Ｖｐが０．０５Ｖ以上あれば、昇圧可能と言う特徴を有することができた。
【０１１６】
本実施例では、図１に示すように、上記した図９で示す昇圧回路９０７で、熱電変換素子１０１の起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧システムを実現した。
なお、図９で示す本実施例の昇圧回路は、前記した性能の熱電変換素子の起電圧を、時計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる電圧まで昇圧する設計であるが、異なった性能の熱電変換素子や、他の発電素子の起電圧を昇圧する場合や、コンデンサーや２次電池などの蓄電素子の電圧を昇圧する場合などの、昇圧する電圧が異なる場合、あるいは、駆動するＩＣの必要な電圧が異なる場合などの、必要な昇圧電圧値が異なる場合は、前段に配置した図１０で示す昇圧回路の個数、あるいは、後段に配置した図１１で示す昇圧回路の個数を、増やす、あるいは、減らすといった設計変更を行えばよいことは言うまでもない。
【０１１７】
さらに、今まで述べた、図２、図６、および、図１０で示す各昇圧回路の構成の特徴点を組み合わせて構成することでも、目的とする性能を発揮する昇圧回路が実現できることも言うまでもない。
図１３に、本実施例における図１に示す発振回路１０３の回路図を示す。
先ず、接続状態について説明する。
【０１１８】
熱電変換素子の起電圧Ｖｐを入力する起電圧入力端子１３０１は、ディプリーションタイプ（ノーマリーオン型）のＮチャネル型ＭＯＳトランジスタ１３０６のゲートに接続し、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子１３０４は、Ｎチャネル型ＭＯＳトランジスタ１３０６のドレインと、Ｐチャネル型ＭＯＳトランジスタ１３１８，１３１９のソースとＮウェルとに接続する。
【０１１９】
ディプリーションタイプのＮチャネル型ＭＯＳトランジスタ１３０６のソースは、Ｐチャネル型ＭＯＳトランジスタ１３１０，１３１２，１３１４のソースとＮウェルと、インバータ回路１３０８のＰチャネル型ＭＯＳトランジスタ１３１６のソースとＮウェルとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１３１０のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１１のドレインと、コンデンサー１３２２の第１の電極と、Ｐチャネル型ＭＯＳトランジスタ１３１２とＮチャネル型ＭＯＳトランジスタ１３１３のゲートとに接続する。
【０１２０】
Ｐチャネル型ＭＯＳトランジスタ１３１２のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１３のドレインと、コンデンサー１３２３の第１の電極と、Ｐチャネル型ＭＯＳトランジスタ１３１４とＮチャネル型ＭＯＳトランジスタ１３１５のゲートとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１３１４のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１５のドレインと、Ｐチャネル型ＭＯＳトランジスタ１３１０とＮチャネル型ＭＯＳトランジスタ１３１１のゲートと、Ｐチャネル型ＭＯＳトランジスタ１３１６とＮチャネル型ＭＯＳトランジスタ１３１７のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２１のゲートとに接続する。
【０１２１】
Ｐチャネル型ＭＯＳトランジスタ１３１６のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１７のドレインと、Ｎチャネル型ＭＯＳトランジスタ１３２０のゲートとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１３１８のドレインは、Ｐチャネル型ＭＯＳトランジスタ１３１９のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２０のドレインとに接続する。
【０１２２】
Ｐチャネル型ＭＯＳトランジスタ１３１９のドレインは、Ｐチャネル型ＭＯＳトランジスタ１３１８のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２１のドレインと、クロック信号Ｐ１を出力するクロック信号出力端子１３０２とに接続する。
Ｎチャネル型ＭＯＳトランジスタ１３１１，１３１３，１３１５，１３１７，１３２０，１３２１のソースと、コンデンサー１３２２，１３２３の第２の電極は、ＧＮＤ端子に接続する。
【０１２３】
なお、点線で囲った１３０７は、リングオシレータ回路、１３０８はインバータ回路、１３０９はレベルシフト回路の部分を示す。
また、上記したＧＮＤ端子に接続するということは、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１３０５と接続するということを意味する。
【０１２４】
次に、各部の動作を説明する。ディプリーションタイプのＮチャネル型ＭＯＳトランジスタ１３０６は、Ｖｄｄ入力端子１３０４から入力したＶｄｄの電圧をレギュレートする。該トランジスタのレギュレート電圧は、該トランジスタのしきい値電圧の絶対値に、該トランジスタのゲートの電圧つまり、熱電変換素子の起電圧Ｖｐをプラスした値になる。つまり、該トランジスタのレギュレート電圧は、熱電変換素子の起電圧Ｖｐが上昇すれば、上昇し、前記Ｖｐが低下すれば、低下する。
【０１２５】
リングオシレータ回路１３０７は、クロック信号を発生する。該クロック信号の周波数は、リングオシレータ回路１３０７の電源電圧、つまり、前記レギュレート電圧が上昇すれば、上昇し、低下すれば、低下する。よって、熱電変換素子の起電圧Ｖｐが上昇すれば、該クロック信号の周波数は上昇し、該Ｖｐが低下すれば、該クロック信号の周波数は低下する。
【０１２６】
インバータ回路１３０８は、前記クロック信号を入力し、前記クロック信号の位相を反転させたクロック信号を出力する。
レベルシフト回路１３０９は、リングオシレータ回路１３０７からのクロック信号と、インバータ回路１３０８からのクロック信号を入力し、インバータ回路１３０８からのクロック信号の波高値を、昇圧電圧Ｖｄｄに変換したクロック信号を、クロック信号出力端子１３０２に出力する。
【０１２７】
つまり、図１３で示す上記したような構成とする事で、熱電変換素子の起電圧Ｖｐに応じて、出力するクロック信号の周波数が可変できる発振回路が実現できる。
さらに、図１３で示す本実施例の発振回路は、ディプリーションタイプのＮチャネル型ＭＯＳトランジスタ１３０６以外の各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電圧（０．３Ｖ程度）でもクロック信号が出力できる特徴を持たせている。
【０１２８】
図１４は、図１で示す間欠パルス発生回路１０４の回路図である。先ず、接続状態を説明する。発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子１４０１は、インバータ回路１４０５，１４０７の入力端子に接続し、インバータ回路１４０５の出力端子は、第２の電極がＧＮＤ端子に接続したコンデンサー１４０８の第１の電極と、インバータ回路１４０６の入力端子に接続し、インバータ回路１４０６の出力端子は、２入力ＮＡＮＤ回路１４０９の第１の入力端子に接続し、インバータ回路１４０７の出力端子は、２入力ＮＡＮＤ回路１４０９の第２の入力端子に接続し、２入力ＮＡＮＤ回路１４０９の出力端子は、インバータ回路１４１０の入力端子に接続し、インバータ回路１４１０の出力端子は、間欠パルスＰ２を出力する間欠パルス出力端子１４０２に接続する。
【０１２９】
なお、各インバータ回路と２入力ＮＡＮＤ回路は、該回路の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子１４０３に接続し、該回路のＧＮＤ端子は、熱電変換素子の低電圧側の電極と接続するＧＮＤ電位入力端子１４０４と接続する。
次に、動作を説明する。クロック信号入力端子１４０１から入力されたクロック信号Ｐ１は、インバータ回路１４０５とインバータ回路１４０６を介して２入力ＮＡＮＤ回路１４０９の第１の入力端子に入力する。この２入力ＮＡＮＤ回路１４０９の第１の入力端子に入力するクロック信号は、前記クロック信号Ｐ１より、コンデンサー１４０８を充放電する時間分位相が遅れる。
【０１３０】
一方、インバータ回路１４０７を介して２入力ＮＡＮＤ回路１４０９の第２の入力端子に入力するクロック信号は、前記クロック信号Ｐ１とは位相が反転している。
２入力ＮＡＮＤ回路１４０９は、該ＮＡＮＤ回路の入力端子に、上記したようなクロック信号を入力するので、該ＮＡＮＤ回路の出力端子は、該ＮＡＮＤ回路の第２の入力端子が”ロウ”から”ハイ”になったときから、コンデンサー１４０８を充電する時間分遅れて、該２入力ＮＡＮＤ回路の第１の入力端子が”ハイ”から”ロウ”になるまでの時間、つまり、コンデンサー１４０８を充電する時間のみ、”ロウ”となるクロック信号を出力する。
【０１３１】
インバータ回路１４０１は、上記した２入力ＮＡＮＤ回路１４０９の出力するクロック信号の位相を反転し、間欠パルス信号出力端子１４０２に出力する。間欠パルス信号出力端子１４０２からは、上記したインバータ回路１４１０の出力するクロック信号を、間欠パルス信号Ｐ２として出力する。
なお、間欠パルス信号Ｐ２の”ハイ”の期間は、インバータ回路１４０５の駆動能力、あるいは、コンデンサー１４０８の容量値を変えることにより可変できることは言うまでもない。
【０１３２】
さらに、図１４で示す本実施例の間欠パルス発生回路１０４は、各回路を構成する各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄが低い電圧でも間欠パルス信号が出力できる特徴を持たせている。
【０１３３】
図１５に、本実施例における図１に示す電圧検出回路１０５の回路図を示す。先ず、接続状態について説明する、熱電変換素子の起電圧Ｖｐを入力する起電圧入力端子１５０１は、抵抗Ｒａ１５０１の第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２４のゲートとに接続する。
抵抗Ｒａの第２の電極は、抵抗Ｒｂの第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２６のゲートとに接続する。
【０１３４】
抵抗Ｒｂの第２の電極は、抵抗Ｒｃの第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２８のゲートとに接続し、抵抗Ｒｃの第２の電極は、Ｎチャネル型ＭＯＳトランジスタ１５１４のドレインに接続する。
間欠パルス信号Ｐ２を入力する間欠パルス信号入力端子１５０２は、Ｎチャネル型ＭＯＳトランジスタ１５１４のゲートと、インバータ回路１５１５の入力端子とに接続する。
【０１３５】
インバータ回路１５１５の出力端子は、Ｐチャネル型ＭＯＳトランジスタ１５１６のゲートと、Ｎチャネル型ＭＯＳトランジスタ１５１７のゲートとに接続する。
ディプリーションタイプ（ノーマリーオン型）のＮチャネル型ＭＯＳトランジスタ１５１８は、該トランジスタのドレインは、Ｐチャネル型ＭＯＳトランジスタ１５１６のドレインに接続し、該トランジスタのゲートは、該トランジスタのソースと、Ｎチャネル型ＭＯＳトランジスタ１５１９のドレインとゲートと、Ｎチャネル型ＭＯＳトランジスタ１５１７のドレインと、Ｐチャネル型ＭＯＳトランジスタ１５２１とＮチャネル型ＭＯＳトランジスタ１５２２のゲートとに接続する。
【０１３６】
Ｐチャネル型ＭＯＳトランジスタ１５２０のゲートは、該トランジスタのドレインと、Ｐチャネル型ＭＯＳトランジスタ１５２３，１５２５，１５２７のゲートと、Ｎチャネル型ＭＯＳトランジスタ１５２１のドレインとに接続する。
Ｎチャネル型ＭＯＳトランジスタ１５２１のソースは、Ｎチャネル型ＭＯＳトランジスタ１５２２のドレインと、Ｎチャネル型ＭＯＳトランジスタ１５２４，１５２６，１５２８のソースとに接続する。
【０１３７】
Ｐチャネル型ＭＯＳトランジスタ１５２３のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２４のドレインと、第３の検出信号Ｐ３３を出力する第３の出力端子１５０３とに接続する。
Ｐチャネル型ＭＯＳトランジスタ１５２５のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２６のドレインと、第２の検出信号Ｐ３２を出力する第２の出力端子１５０４とに接続する。
【０１３８】
Ｐチャネル型ＭＯＳトランジスタ１５２７のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２８のドレインと、第１の検出信号Ｐ３１を出力する第１の出力端子１５０５とに接続する。
昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１５０６は、Ｐチャネル型ＭＯＳトランジスタ１５１６，１５２０，１５２３，１５２５，１５２７のソースとＮウェルと、インバータ回路１５１５の電源とに接続する。
【０１３９】
Ｎチャネル型ＭＯＳトランジスタ１５１４，１５１７，１５１９，１５２２のソースは、ＧＮＤ端子と接続される。
なお、図１５に示す点線で囲んだ部分は、１５０８が分圧抵抗部、１５０４が基準電圧発生回路部、１５１０がコンパレータ回路部である。
また、上記したＧＮＤ端子に接続するということは、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１５０７に接続するという意味である。
【０１４０】
次に、各部の動作を説明する。分圧抵抗部１５０８は、熱電変換素子の起電圧Ｖｐの分圧電圧を出力する。分圧電圧は、抵抗Ｒａ１５１１と、抵抗Ｒｂ１５１２と抵抗Ｒｃ１５１４とを直列接続した抵抗とで分圧する第１の分圧電圧と、抵抗Ｒａ１５１１と抵抗Ｒｂ１５１２とを直列接続した抵抗と、抵抗Ｒｃ１５１４とで分圧する第２の分圧電圧の２種類の分圧電圧を、前記第１の分圧電圧は抵抗Ｒｂ１５１２の第１の電極、前記第２の分圧電圧は抵抗Ｒｃの第１の電極からそれぞれ出力する。さらに、ゲートに間欠パルス信号Ｐ２を入力したＮチャネル型ＭＯＳトランジスタ１５１４で、間欠パルス信号Ｐ２が、”ハイ”の期間だけ、分圧電圧を出力し、間欠パルス信号Ｐ２が”ロウ”の時は、各抵抗を流れる電流をカットし、分圧電圧を発生しないようにすることで、間欠動作し低消費電流化を図っている。
【０１４１】
基準電圧発生回路部１５０９は、基準電圧を出力する。該基準電圧は、Ｎチャネル型ＭＯＳトランジスタ１５１９のドレインから出力する。さらに、間欠パルス信号Ｐ２をインバータ回路１５０９を介してゲートに入力したＰチャネル型ＭＯＳトランジスタ１５１６とＮチャネル型ＭＯＳトランジスタ１５１７で、間欠パルス信号Ｐ２が”ハイ”の期間だけ、基準電圧を出力し、間欠パルス信号Ｐ２が”ロウ”の期間は、Ｐチャネル型ＭＯＳトランジスタ１５１６をオフすることでＶｄｄから電流をカットし、Ｎチャネル型ＭＯＳトランジスタ１５１７をオンし、基準電圧ではなくＧＮＤ電位を出力するようにすることで、間欠動作し低消費電流化を図っている。
【０１４２】
コンパレータ回路部１５１０は、カレントミラータイプのコンパレート方式を用いたコンパレータ回路で、Ｎチャネル型ＭＯＳトランジスタ１５２１のゲートに入力する前記基準電圧と、Ｎチャネル型ＭＯＳトランジスタ１５２４のゲートに入力する熱電変換素子の起電圧Ｖｐを比較し、前記基準電圧よりも前記Ｖｐの電圧の方が低い場合は”ハイ”、前記基準電圧よりも前記Ｖｐの電圧の方が高い場合は”ロウ”の信号を第３の検出信号Ｐ３３として第３の出力端子１５０３から出力するという動作と、前記基準電圧と、Ｎチャネル型ＭＯＳトランジスタ１５２６のゲートに入力する分圧抵抗部１５０８からの前記第１の分圧電圧を比較し、前記基準電圧よりも前記第１の分圧電圧が低い場合は”ハイ”、前記基準電圧よりも前記第１の分圧電圧が高い場合は”ロウ”の信号を第２の検出信号Ｐ２として第２の出力端子１５０４から出力するという動作と、前記基準電圧と、Ｎチャネル型ＭＯＳトランジスタ１５２８のゲートに入力する分圧抵抗部１５０８からの前記第２の分圧電圧を比較し、前記基準電圧よりも前記第２の分圧電圧が低い場合は”ハイ”、前記基準電圧よりも前記第１の分圧電圧が高い場合は”ロウ”の信号を第１の検出信号Ｐ３１として第１の出力端子１５０５から出力するという動作を行う。
【０１４３】
さらに、コンパレータ回路部１５１０は、ゲートに前記基準電圧を入力するＮチャネル型ＭＯＳトランジスタ１５２２で、前記基準電圧が出力している時、つまり、前記間欠パルス信号Ｐ２が”ハイ”の時は、ＧＮＤ端子へ電流が流れるようにする事で、検出動作するようにし、前記基準電圧が出力せず、ＧＮＤ電位が出力している時、つまり、前記間欠パルス信号が”ロウ”の時は、ＧＮＤ端子への電流をカットすることで、検出動作しないようにしている。つまり、間欠的に検出動作する事で、低消費電流化を図っている。
【０１４４】
なお、上記第１の分圧電圧は、熱電変換素子の起電圧Ｖｐが０．８Ｖの時０．４Ｖ、上記第２の分圧電圧は、熱電変換素子の起電圧Ｖｐが１．６Ｖの時０．４Ｖになるように設計し、前記基準電圧は、０．４ｖになるように設計している。つまり、前記第３の検出電圧Ｐ３３は、熱電変換素子の起電圧Ｖｐが０．４Ｖ以上なら”ロウ”、前記Ｖｐが０．４Ｖ未満なら”ハイ”となり、前記第２の検出信号Ｐ２は、前記Ｖｐが０．８Ｖ以上なら”ロウ”、前記Ｖｐが０．８Ｖ未満なら”ハイ”となり、前記第１の検出信号Ｐ３１は、前記Ｖｐが１．６Ｖ以上なら”ロウ”、前記Ｖｐが１．６Ｖ未満なら”ハイ”となる。
【０１４５】
さらに、図１５で示す本実施例の電圧検出回路１０５は、各回路を構成する各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電圧でも、各検出信号が出力できる特徴を持たせている。
【０１４６】
つまり、本実施例の図１で示す電圧検出回路１０５を、図１５で示すような構成とすることで、間欠パルス信号Ｐ２で、間欠動作することで、消費電流の少ない電圧検出回路が実現できる。
図１６に、本実施例における図１に示す信号記憶回路１０６の回路図を示す。先ず、接続状態について説明する、電圧検出回路から出力する第１の検出信号Ｐ３１を入力する第１の入力端子１６０１は、第１記憶回路１６１０の信号入力端子に接続し、電圧検出回路から出力する第２の検出信号Ｐ３２を入力する第２の入力端子１６０２は、第２記憶回路１６１１の信号入力端子に接続し、電圧検出回路から出力する第３の検出信号Ｐ３３を入力する第３の入力端子１６０３は、第３記憶回路１６１２の信号入力端子に接続する。
【０１４７】
間欠パルス発生回路から出力する間欠パルス信号Ｐ２を入力する間欠パルス信号入力端子１６０４は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれの第１の間欠パルス信号入力端子と、インバータ回路１６１３の入力端子に接続し、インバータ回路１６１３の出力端子は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれの第２の間欠パルス信号入力端子に接続する。
【０１４８】
昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１６０８は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれのＶｄｄ入力端子に接続し、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１６０９は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれのＧＮＤ電位入力端子に接続する。
【０１４９】
第１記憶回路１６１０の出力端子は、第１の記憶信号Ｐ４１を出力する第１の出力端子１６０５に接続し、第２記憶回路１６１１の出力端子は、第２の記憶信号Ｐ４２を出力する第２の出力端子１６０６に接続し、第３記憶回路１６１２の出力端子は、第３の記憶信号Ｐ４３を出力する第３の出力端子１６０７に接続する。
【０１５０】
また、インバータ回路１６１３の電源端子は、昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１６０８に接続し、インバータ回路１６１３のＧＮＤ端子は、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１６０９に接続する。
次に動作を説明する。先ず、間欠パルス信号Ｐ２が”ハイ”の期間は、各記憶回路の第１の間欠パルス信号入力端子は”ハイ”となり、各記憶回路の第２の間欠パルス信号入力端子は”ロウ”となるので、第１記憶回路１６１０は、第１の検出信号Ｐ３１と同じ信号を第１の出力端子１６０５に出力し、第２記憶信号回路１６１１は、第２の検出信号Ｐ３２と同じ信号を第２の出力端子１６０６に出力し、第３記憶回路１６１２は、第３の検出信号Ｐ３３と同じ信号を第３の出力端子１６０７に出力する。
【０１５１】
次に、間欠パルス信号Ｐ２が”ハイ”に次いで”ロウ”になる期間は、各記憶回路の第１の間欠パルス信号入力端子は”ロウ”となり、各記憶回路の第２の間欠パルス信号入力端子は”ハイ”となるので、第１記憶回路１６１０は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”になるときの第１の検出信号Ｐ３１の電圧を記憶し、記憶した第１の検出信号Ｐ３１の電圧を第１の出力端子１６０５に出力しつづけ、第２記憶回路１６１１は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”になるときの第２の検出信号Ｐ３２の電圧を記憶し、記憶した第２の検出信号Ｐ３２の電圧を第２の出力端子１６０６に出力しつづけ、第３記憶回路１６１２は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”になるときの第３の検出信号Ｐ３３の電圧を記憶し、記憶した第３の検出信号Ｐ３３の電圧を第３の出力端子１６０７に出力しつづける。
【０１５２】
つまり、図１で示す信号記憶回路１０６を図１６で示す構成とすることで、間欠動作する電圧検出回路が動作している期間、つまり、間欠パルス信号が”ハイ”の期間は、電圧検出回路１０５の検出信号をそのまま記憶信号として出力し、電圧検出回路が動作していない期間、つまり、間欠パルス信号が”ロウ”の期間は、該期間の前の電圧検出回路が動作している期間の検出信号を記憶し、記憶した検出信号を記憶信号として出力する信号記憶回路が実現できる。
【０１５３】
図１７に、図１６で示す第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２の回路図を示す。先ず、接続状態を説明する。検出信号を入力する検出信号入力端子１７０２は、Ｐチャネル型ＭＯＳトランジスタ１７０８のソースとＮチャネル型ＭＯＳトランジスタ１７０９のドレインとに接続する。
間欠パルス信号Ｐ２が入力される第１の間欠パルス信号入力端子１７０３は、Ｎチャネル型ＭＯＳトランジスタ１７０９のゲートとＰチャネル型ＭＯＳトランジスタ１７１０のゲートとに接続する。
【０１５４】
間欠パルス信号Ｐ２と位相が反転した信号が入力される第２の間欠パルス信号入力端子１７０４は、Ｐチャネル型ＭＯＳトランジスタ１７０８のゲートとＮチャネル型ＭＯＳトランジスタ１７１１のゲートとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１７０８のドレインは、Ｎチャネル型ＭＯＳトランジスタ１７０９のソースと、Ｐチャネル型ＭＯＳトランジスタ１７１０のソースと、Ｎチャネル型ＭＯＳトランジスタ１７１１のソースと、インバータ回路１７１２の入力端子とに接続し、インバータ回路１７１２の出力端子は、インバータ回路１７１３の入力端子に接続する。
【０１５５】
インバータ回路１７１３の出力端子は、Ｐチャネル型ＭＯＳトランジスタ１７１０のドレインと、Ｎチャネル型ＭＯＳトランジスタ１７１１のソースと、記憶信号を出力する記憶信号出力端子１７０５とに接続する。
なお、昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１７０６は、Ｐチャネル型ＭＯＳトランジスタ１７０８，１７１０のＮウェルと、インバータ回路１７１２，１７１３の電源端子とに接続し、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１７０７は、インバータ回路１７１２，１７１３のＧＮＤ端子に接続する。
【０１５６】
次に、動作を説明する。先ず、間欠パルス信号Ｐ２が”ハイ”の時、第１の間欠パルス信号入力端子１７０３は”ハイ”、第２の間欠パルス信号入力端子１７０４は”ロウ”となるので、Ｐチャネル型ＭＯＳトランジスタ１７０８とＮチャネル型ＭＯＳトランジスタがオンし、Ｐチャネル型ＭＯＳトランジスタ１７１０とＮチャネル型ＭＯＳトランジスタ１７１１がオフし、インバータ回路１７１２の入力端子には、検出信号入力端子１７０２から入力した検出信号が入力されるので、記憶信号出力端子１７０５からは、該検出信号がそのまま出力される。
【０１５７】
次に、間欠パルス信号Ｐ２が、前記した”ハイ”の状態から”ロウ”になったとき、第１の間欠パルス信号入力端子１７０３は”ロウ”、第２の間欠パルス信号入力端子１７０４は”ハイ”となるので、Ｐチャネル型ＭＯＳトランジスタ１７０８とＮチャネル型ＭＯＳトランジスタがオフし、Ｐチャネル型ＭＯＳトランジスタ１７１０とＮチャネル型ＭＯＳトランジスタ１７１１がオンし、インバータ回路１７１２の入力端子には、検出信号入力端子１７０２から入力した検出信号が入力されず、前記した間欠パルス信号が”ハイ”の時の最後の検出信号が入力されたままとなるので、記憶信号出力端子１７０５からは、間欠パルス信号が”ハイ”の時の最後の検出信号が出力され続ける。
【０１５８】
つまり、図１７で示すような構成とすることで、間欠パルス信号が”ハイ”の時、つまり、電圧検出回路が動作し、検出信号を出力している時は、そのまま該検出信号を記憶信号として出力し、前記した間欠パルス信号”ハイ”の状態から”ロウ”になった時、つまり、電圧検出回路が停止し、検出信号が出力されなくなった時は、前記した間欠パルス信号が”ハイ”の時の最後の検出信号を記憶し、次の間欠パルス信号が”ハイ”となるときまで、該記憶した検出信号を出力し続ける記憶回路が実現できる。
【０１５９】
上記したように、本実施例では、図１で示す信号記憶回路１０６を、図１７で示すような構成の記憶回路を用いて、図１６で示すような構成とする事で、図１で示す間欠動作する電圧検出回路１０５が、動作している時は、該電圧検出回路の検出信号をそのまま記憶信号として出力し、該電圧検出回路が、停止しているときは、該電圧検出回路が停止する前、つまり、動作している時の検出信号を記憶し、次に該電圧検出回路が動作するまで、その記憶した検出信号を出力する信号記憶回路が実現できる。
【０１６０】
さらに、本実施例の前記信号記憶回路は、該信号記憶回路を構成する各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電圧でも、記憶信号が出力できる特徴を持たせている。
【０１６１】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を有する。
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを適材適所に設置し、ＭＯＳトランジスタでコンデンサーを充放電し昇圧させることで、昇圧効率が良く、低電圧からの昇圧が可能な昇圧回路が実現できる。
【０１６２】
そして、該ＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタならＮ型のゲートとしたＭＯＳトランジスタとする事で、各ＭＯＳトランジスタしきい値電圧の絶対値を下げることができるので、さらに低電圧からの昇圧が可能な昇圧回路が実現できる。
また、外部エネルギーにより発電する電源、例えば熱電変換素子の起電圧に応じて出力するクロック信号の周波数を可変できる発振回路を設け、該発振回路の出力するクロック信号で昇圧回路が熱電変換素子の起電圧を昇圧する構成とすることで、熱電変換素子の起電力を無駄無く昇圧電力に変換することができる昇圧システムが実現できる。
【０１６３】
さらに、該熱電変換素子の起電圧を検出し、該起電圧に応じた検出信号を出力する電圧検出回路を設け、該電圧検出回路の出力する検出信号で、昇圧回路の昇圧倍数を可変するような構成とすることで、熱電変換素子の起電圧が変動しても、熱電変換素子の起電力を効率良く昇圧電力に変換することができる昇圧システムが実現できる。
【０１６４】
そして、さらに、発振回路からのクロック信号から間欠パルスを作り出す間欠パルス発生回路を設け、前記電圧検出回路を該間欠パルス信号で間欠動作させ、前記電圧検出回路が動作している期間は、該電圧検出回路が出力する前記検出信号を、記憶信号として昇圧回路へ出力し、前記電圧検出回路が動作していない期間は、前の該電圧検出回路が動作していた時の最終の検出信号を記憶し、次に該電圧検出回路が動作するまでの間、前記記憶した検出信号を、記憶信号として昇圧回路へ出力する信号記憶回路を設け、昇圧回路は、該信号記憶回路から出力する記憶信号に応じて昇圧倍数を可変する構成とすることで、前記電圧検出回路で消費される電流が少なくなり、効率の良い昇圧システムが実現できる。
【図面の簡単な説明】
【図１】昇圧システムの実施例を示すブロック図である。
【図２】昇圧回路の実施例を示す回路図である。
【図３】昇圧回路の回路図である。
【図４】昇圧回路の回路図である。
【図５】昇圧回路の回路図である。
【図６】昇圧回路の実施例の回路図である。
【図７】昇圧回路の実施例を示す回路図である。
【図８】昇圧回路の実施例を示す回路図である。
【図９】昇圧回路の実施例の回路図である。
【図１０】昇圧回路の実施例を示す回路図である。
【図１１】昇圧回路の実施例を示す回路図である。
【図１２】昇圧回路の実施例を示す回路図である。
【図１３】発振回路の実施例を示す回路図である。
【図１４】間欠パルス発生回路の実施例を示す回路図である。
【図１５】電圧検出回路の実施例を示す回路図である。
【図１６】信号記憶回路の実施例を示す回路図である。
【図１７】信号記憶回路の実施例を示す回路図である。
【図１８】従来の昇圧システムを示すブロック図である。
【図１９】従来の昇圧システムの昇圧回路を示す回路図である。
【符号の説明】
１０１ 熱電変換素子
１０３ 発振回路
１０４ 間欠パルス発生回路
１０５ 信号記憶回路
１０７ 昇圧回路
Ｐ１ クロック信号
Ｐ２ 間欠パルス信号
Ｐ３ 検出信号
Ｐ４ 記憶信号
ＶＰ 起電圧
Ｖｄｄ 昇圧電圧
ＧＮＤ ＧＮＤ端子
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタと容量素子で構成した昇圧回路を内蔵する電子機器に関する。
【０００２】
【従来の技術】
図１８に、従来の昇圧システムを示す。図１８において、電源１８０１は、起電圧Ｖｐを発生する。発振回路１８０２は、電源１８０１の起電圧Ｖｐで駆動し、クロック信号Ｐ１を出力する。昇圧回路１８０３は、クロック信号Ｐ１を用いて電源１８０１の電圧を昇圧し、昇圧電圧Ｖｄｄを昇圧電圧出力端子１８０４に出力する。
【０００３】
図１９に、図１８で示す昇圧回路１８０３の回路図を示す。図１９において、１９０１は、図１８で示す電源１８０１の起電圧Ｖｐを入力する起電圧入力端子、１９０２は、図１８で示す発振回路１８０２から出力したクロック信号Ｐ１の一つである第１のクロック信号Ｐ１１を入力する第１のクロック信号入力端子、１９０３は、前記クロック信号Ｐ１の一つである第２のクロック信号Ｐ１２を入力する第２のクロック信号入力端子、１９０４は、昇圧電圧Ｖｄｄを出力する昇圧電圧出力端子、１９０５は昇圧ユニット、１９１４は、ダイオードである。
【０００４】
また、昇圧ユニット１９０５を直列接続する個数が多いほど昇圧倍数は多くなる。昇圧ユニット１９０５において、１９１０は、入力端子、１９１１は、昇圧電圧出力端子、１９１２は、第１のクロック信号Ｐ１１を入力する第１のクロック信号入力端子、１９１３は、第２のクロック信号Ｐ１２を入力する第２のクロック信号入力端子であり、１９０６，１９０７は、ダイオード、１９０８，１９０９は、コンデンサーである。
【０００５】
なお、上記第１のクロック信号Ｐ１を反転した信号が、第２のクロック信号Ｐ２である。また、回路動作については、既に良く知られているので省略する。
【０００６】
【発明が解決しようとする課題】
上記従来の電圧昇圧システムは、先ず、昇圧回路においては、ダイオードが複数必要であり、該ダイオードによる損失があるという欠点がある。該ダイオードには、順方向電圧降下を減らすためにショットキーダイオードが良く用いられる。しかし、該ショットキーダイオードを用いても、順方向電圧損失による電圧損失、電力損失は避けられず、該ショットキーダイオード１個につき０．２Ｖ程度の損失があるという問題がある。
【０００７】
次に、上記従来の昇圧システムにおいては、電源の電圧を検出する手段が無いので、電源の電圧に応じて、昇圧回路の昇圧倍数を適切な値に設定できない。つまり、該昇圧システムの昇圧電圧をある電圧で２次電池等に充電する場合の、電源の電圧が高く、昇圧倍数が少なくても充電できる場合でも、わざわざ損失の大きい高い昇圧倍数の昇圧回路を介して充電するため、充電効率が低下したり、昇圧電圧で、ＩＣ等を駆動する場合、電源の電圧がさらに高くなり、昇圧電圧がＩＣ等の駆動電圧の上限をオーバーしたりといった問題がある。
【０００８】
【課題を解決するための手段】
本発明は、第１の手段として、線形スイッチング素子であるＭＯＳトランジスタを用いて、コンデンサーを充放電させ、昇圧を行う昇圧回路を設ける。ＭＯＳトランジスタは、シリコン基板上に集積できるので、従来の昇圧回路よりも小型化できる。また、ダイオードの様な非線形素子を使用しないので、昇圧損失の少ない昇圧回路が得られ、効率の良い昇圧システムが得られる。
【０００９】
第２の手段として、電圧検出回路を設け、電源の電圧を検出し、電源の電圧に応じた検出信号出力し、昇圧回路は、該検出信号を受け、昇圧倍数を変化する構成とした。該構成とする事で、電源の電圧に応じた昇圧倍数で昇圧し、昇圧電圧を２次電池等に充電できるので、充電損失が少なく、さらに、昇圧電圧でＩＣ等を駆動する場合、電源の電圧がある程度高くなっても、昇圧電圧がＩＣ等の駆動電圧の上限をオーバーする事を防止できる昇圧システムが得られる。
【００１０】
【発明の実施の形態】
以下では、Ｐ型基板ＮウェルプロセスでＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを構成した場合について述べる。
本発明の昇圧システムの昇圧回路は、Ｎチャネル型ＭＯＳトランジスタ、あるいは、Ｐチャネル型ＭＯＳトランジスタで、コンデンサーを充放電することで昇圧する構成とする。
【００１１】
上記本発明の昇圧システムの昇圧回路は、上記構成を基本とする方式であれば、どの様な方式でも良いが、第１の方式として、コンデンサーの第１の電極をＧＮＤ端子に接続し、該コンデンサーの第２の電極に入力電圧を供給し、その後、該第１の電極に入力電圧を供給することで、該第２の電極に発生した入力電圧の２倍の昇圧電圧を出力するという行為を繰り返すことにより２倍昇圧する昇圧回路を複数直列接続し、（２ｎ）倍昇圧を行う方式、あるいは、第２の方式として、複数のコンデンサーを並列に充電し、その後、直列に接続することによって（１＋ｎ）倍昇圧を行う方式、さらには、第３の方式として、前記従来の昇圧回路のダイオードをＭＯＳトランジスタに変えた（１＋ｎ）倍昇圧を行う方式の３方式を推奨する。
【００１２】
また、本発明の昇圧システムの昇圧回路は、該昇圧回路を構成するＭＯＳトランジスタは、ＧＮＤ電位に放電する役目のＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタで良いが、電圧を供給する役目のＭＯＳトランジスタは、その供給する電圧に応じてＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを使い分けることでより高昇圧効率化が図れ、さらに、より低電圧からの昇圧が可能になる。例えば、該ＭＯＳトランジスタが供給する電圧が、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧の絶対値よりも、ある程度高い電圧以上であれば、Ｐチャネル型ＭＯＳトランジスタを用い、その電圧未満であれば、Ｎチャネル型ＭＯＳトランジスタを用いると良い。
【００１３】
また、本発明の昇圧システムの発振回路は、該発振回路からのクロック信号をゲートに受けるＭＯＳトランジスタの能力を最大限に発揮させるために、一番高い電圧、つまり、昇圧電圧の波高値のクロック信号とするために、電源は昇圧電圧とすることを推奨する。さらに、電源の電圧が変動する場合、電源の電圧に応じた最適な昇圧電力を得るため、クロック信号を電源の電圧に応じて変動するようにする。つまり、電源の電圧に応じて、前記発振回路は出力するクロック信号の周波数を変動するようにすることを推奨する。
【００１４】
一方、本発明の昇圧システムは、電源の電圧を検出する電圧検出回路を設け、該電圧検出回路の出力する電源の電圧に応じた検出信号に応じて昇圧回路の昇圧倍数を変更する構成とすることを推奨する。
上記本発明の電圧検出回路は、低消費電流化のため間欠動作させることを推奨し、該電圧検出回路を間欠動作させるために、新たに間欠パルス発生回路と信号記憶回路を設け、該電圧検出回路を、該間欠パルス発生回路で発生させた間欠パルスで間欠動作させ、該電圧検出回路の動作時に出力する検出信号を、該信号記憶回路を介して昇圧回路に入力し、該電圧検出回路が動作しているときの検出信号を、次回の動作まで昇圧回路に出力し続ける構成とすることを推奨する。
【００１５】
さらに、本発明の昇圧システムの各回路は、さらなる低電圧動作化のために、該昇圧システムの各回路を構成するＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタならＮ型のゲートで構成、つまり、しきい値電圧の絶対値を下げても、オフリーク電流を抑えられる構成とすることで、各ＭＯＳトランジスタのしきい値電圧の絶対値を低くすることを推奨する。
【００１６】
また、本昇圧システムの電源は、起電圧を発生する物であればどんな物でよいが、起電圧の変動する熱電変換素子、太陽電池、電圧を充電したコンデンサーの昇圧に有効であり、特に、上記した様に本昇圧システムは、低電圧動作化、高昇圧効率化できる特徴を有しているので、容積の割には起電圧が得られない熱電変換素子の昇圧に用いることで、熱電変換素子の容積を縮小でき、熱電変換素子を電源とした腕時計等の小型の携帯機器が実現できる。
【００１７】
【実施例】
本発明における実施例を図を元に説明する。
なお、断りがない限り、電源は、低電位側をＧＮＤ端子、高電位側をＶｄｄ端子とし、回路は、Ｐ基板Ｎウェルプロセスで作製したＣＭＯＳトランジスタで、Ｐ基板をＧＮＤ端子とした構成の場合について述べる。よって、全Ｎチャネル型ＭＯＳトランジスタの基板は共通でありＧＮＤ端子に接続する。また、”ハイ”は昇圧電圧Ｖｄｄの電圧レベルの信号、”ロウ”はＧＮＤレベルの信号を意味する。
【００１８】
図１は、本発明における実施例である熱電変換素子の昇圧システムのブロック図である。熱電変換素子１０１と発振回路１０３と間欠パルス発生回路１０４と電圧検出回路１０５と信号記憶回路１０６と昇圧回路１０７とダイオード１０２と平滑コンデンサー１０８、１０９とで構成している。
熱電変換素子１０１は、ゼーベック効果の原理によって、発電する素子であり、図示してはいないが、Ｂｉ？Ｔｅ系の材料に不純物を導入し、Ｐ形半導体とＮ形半導体を形成し、各々を接続した素子を複数個直列接続した構成であり、低電位側の電極がＧＮＤ端子であり、発振回路１０３と間欠パルス発生回路１０４と電圧検出回路１０５と信号記憶回路１０６と昇圧回路１０７のＧＮＤ端子に接続し、もう一方の電極から起電圧Ｖｐをとり出す構成であり、内部抵抗約２ｋΩ、起電圧は、温度差１℃で、約０．４Ｖである。
【００１９】
発振回路１０３は、電源端子はＶｄｄに接続し、前記Ｖｐに応じて、発振周波数が変動する構成である。
間欠パルス発生回路１０４は、電源端子はＶｄｄに接続し、該発振回路１０１が出力したクロック信号Ｐ１を元に間欠パルス信号Ｐ２を発生させる回路である。
【００２０】
電圧検出回路１０５は、電源端子はＶｄｄに接続し、前記Ｖｐを検出する回路であり、該Ｖｐに応じた検出信号Ｐ３を出力し、該間欠パルス発生回路１０４からの間欠パルス信号Ｐ２で、間欠動作する構成である。
信号記憶回路１０６は、電源端子はＶｄｄに接続し、該電圧検出回路１０５の動作時の検出信号Ｐ３を、該電圧検出回路１０５の次回の動作時まで記憶し、その記憶した検出信号Ｐ３を記憶信号Ｐ４として出力する回路である。
【００２１】
昇圧回路１０７は、電源端子はＶｄｄに接続し、前記Ｖｐを該Ｖｐよりも高い電圧の昇圧電圧Ｖｄｄに昇圧する回路であり、クロック信号Ｐ１で各ＭＯＳトランジスターをオン、オフし、コンデンサーを充放電することで、昇圧電圧Ｖｄｄを発生させるとともに、記憶信号Ｐ４に応じて昇圧倍数を切り替える構成である。
【００２２】
ダイオード１０２は、Ｖｄｄに昇圧電圧が溜まっていない初期段階に、熱電変換素子１０１の起電圧Ｖｐを昇圧の為の電力として使用する為と、前記Ｖｐが十分高く、昇圧行為が必要ない場合に、そのまま、Ｖｄｄに供給するために設けてあり、熱電変換素子１０１とＶｄｄ間に、熱電変換素子１０１からＶｄｄの方向が順方向となるように接続する。
【００２３】
さらに、熱電変換素子１０１の出力と、Ｖｄｄには、片側をＧＮＤ端子に接続した平滑コンデンサー１０８，１０９を設けてある。
上記構成をとることにより、昇圧回路１０７の昇圧倍数を、熱電変換素子１０１の起電圧に応じて切り替えることができるので、効率良く前記Ｖｐを昇圧電圧Ｖｄｄに昇圧できるとともに、前記Ｖｐが高くなりすぎた場合におこる昇圧電圧Ｖｄｄの過電圧を防止できる。
【００２４】
さらに、電圧検出回路１０５を間欠動作する事により、電圧検出回路１０５の消費電力を少なく抑えることができる。つまり、昇圧に必要な電力を抑えることができるので、昇圧効率が向上する。
なお、ダイオード１０２は、順方向の電圧ドロップの小さいショットキーダイオード、ダイオード接続したスレッショルド電圧の低い（０．１Ｖ）ＭＯＳトランジスタ、あるいは、ダイオード接続したスレッショルド電圧が低く（０．１Ｖ）ゲートとソースあるいはドレインがＰ型あるいはＮ型であるＭＯＳトランジスタを推奨する。
【００２５】
また、本実施例では、熱電変換素子を例に挙げて説明したが、他の外部エネルギーにより発電する素子の起電圧を昇圧するため、あるいは、コンデンサーや、２次電池などの蓄電素子の電圧を昇圧するためにも応用できることは言うまでもない。
図２は、図１に示す昇圧回路１０７の回路図である。第１昇圧回路２０１第２昇圧回路２０２と第３昇圧回路と第４昇圧回路と２入力ＮＡＮＤ回路２０９，２１１，２１３とインバータ回路２１０，２１１，２１４とＰチャネル型ＭＯＳトランジスタ２２３，２２４と平滑コンデンサー２０５，２０６，２０７とダイオード２０８とで構成している。
【００２６】
先ず、各構成要素の接続状態を説明する。
熱電変換素子の起電力であるＶｐを入力する起電力入力端子２１５は、第１昇圧回路２０１の入力端子と、ダイオード２０８の、プラス側の電極に接続する。第１昇圧回路の出力端子は、一方の電極をＧＮＤ端子に接続した平滑コンデンサー２０５のもう片方の電極と、第２昇圧回路２０２の入力端子とに接続する。
【００２７】
第２昇圧回路２０２の出力端子は、一方の電極をＧＮＤ端子に接続した平滑コンデンサー２０６のもう片方の電極と、ダイオード２０８のマイナス側の電極と、Ｐチャネル型ＭＯＳトランジスタ２２３のドレイン端子と、第３昇圧回路２０３の入力端子とに接続する。
第３昇圧回路２０３の出力端子は、一方の電極をＧＮＤ端子に接続した平滑コンデンサー２０７のもう片方の電極と、Ｐチャネル型ＭＯＳトランジスタ２２４のドレイン端子と、第４昇圧回路２０４の入力端子とに接続する。
【００２８】
第４昇圧回路２０４の出力端子は、Ｐチャネル型ＭＯＳトランジスタ２２３と２２４の各々のソースとＮウェルと、昇圧電圧Ｖｄｄを出力する昇圧電圧出力端子２２１に接続する。
発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子２１６は、２入力ＮＡＮＤ回路２０９，２１１，２１３の各々の片方の入力端子に接続する。
【００２９】
電圧検出回路からの検出信号の１つである第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力する第１の検出信号入力端子２１７は、２入力ＮＡＮＤ回路２０９のクロック信号入力端子を接続していない方の入力端子に接続する。
電圧検出回路からの検出信号の１つである第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力する第２の検出信号入力端子２１８は、２入力ＮＡＮＤ回路２１１のクロック信号入力端子を接続していない方の入力端子と、Ｐチャネル型ＭＯＳトランジスタ２２３のゲート端子に接続する。
【００３０】
電圧検出回路からの検出信号の１つである第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力する第３の検出信号入力端子２１９は、２入力ＮＡＮＤ回路２１３のクロック信号入力端子を接続していない方の入力端子と、Ｐチャネル型ＭＯＳトランジスタ２０４のゲート端子に接続する。
２入力ＮＡＮＤ回路２０９の出力端子は、インバータ回路２１０の入力端子と、第１昇圧回路２０１と第２昇圧回路２０２の各々の第２のクロック信号入力端子に接続する。
【００３１】
インバータ回路２１０の出力端子は、第１昇圧回路２０１と第２昇圧回路２０２の各々の第１のクロック信号入力端子に接続する。
インバータ回路２１２の出力端子は、第３昇圧回路の第１のクロック信号入力端子に接続し、インバータ回路２１４の出力端子は、第４昇圧回路の第１のクロック信号入力端子に接続する。
【００３２】
なお、２入力ＮＡＮＤ回路２０９，２１１，２１３と、インバータ回路２１０，２１２，２１４の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子１０７に接続し、各々のＧＮＤ端子は、熱電変換素子の低電圧側電極と接続したＧＮＤ端子２２０に接続する。
次に動作を説明する。
【００３３】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全ての昇圧回路に、クロック信号が入力されなくなるので、全ての昇圧回路が動作せず、昇圧行為は行わない。なお、Ｐチャネル型ＭＯＳトランジスタ２２３，２２４がオンしているが、該両トランジスタを介した昇圧電圧出力端子２２１からの電流の漏れは、該両トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【００３４】
第１の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路２０１と第２昇圧回路２０２のクロック信号が入力されるので、第１昇圧回路２０１と第２昇圧回路２０２のみ動作し、Ｐチャネル型ＭＯＳトランジスタ２２３がオンするので、熱電変換素子の起電圧Ｖｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、さらに第２昇圧回路２０２で約２倍に昇圧され、Ｐチャネル型ＭＯＳトランジスタ２２３を介してＶｄｄに供給される。つまり、昇圧倍数は約４倍であるので、Ｖｄｄは約４倍のＶｐとなる。なお、Ｐチャネル型ＭＯＳトランジスタ２２４もオンしているが、該トランジスタを介した昇圧電圧出力端子２２１からの電流の漏れは、該トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【００３５】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路２０１と第２昇圧回路２０２のクロック信号が入力されるので、第１昇圧回路２０１と第２昇圧回路２０２と第３昇圧回路２０３が動作し、Ｐチャネル型ＭＯＳトランジスタ２２３がオフし、Ｐチャネル型ＭＯＳトランジスタ２２４がオンするので、前記Ｖｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、第２昇圧回路２０２で約２倍に昇圧され、さらに、第３昇圧回路２０３で約２倍に昇圧され、Ｐチャネル型ＭＯＳトランジスタ２２４を介して出力端子２２１に供給される。つまり、昇圧倍数は約８倍であるので、Ｖｄｄは約８倍のＶｐとなる。
【００３６】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全昇圧回路にクロック信号が入力されるので、Ｐチャネル型ＭＯＳトランジスタ２２３，２２４がオフし、全昇圧回路が動作するので、前記Ｖｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、第２昇圧回路２０２で約２倍に昇圧され、第３昇圧回路２０３で約２倍に昇圧され、さらに第４昇圧回路２０４で約２倍に昇圧され、昇圧電圧出力端子２２１から出力される。つまり、昇圧倍数は約１６倍であるので、Ｖｄｄは約１６倍のＶｐとなる。
【００３７】
なお、ダイオード２０８は、後で詳しく説明するが、上記第１昇圧回路２０１と上記第２昇圧回路２０１の特徴が、上記Ｖｄｄの電圧が低い場合に昇圧能力が小さいという特徴があり、上記Ｖｄｄの電圧が低い昇圧初期段階の昇圧速度を、第１昇圧回路２０１と第２昇圧回路２０２を介さずに、第３昇圧回路２０３と第４昇圧回路２０４で昇圧する事で向上させる為に設けた。
【００３８】
つまり、上記構成とする事により、上記したように、電圧検出回路の検出信号を記憶した信号記憶回路の出力信号Ｐ４１，Ｐ４２，Ｐ４３に応じて、昇圧倍数を可変できる昇圧回路が実現できる。
図３は、本発明に於ける、図２で示した第１昇圧回路２０１の回路図である。
先ず、接続について説明する。熱電変換素子の起電圧Ｖｐが入力される入力端子３０２は、Ｎチャネル型ＭＯＳトランジスタ３０６のドレインと、Ｎチャネル型ＭＯＳトランジスタ３０７のソースとに接続し、第１のクロック信号入力端子３０４は、Ｎチャネル型ＭＯＳトランジスタ３０７とＮチャネル型ＭＯＳトランジスタ３０８のゲートに接続し、第２のクロック信号入力端子３０５は、Ｎチャネル型ＭＯＳトランジスタ３０６とＮチャネル型ＭＯＳトランジスタ３０９のゲートに接続し、Ｎチャネル型ＭＯＳトランジスタ３０６のソースは、Ｎチャネル型ＭＯＳトランジスタ３０８のドレインと、コンデンサー３１０の第２の電極に接続し、コンデンサー３１０の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ３０７のドレインと、Ｎチャネル型ＭＯＳトランジスタ３０９のソースとに接続し、昇圧電圧を出力する出力端子３０３は、Ｎチャネル型ＭＯＳトランジスタ３０９のドレインに接続し、ＧＮＤ入力端子３１１は、Ｎチャネル型ＭＯＳトランジスタ３０８のソースに接続する構成である。
【００３９】
次に、動作に付いて説明する。先ず、第１のクロック信号入力端子３０４から入力される第１のクロック信号が、”ハイ”の時、第２のクロック信号入力端子３０５から入力される第２のクロック信号は、”ロウ”となり、Ｎチャネル型ＭＯＳトランジスタ３０７と３０８がオンし、Ｎチャネル型ＭＯＳトランジスタ３０６と３０９がオフするので、コンデンサー３１０の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ３０７を介して、入力端子３０２に供給された電圧が供給されるので、ある電圧Ｖａまで上昇し、該コンデンサーの第２の電極は、Ｎチャネル型ＭＯＳトランジスタ３０８を介してＧＮＤの電圧が供給されるので”ロウ”になる。
【００４０】
次に、第１のクロック信号入力端子３０４から入力される第１のクロック信号が、”ロウ”の時、第の２クロック信号入力端子３０５から入力される第２のクロック信号は、”ハイ”となり、Ｎチャネル型ＭＯＳトランジスタ３０７と３０８がオフし、Ｎチャネル型ＭＯＳトランジスタ３０６と３０９がオンするので、コンデンサー３１０の第２の電極は、Ｎチャネル型ＭＯＳトランジスタ３０６を介して、入力端子３０２に供給された電圧が供給されるので、ある電圧Ｖｂまで上昇する。したがって、該コンデンサーの第１の電極は、前記Ｖａと前記Ｖｂをプラスした電圧まで上昇し、該電圧は、Ｎチャネル型ＭＯＳトランジスタ３０９を介して、出力端子３０３に供給されるので、出力端子３０３の電圧は、ある電圧Ｖｃまで上昇する。
【００４１】
ここで、Ｖａ，Ｖｂ，Ｖｃの値は、Ｎチャネル型ＭＯＳトランジスタがオンしたときに、供給できる最大電圧値と関係し、Ｎチャネル型ＭＯＳトランジスタが、供給する電圧が、該最大電圧値以下であれば、どんな小さな電圧でも、供給できるが、供給する電圧が、該最大電圧値より高ければ、どんなに大きな電圧でも、該最大電圧値までしか供給できない。
【００４２】
つまり、Ｖａは、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０７の該最大電圧値以下のときは、入力端子３０２から供給される電圧と同じ電圧となるが、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０７の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ３０７の該最大電圧値となり、Ｖｂは、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電圧値以下のときは、入力端子３０２から供給される電圧と同じ電圧となるが、入力端子３０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電圧値となり、Ｖｃは、コンデンサー３１０の第１の電極に発生するＶａとＶｂをプラスした値が、Ｎチャネル型ＭＯＳトランジスタ３０９の該最大電圧値以下のときは、ＶａとＶｂをプラスした値と同じ電圧となるが、Ｎチャネル型ＭＯＳトランジスタ３０９の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ３０９の該最大電圧値となる。
【００４３】
なお、上記した各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値とは、各Ｎチャネル型ＭＯＳトランジスタがオンしているときに、各Ｎチャネル型ＭＯＳトランジスタのゲートに入力される各クロック信号の”ハイ”の電圧、つまり、Ｖｄｄから、各Ｎチャネル型ＭＯＳトランジスタのしきい値電圧をマイナスした値である。
【００４４】
つまり、上記第１昇圧回路は、昇圧する電圧が低く、各Ｎチャネル型ＭＯＳトランジスタが、各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値以下の電圧しか供給しなくてよい場合は、効率よく昇圧でき、しかも、どんなに低い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が高い場合、あるいは、前記Ｖｄｄが低い場合で、該昇圧回路の各Ｎチャネル型ＭＯＳトランジスタのどれか一つでも、そのＮチャネル型ＭＯＳトランジスタの該最大電圧値より高い電圧を供給しなくてはならなくなった場合、昇圧効率が悪くなり、さらに、昇圧する電圧がより高くなった場合、あるいは、前記Ｖｄｄがさらに低くなった場合、逆に降圧してしまう場合があるという特徴を有する。
【００４５】
よって、上記第１昇圧回路の各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構成することで、しきい値電圧を下げても、リーク電流を抑えられる構成とし、しきい値電圧を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧できる構成としている。
なお、上記第１昇圧回路は、該第１昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該第１昇圧回路の昇圧効率を良くすることができる。
【００４６】
図４は、本発明に於けいる、図２で示した第２昇圧回路２０２の回路図である。
構成は、図３で示した第１昇圧回路とほとんど同じ構成であり、図３の第１昇圧回路と異なる部分は、図３の第１昇圧回路のＮチャネル型ＭＯＳトランジスタ３０９が、図４の第２昇圧回路では、ドレインをコンデンサー４１０の第１電極に接続し、ソースとＮウェルを出力端子４０３に接続し、ゲートを第１のクロック信号入力端子４０４に接続したＰチャネル型ＭＯＳトランジスタ４０９に置き換わったところだけである。
【００４７】
動作も、各ＭＯＳがオン、オフするタイミングは、図３で示した第１昇圧回路と同じであり、図３の第１昇圧回路と異なるのは、Ｐチャネル型ＭＯＳトランジスタ４０９がオンしたときに、コンデンサー４１０の第１の電極に発生した昇圧電圧が、Ｐチャネル型ＭＯＳトランジスタ４０９が供給できる最低電圧より低い場合、該昇圧電圧がＰチャネル型ＭＯＳトランジスタ４０９のＰ型のドレインからＮ型のＮウェルの順方向がオンする０．６Ｖ未満の場合は、出力端子４０３に全く供給できなく、該昇圧電圧が０．６Ｖ以上の場合は、該昇圧電圧から０．６Ｖをマイナスした値の電圧までしか出力端子４０３に供給できないが、該昇圧電圧が、該最低電圧以上の場合では、該昇圧電圧がどんなに高い電圧でも、出力端子４０３に供給できることである。
【００４８】
なお、上記したＰチャネル型ＭＯＳトランジスタ４０９が供給できる最低電圧とは、Ｐチャネル型ＭＯＳトランジスタが、該トランジスタのドレインからソース、あるいは、ソースからドレインへチャネルを介して供給できる最低の電圧であり、該トランジスタのゲートの電圧から、該トランジスタのしきい値電圧をマイナスした値であるので、図４でのＰチャネル型ＭＯＳトランジスタ４０９の該最低電圧は、Ｐチャネル型ＭＯＳトランジスタ４０９のゲートの”ロウ”の電圧からしきい値をマイナスした値、つまり、ＧＮＤ電圧からマイナスの値のしきい値をマイナスするので、しきい値電圧の絶対値である。
【００４９】
つまり、上記第２昇圧回路は、昇圧しようとする電圧が、Ｎチャネル型ＭＯＳトランジスタ４０７，４０６の該最大電圧以下で、コンデンサー４１０の第１の電極に発生した昇圧電圧が、Ｐチャネル型ＭＯＳトランジスタ４０９の該最低電圧以上の場合、効率よく昇圧できる特徴を有すが、昇圧する電圧が高くなった場合、あるいは、前記Ｖｄｄが低い場合で、昇圧しようとする電圧が、Ｎチャネル型ＭＯＳトランジスタ４０７、Ｎチャネル型ＭＯＳトランジスタ４０６のどちらか一方の該最大電圧を越える場合、昇圧効率が悪化したり、降圧してしまったり、該昇圧電圧が、Ｐチャネル型ＭＯＳトランジスタ４０９の該最低電圧を下回る場合、出力端子４０３に電圧が出力されない特徴も有する。
【００５０】
よって、上記第２昇圧回路の各ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタの場合は、Ｎ型のゲートで構成し、Ｐチャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧でき、さらに、より低い電圧からの昇圧も可能にした。
【００５１】
なお、上記第２昇圧回路は、該第２昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該第２昇圧回路の昇圧効率を良くすることができる。
【００５２】
図５は、図２の第３昇圧回路２０３および第４昇圧回路２０４の回路図である。
構成は、図４で示す第２昇圧回路のＮチャネル型ＭＯＳトランジスタ３０６，３０７のそれぞれを、図５で示すように、Ｐチャネル型ＭＯＳトランジスタソースとＮウェルを入力端子５０２と接続し、ドレインをコンデンサー５１０の第２の電極に接続し、ゲートを第１のクロック信号入力端子５０４に接続したＮチャネル型ＭＯＳトランジスタ５０６と、ドレインを入力端子５０２と接続し、ソースとＮウェルをコンデンサー５１０の第１の電極を接続し、ゲートを第２のクロック信号入力端子５０５と接続したＰチャネル型ＭＯＳトランジスタ５０７に置き換えた構成である。
【００５３】
動作は、各ＭＯＳのオン、オフのタイミングは、図４の第２昇圧回路と同じであるが、Ｐチャネル型ＭＯＳトランジスタ５０７がオンしたとき、入力端子５０２から、コンデンサー５１０の第１の電極に電圧を供給する際、入力端子５０２の電圧が、Ｐチャネル型ＭＯＳトランジスタ５０７の供給できる前記最低電圧未満で、該トランジスタのＰ型のドレインからＮウェルの順方向がオンする０．６Ｖ未満の場合は、まったく供給できなく、０．６Ｖ以上の場合は、入力端子５０２の電圧から０．６Ｖをマイナスした値しか供給できないが、該最低電圧以上の場合は、入力端子５０２の電圧をそのまま供給できることと、Ｐチャネル型ＭＯＳトランジスタ５０６がオンしたとき、入力端子５０２から、コンデンサー５１０の第２の電極に電圧を供給する際、入力端子５０２の電圧がＰチャネル型ＭＯＳトランジスタ５０６の供給できる前記最低電圧未満の場合は、全く供給できないが、入力端子５０２の電圧が、該トランジスタの前記最低電圧以上の場合は、入力端子５０２の電圧がそのまま供給できることが異なる。
【００５４】
つまり、上記第３および第４昇圧回路は、各Ｐチャネル型ＭＯＳトランジスタが供給できる前記最低電圧未満の電圧からの昇圧はできないが、該最低電圧以上の電圧であれば、高い電圧からでも昇圧が可能な特徴を有する。
よって、上記第３昇圧回路の各Ｐチャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、より低い電圧（０．２Ｖ）からの昇圧を可能にした。
【００５５】
なお、上記第３、第４昇圧回路は、該昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該昇圧回路の昇圧効率を良くすることができる。
【００５６】
本実施例の図２で示す昇圧回路１０７は、上記したような特徴を有する第１から第４昇圧回路を、第１昇圧回路が昇圧した電圧を、第２昇圧回路が昇圧し、第２昇圧回路が昇圧した電圧を、第３昇圧回路が昇圧し、第３昇圧回路が昇圧した電圧を第４昇圧回路が昇圧する構成とし、第３昇圧回路が昇圧できる電圧までの昇圧を第２昇圧回路が昇圧し、第２昇圧回路が昇圧できる電圧まで、第１昇圧回路が昇圧することにより、Ｖｄｄが０．３Ｖ以上あり、起電力入力端子２１５から入力された前記Ｖｐが０．０５Ｖ以上あれば、昇圧できる特徴を有す。
【００５７】
本実施例では、図１に示すように、上記構成の昇圧回路１０７で、熱電変換素子１０１の起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧システムを実現した。
なお、図２で示す本実施例の昇圧回路は、前記した性能の熱電変換素子の起電圧を、時計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる電圧まで昇圧する設計であるが、異なった性能の熱電変換素子や、他の発電素子の起電圧を昇圧する場合や、コンデンサーや２次電池などの蓄電素子の電圧を昇圧する場合などの、昇圧する電圧が異なる場合、あるいは、駆動するＩＣの必要な電圧が異なる場合などの、必要な昇圧電圧値が異なる場合は、第１昇圧回路や、第３昇圧回路をさらに複数個直列接続するとか、第１昇圧回路を複数個直列接続した後に第３昇圧回路を複数個直列接続した構成とするとか、第３昇圧回路のみを複数直列接続しただけの構成とするといったような設計変更をすればよいことは言うまでもない。
【００５８】
図６は、図１で示す昇圧回路１０７を、図２で示す昇圧回路の構成とは別の構成とした場合の昇圧回路６０８の回路図である。第１昇圧回路６０１から第１５昇圧回路６０６までの計１５個の昇圧回路と、２入力ＮＡＮＤ回路６１７，６１９，６２１と、インバータ回路６１６，６１８，６２０と、Ｐチャネル型ＭＯＳトランジスタ６２２とで構成している。
【００５９】
先ず、各構成要素の接続状態を説明する。
熱電変換素子の起電圧であるＶｐを入力する起電力入力端子６０９は、第１昇圧回路６０１の第１の入力端子と、第１昇圧回路６０１から第１５昇圧回路６０６までの各昇圧回路の第２の入力端子とに接続する。第１５昇圧回路６０６以外の各昇圧回路の出力端子は、次に位置する昇圧回路の第１の入力端子に接続し、第１５昇圧回路の出力端子は、Ｐチャネル型ＭＯＳトランジスタ６２２のドレインに接続され、Ｐチャネル型ＭＯＳトランジスタ６２２のソースとＮウェルは、昇圧電圧Ｖｄｄを出力する昇圧電圧出力端子６１０に接続する。
【００６０】
発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子６１１は、２入力ＮＡＮＤ回路６１７，６１９，６２１の各々の片方の入力端子に接続する。
電圧検出回路からの検出信号の一つである第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力する第１の検出信号入力端子６１２は、２入力ＮＡＮＤ６２１のクロック信号入力端子６１１を接続していない方の入力端子に接続する。
【００６１】
電圧検出回路からの検出信号の一つである第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力する第２の検出信号入力端子６１３は、２入力ＮＡＮＤ６１９のクロック信号入力端子６１１を接続していない方の入力端子に接続する。
電圧検出回路からの検出信号の一つである第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力する第３の検出信号入力端子６１４は、２入力ＮＡＮＤ６１７のクロック信号入力端子６１１を接続していない方の入力端子に接続する。
【００６２】
２入力ＮＡＮＤ回路６１７の出力端子は、インバータ回路６１６の入力端子と、第１昇圧回路６０１から第８昇圧回路６０２の各昇圧回路の第２のクロック信号入力端子に接続する。
インバータ回路６１６の出力端子は、第１昇圧回路６０１から第８昇圧回路６０２の各昇圧回路の第１のクロック信号入力端子に接続する。
【００６３】
２入力ＮＡＮＤ回路６１９の出力端子は、インバータ回路６１８の入力端子と、第９昇圧回路６０３から第１２昇圧回路６０４の各昇圧回路の第２のクロック信号入力端子に接続する。
インバータ回路６１８の出力端子は、第９昇圧回路６０３から第１２昇圧回路６０４の各昇圧回路の第１のクロック信号入力端子に接続する。
【００６４】
２入力ＮＡＮＤ回路６２１の出力端子は、インバータ回路６２０の入力端子と、第１３昇圧回路６０５から第１５昇圧回路６０６の各昇圧回路の第２のクロック信号入力端子と、Ｐチャネル型ＭＯＳトランジスタ６２２のゲートとに接続する。
インバータ回路６２０の出力端子は、第１３昇圧回路６０５から第１５昇圧回路６０６の各昇圧回路の第１のクロック信号入力端子とに接続する。
【００６５】
なお、２入力ＮＡＮＤ回路６１７，６１９，６２１と、インバータ回路６１６，６１８，６２０の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子６０８に接続し、各々のＧＮＤ端子は、熱電変換素子の低電圧側の電極と接続したＧＮＤ電位入力端子６１５に接続する。次に動作を説明する。
【００６６】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全ての昇圧回路にクロック信号が入力されなくなるので、全ての昇圧回路は動作せず、昇圧行為は行わない。
第１の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の場合、第１３昇圧回路６０５から第１５昇圧回路６０６にかけての昇圧回路のみにクロック信号が入力されるので、第１３昇圧回路６０５から第１５昇圧回路６０６にかけての昇圧回路が動作する。つまり、昇圧回路が３個動作し、１個の昇圧回路でＶｐの電圧分昇圧するので、熱電変換素子の起電圧Ｖｐに３Ｖｐがプラスされた４Ｖｐの昇圧電圧が、第１５昇圧回路６０６の出力端子から出力される。
【００６７】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の場合、第９昇圧回路６０３から第１５昇圧回路６０６にかけての昇圧回路のみにクロック信号が入力されるので、第９昇圧回路６０３から第１５昇圧回路６０６にかけての昇圧回路が動作する。つまり、昇圧回路が７個動作するので、熱電変換素子の起電圧Ｖｐに７Ｖｐがプラスされた４Ｖｐの昇圧電圧が第１５昇圧回路６０６の出力端子から出力される。
【００６８】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全ての昇圧回路にクロック信号が入力されるので、全昇圧回路が動作する。つまり、昇圧回路が１５個動作するので、熱電変換素子の起電圧Ｖｐに１５Ｖｐがプラスされた１６Ｖｐが第１５昇圧回路６０６の出力端子から出力される。
【００６９】
なお、第１５昇圧回路６０６の出力端子から昇圧電圧が出力されるが、昇圧電圧は常時出力されるのではなく、クロック信号Ｐ１が”ハイ”の時だけ出力され、クロック信号が”ロウ”の時は、該出力端子からは、熱電変換素子の起電圧Ｖｐがそのまま出力される。つまり、該出力端子をそのまま昇圧電圧出力端子６１０に接続すると、クロック信号Ｐ１が”ロウ”の時に、せっかく出力した昇圧電圧が、熱電変換素子の起電圧Ｖｐまで落ちてしまう。そこで、Ｐチャネル型ＭＯＳトランジスタ６２２を設け、該トランジスタをクロック信号Ｐ１が”ハイ”の時はオン、クロック信号Ｐ１が”ロウ”の時はオフさせることで、上記問題をクリアした。
【００７０】
上記してきたように、昇圧回路を図６で示すような構成とすることにより、上記したように、電圧検出回路の検出信号を記憶した信号記憶回路の出力する記憶信号に応じて、昇圧倍数を可変できる昇圧回路が、図２で示す昇圧回路とは異なった構成で実現できる。
図７は、本発明における図６で示した第１から第３昇圧回路の回路図である。
【００７１】
先ず、接続に状態について説明する。
第１の入力端子７０３は、Ｎチャネル型ＭＯＳトランジスタ７０８のドレインに接続し、第２の入力端子７０２は、Ｎチャネル型ＭＯＳトランジスタ７０９のソースに接続し、第１のクロック信号入力端子７０５は、Ｎチャネル型ＭＯＳトランジスタ７０８のゲートに接続し、第２のクロック信号入力端子７０６は、Ｎチャネル型ＭＯＳトランジスタ７０９，７１０のゲートに接続し、Ｎチャネル型ＭＯＳトランジスタ７０８のソースは、Ｎチャネル型ＭＯＳトランジスタ７１０のドレインとコンデンサー７１１の第２の電極とに接続し、コンデンサー７１１の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ７０９のドレインと昇圧電圧を出力する出力端子７０４とに接続し、ＧＮＤ入力端子７０７は、Ｎチャネル型ＭＯＳトランジスタ７１０のソースに接続する構成である。
【００７２】
次に、動作について説明する。
先ず、第１のクロック信号入力端子７０５から入力される第１のクロック信号が”ロウ”の時、第２のクロック信号入力端子７０６から入力される第２のクロック信号は”ハイ”となり、Ｎチャネル型ＭＯＳトランジスタ７０９，７１０がオンし、Ｎチャネル型ＭＯＳトランジスタ７０８がオフするので、コンデンサー７１１の第１の電極は、Ｎチャネル型ＭＯＳトランジスタ７０９を介して、第２の入力端子７０２に供給された熱電変換素子の起電圧Ｖｐが供給されるので、ある電圧Ｖａまで上昇し、該コンデンサーの第２の電極は、Ｎチャネル型ＭＯＳトランジスタ７０８を介してＧＮＤの電圧が供給されるので”ロウ”になる。
【００７３】
次に、第１のクロック信号入力端子７０５から入力される第１のクロック信号が、”ハイ”の時、第２のクロック信号入力端子７０６から入力される第２のクロック信号は、”ロウ”となり、Ｎチャネル型ＭＯＳトランジスタ７０９と７１０がオフし、Ｎチャネル型ＭＯＳトランジスタ７０８がオンするので、コンデンサー７１１の第２の電極は、Ｎチャネル型ＭＯＳトランジスタ７０８を介して、第１の入力端子７０３に供給された電圧が供給されるので、ある電圧Ｖｂまで上昇する。したがって、該コンデンサーの第１の電極は、前記Ｖａと前記Ｖｂをプラスした電圧まで上昇し、該電圧を、出力端子７０４から出力する。
【００７４】
ここで、Ｖａ，Ｖｂの値は、Ｎチャネル型ＭＯＳトランジスタがオンしたときに、供給できる最大電圧値と関係し、Ｎチャネル型ＭＯＳトランジスタが、供給する電圧が、該最大電圧値以下であれば、どんな小さな電圧でも、供給できるが、供給する電圧が、該最大電圧値より高ければ、どんなに大きな電圧でも、該最大電圧値までしか供給できない。
【００７５】
つまり、Ｖａは、第２の入力端子７０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値以下のときは、第２の入力端子７０２から供給される電圧と同じ電圧となるが、第２の入力端子７０２から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値となり、Ｖｂは、第１の入力端子７０３から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０８の該最大電圧値以下のときは、第１の入力端子７０３から供給される電圧と同じ電圧となるが、第１の入力端子７０３から供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ７０８の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳトランジスタ７０８の該最大電圧値となる。
【００７６】
なお、上記した各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値とは、各Ｎチャネル型ＭＯＳトランジスタがオンしているときに、各Ｎチャネル型ＭＯＳトランジスタのゲートに入力される各クロック信号の”ハイ”の電圧、つまり、Ｖｄｄから、各Ｎチャネル型ＭＯＳトランジスタのしきい値電圧をマイナスした値である。
【００７７】
つまり、上記した図７で示す昇圧回路は、昇圧する電圧が低く、各Ｎチャネル型ＭＯＳトランジスタが、各Ｎチャネル型ＭＯＳトランジスタの該最大電圧値以下の電圧しか供給しなくてよい場合は、効率よく昇圧でき、しかも、どんなに低い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が高い場合、あるいは、前記Ｖｄｄが低い場合で、該昇圧回路の各Ｎチャネル型ＭＯＳトランジスタのどれか一つでも、そのＮチャネル型ＭＯＳトランジスタの該最大電圧値より高い電圧を供給しなくてはならなくなった場合、昇圧効率が悪くなり、さらに、昇圧する電圧がより高くなった場合、あるいは、前記Ｖｄｄがさらに低くなった場合、逆に降圧してしまう場合があるという特徴を有する。
【００７８】
よって、上記した図７で示す昇圧回路の各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構成することで、しきい値電圧を下げても、リーク電流を抑えられる構成とし、しきい値電圧を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧できる構成としている。
なお、上記した図７で示す昇圧回路は、該昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該昇圧回路の昇圧効率を良くすることができる。
【００７９】
図８は、本発明における図６で示した第４から第１５昇圧回路の回路図である。 構成は、図７の昇圧回路とほとんど同じであり、異なる部分は、図７の昇圧回路のＮチャネル型ＭＯＳトランジスタ７０８が、ソースをとＮウェルを第１の入力端子８０３に接続し、ドレインをコンデンサー８１１の第２の電極に接続し、ゲートを第２のクロック信号入力端子８０６に接続したＰチャネル型ＭＯＳトランジスタ８０８に置き換わったところだけである。
【００８０】
動作も図７で示す昇圧回路とほぼ同じであり、異なる点は、Ｐチャネル型ＭＯＳトランジスタ８０８がオンし、第１の入力端子８０３に入力した電圧がＰチャネル型ＭＯＳトランジスタ８０８を介して、コンデンサー８１１の第２の電極に電圧Ｖｂが供給される際の第１の入力端子８０３の電圧と該Ｖｂとの関係であり、第１入力端子８０３の電圧が、チャネル型ＭＯＳトランジスタ５０６の供給できる最低電圧未満の場合は、全く供給できないが、第１の入力端子８０３の電圧が、該トランジスタの前記最低電圧以上の場合は、第１の入力端子８０３の電圧がそのまま供給できるという点が異なる。
【００８１】
なお、上記したＰチャネル型ＭＯＳトランジスタ８０８が供給できる最低電圧とは、Ｐチャネル型ＭＯＳトランジスタが、該トランジスタのドレインからソース、あるいは、ソースからドレインへチャネルを介して供給できる最低の電圧であり、該トランジスタのゲートの電圧から、該トランジスタのしきい値電圧をマイナスした値であるので、Ｐチャネル型ＭＯＳトランジスタ８０８の該最低電圧は、該トランジスタ８０８のゲートの”ロウ”の電圧からしきい値をマイナスした値、つまり、ＧＮＤ電圧からマイナスの値のしきい値をマイナスするので、しきい値電圧の絶対値である。
【００８２】
つまり、上記した図８で示す昇圧回路は、第２の入力端子８０２に入力する電圧が、Ｎチャネル型ＭＯＳトランジスタ８０９の前記最大電圧以下で、第１の入力端子８０３に入力する電圧が、Ｐチャネル型ＭＯＳトランジスタ８０８の該最低電圧以上の場合、効率よく昇圧できる特徴を有すが、第２の入力端子８０２の電圧が、Ｎチャネル型ＭＯＳトランジスタ８０９の該最大電圧以上の場合、昇圧効率が悪化したり、逆に降圧してしまったり、第１の入力端子８０３の電圧が、Ｐチャネル型ＭＯＳトランジスタ８０８の前記最低電圧未満の場合、全く昇圧できなかったりする特徴を有する。
【００８３】
よって、本発明では、上記した図８で示す昇圧回路の各ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタの場合は、Ｎ型のゲートで構成し、Ｐチャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧でき、さらに、より低い電圧からの昇圧も可能にした。
【００８４】
なお、上記した図８に示す昇圧回路は、該昇圧回路のオンしているＭＯＳトランジスタがオフすると同時に、オフしていたＭＯＳトランジスタがオンする構成であるが、オンしているＭＯＳトランジスタをオフしてから、オフしていたＭＯＳトランジスタをオンする構成とすることで、貫通電流を無くすことができ、該昇圧回路の昇圧効率を良くすることができる。
【００８５】
本実施例の図６で示す昇圧回路６０７は、上記したような特徴を有する第１から第３昇圧回路を前段に、そして、上記したような特徴を有する第４から第１５昇圧回路を後段に配置し、第１から第３昇圧回路で、第４から第１５昇圧回路が苦手とする低電圧からの昇圧を行い、第４から第１５昇圧回路で、第１から第３昇圧回路が苦手とする高電圧からの昇圧を行うようにすることで、Ｖｄｄが０．３Ｖ以上あり、熱電変換素子の起電圧Ｖｐが０．０５Ｖ以上あれば、昇圧可能と言う特徴を有することができた。
【００８６】
本実施例では、図１に示すように、上記した図６で示す昇圧回路６０７で、熱電変換素子１０１の起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧システムを実現した。
なお、図６で示す本実施例の昇圧回路は、前記した性能の熱電変換素子の起電圧を、時計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる電圧まで昇圧する設計であるが、異なった性能の熱電変換素子や、他の発電素子の起電圧を昇圧する場合や、コンデンサーや２次電池などの蓄電素子の電圧を昇圧する場合などの、昇圧する電圧が異なる場合、あるいは、駆動するＩＣの必要な電圧が異なる場合などの、必要な昇圧電圧値が異なる場合は、前段に配置した図７で示す昇圧回路の個数、あるいは、後段に配置した図８で示す昇圧回路の個数を、増やす、あるいは、減らすといった設計変更を行えばよいことは言うまでもない。
【００８７】
図９は、図１で示す昇圧回路１０７を、図２、あるいは、図３で示す昇圧回路の構成とは別の構成とした場合の昇圧回路９０７の回路図である。
先ず、接続状態を説明する。
熱電変換素子の起電圧であるＶｐを入力する起電力入力端子９０９は、第１昇圧回路９０１の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１５のドレインとＮチャネル型ＭＯＳトランジスタ９１７のドレインとに接続する。
【００８８】
第８昇圧回路９０６以外の各昇圧回路の出力端子は、次に位置する昇圧回路の入力端子に接続し、第８昇圧回路９０６の出力端子は、昇圧電圧出力端子９１０に接続する。
発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子９１１は、２入力ＮＡＮＤ回路９２７，９２９，９３１の各々の片方の入力端子と、インバータ回路９３６の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１６，９１７のゲートとに接続する。
【００８９】
電圧検出回路からの検出信号の一つである第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力する第１の検出信号入力端子９１２は、２入力ＮＡＮＤ９２７のクロック信号入力端子９１１を接続していない方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１９，９２０のゲートとに接続する。
電圧検出回路からの検出信号の一つである第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力する第２の検出信号入力端子９１３は、２入力ＮＡＮＤ９２９のクロック信号入力端子９１１を接続していない方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９２１，９２２のゲートと、Ｐチャネル型ＭＯＳトランジスタ９２５のゲートとに接続する。
【００９０】
電圧検出回路からの検出信号の一つである第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力する第３の検出信号入力端子９１４は、２入力ＮＡＮＤ９３１のクロック信号入力端子９１１を接続していない方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９２３，９２４のゲートと、Ｐチャネル型ＭＯＳトランジスタ９２６のゲートとに接続する。
【００９１】
２入力ＮＡＮＤ回路９２７の出力端子は、インバータ回路９２８の入力端子と、第１昇圧回路９０１と第２昇圧回路９０２の第２のクロック信号入力端子とに接続する。
インバータ回路９２８の出力端子は、第１昇圧回路９０１と第２昇圧回路９０２の第１のクロック信号入力端子に接続する。
【００９２】
２入力ＮＡＮＤ回路６２９の出力端子は、インバータ回路９３０の入力端子と、第３昇圧回路９０３と第４昇圧回路９０４の第２のクロック信号入力端子とに接続する。
インバータ回路９３０の出力端子は、第３昇圧回路９０３と第４昇圧回路９０４の第１のクロック信号入力端子に接続する。
【００９３】
２入力ＮＡＮＤ回路９３１の出力端子は、インバータ回路９３２の入力端子と、第５昇圧回路９０５から第８昇圧回路９０６の各昇圧回路の第２のクロック信号入力端子に接続する。インバータ回路９３２の出力端子は、第５昇圧回路９０５から第８昇圧回路９０６の第１のクロック信号入力端子に接続する。
【００９４】
インバータ回路９３６の出力端子は、Ｎチャネル型ＭＯＳトランジスタ９１５，９１８のゲートに接続する。
Ｎチャネル型ＭＯＳトランジスタ９１５のソースは、Ｎチャネル型ＭＯＳトランジスタ９１６，９１９，９２１，９２３のドレインに接続し、Ｎチャネル型ＭＯＳトランジスタ９１７のソースは、Ｎチャネル型ＭＯＳトランジスタ９１８，９２０，９２２，９２４のドレインに接続し、Ｎチャネル型ＭＯＳトランジスタ９１６，９１８のソースは、ＧＮＤ端子に接続する。
【００９５】
Ｎチャネル型ＭＯＳトランジスタ９１９のソースは、第１昇圧回路９０１と第２昇圧回路９０２の第３のクロック信号入力端子に接続し、Ｎチャネル型ＭＯＳトランジスタ９２０のソースは、第１昇圧回路の第４のクロック信号入力端子に接続する。
Ｎチャネル型ＭＯＳトランジスタ９２１のソースは、第３昇圧回路９０３と第４昇圧回路９０４の第３のクロック信号入力端子に接続し、Ｎチャネル型ＭＯＳトランジスタ９２２のソースは、第３昇圧回路９０３と第２昇圧回路９０２の第４のクロック信号入力端子に接続する。
【００９６】
Ｎチャネル型ＭＯＳトランジスタ９２３のソースは、第５昇圧回路９０５から第８昇圧回路にかけての各昇圧回路の第３のクロック信号入力端子に接続し、Ｎチャネル型ＭＯＳトランジスタ９２４のソースは、第４の昇圧回路９０４から第８昇圧回路９０６にかけての各昇圧回路の第４のクロック信号入力端子の接続される。
【００９７】
Ｐチャネル型ＭＯＳトランジスタ９２５，９２６のソースとＮウェルは、昇圧電圧出力端子９１０に接続する。
なお、２入力ＮＡＮＤ回路９２７，９２９，９３１と、インバータ回路９２８，９３０，９３２，９３６の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子９０８に接続し、各々のＧＮＤ端子は、熱電変換素子の低電圧側の電極と接続したＧＮＤ電位入力端子９３５に接続する。
【００９８】
また、ＧＮＤ端子に接続するということは、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子９３５と接続することを意味する。
次に動作を説明する。第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全ての昇圧回路の各クロック信号入力端子にクロック信号が入力されなくなるので、全ての昇圧回路は動作せず、昇圧行為は行わない。なお、Ｐチャネル型ＭＯＳトランジスタ９２５，９２６がオンしているが、該両トランジスタを介した昇圧電圧出力端子９１０からの電流の漏れは、該両トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【００９９】
第１の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路９０１の各クロック信号入力端子にクロック信号が入力され、第２昇圧回路９０２の第４のクロック信号入力端子以外のクロック信号入力端子にクロック信号が入力されるので、第１昇圧回路９０１で２Ｖｐ分昇圧され、第２昇圧回路９０２でＶｐ分昇圧され、Ｐチャネル型ＭＯＳトランジスタ９２５がオンするので、Ｐチャネル型ＭＯＳトランジスタ９２５を介して昇圧電圧出力端子９１０に、Ｖｐに３Ｖｐプラスされた４Ｖｐの電圧が供給される。つまり、昇圧電圧は４Ｖｐとなる。なお、Ｐチャネル型ＭＯＳトランジスタ９２６もオンしているが、該トランジスタを介した昇圧電圧出力端子９１０からの電流の漏れは、該両トランジスタのドレインにぶら下がる容量成分の充電電流のみである。
【０１００】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の場合、第１昇圧回路９０１と第２昇圧回路９０２と第３昇圧回路９０３の各昇圧回路の各クロック信号入力端子にクロック信号が入力され、第４昇圧回路９０４の第４のクロック信号入力端子以外のクロック信号入力端子に、クロック信号が入力されるので、第１昇圧回路９０１から第３昇圧回路９０３の各昇圧回路で２Ｖｐ分づつ昇圧され、第４昇圧回路９０４でＶｐ分昇圧され、Ｐチャネル型ＭＯＳトランジスタ９２５がオフし、Ｐチャネル型ＭＯＳトランジスタ２６２がオンするので、Ｐチャネル型ＭＯＳトランジスタ９２６を介して昇圧電圧出力端子９１０に、Ｖｐに７Ｖｐプラスされた８Ｖｐの電圧が供給される。つまり、昇圧電圧Ｖｄｄは８Ｖｐとなる。
【０１０１】
第１の記憶信号Ｐ４１と第２の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全ての昇圧回路の全てのクロック入力端子にクロック信号が入力されるので、第１から第７の各昇圧回路で２Ｖｐづつ昇圧され、第８昇圧回路で、Ｖｐ分昇圧されるので、昇圧電圧出力端子９１０に、Ｖｐに１５Ｖｐプラスした１６Ｖｐの電圧が供給される。つまり、昇圧電圧Ｖｄｄは、１６Ｖｐとなる。
【０１０２】
なお、各昇圧回路の昇圧分は２ＶｐあるいはＶｐと述べたが、この値となるのは、Ｖｐが、Ｎチャネル型ＭＯＳトランジスタ９１５，９１７，９１９，９２０，９２１，９２２，９２３，９２４の前記した最大電圧値以下の場合、つまり、各昇圧回路の第３あるいは第４のクロック信号入力端子に入力されるクロック信号の波高値がＶｐの場合である。Ｖｐが該最大電圧値より高い場合は、各昇圧回路の第３あるいは第４のクロック信号入力端子に入力されるクロック信号の波高値が該最大電圧値となり、各昇圧回路の昇圧分は、該最大電圧値の２倍あるいは該最大電圧値となる。つまり、昇圧電圧が低下してしまう。
【０１０３】
そこで、本実施例の図９で示す昇圧回路では、該昇圧回路のＮチャネル型ＭＯＳトランジスタ９１５，９１７，９１９，９２０，９２１，９２２，９２３，９２４は、きい値電圧を下げても、リーク電流を抑えられるよう、ゲートをＮ型で構成し、しきい値電圧を極力低く（０．２Ｖ程度）することで、前記Ｖｐがある程度高くても、各昇圧回路の昇圧分を２ＶｐあるいはＶｐとできるようにした。
【０１０４】
上記してきたように、昇圧回路を図９で示すような構成とすることにより、上記したように、電圧検出回路の検出信号を記憶した信号記憶回路の出力する記憶信号に応じて、昇圧倍数を可変できる昇圧回路が、図２あるいは図６で示す昇圧回路とは異なった構成で実現できる。
図１０は、本発明における図９で示した第１と第２昇圧回路の回路図である。
【０１０５】
先ず、接続に状態について説明する。
入力端子１００２は、Ｎチャネル型ＭＯＳトランジスタ１００８のドレインに接続し、Ｎチャネル型ＭＯＳトランジスタのゲートは、第１のクロック信号入力端子１００４に、該トランジスタのソースは、コンデンサー１０１０の第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１００９のドレインとに接続し、コンデンサー１０１の第２の電極は、第３のクロック信号入力端子１００６に接続し、Ｎチャネル型ＭＯＳトランジスタ１００９のゲートは、第２のクロック信号入力端子１００５に、該トランジスタのソースは、コンデンサー１０１１の第１の電極と出力端子１００３とに接続し、コンデンサー１０１１の第２の電極は、第４のクロック信号入力端子１００７に接続する。
【０１０６】
次に、動作を説明する。なお、第３あるいは第４のクロック信号の高い方の電圧をＶｈ、低い方の電圧を”ロウ”とする。
先ず、第４のクロック信号入力端子１００７にクロック信号を入力する場合について説明する。
第１のクロック信号入力端子１００４のクロック信号を”ハイ”、第２のクロック信号入力端子１００５のクロック信号を”ロウ”、第３のクロック信号入力端子１０６のクロック信号を”ロウ”、第４のクロック信号入力端子１００７のクロック信号をＶｈとし、Ｎチャネル型ＭＯＳトランジスタ１００８をオン、Ｎチャネル型ＭＯＳトランジスタ１００９をオフし、コンデンサー１０１０の第１の電極を前の状態からＶｈ分低下させ、コンデンサー１０１１の第１の電極を前の状態からＶｈ分昇圧させることで、入力端子１００２から、Ｎチャネル型ＭＯＳトランジスタ１００８を介して、コンデンサー１０１０の第１の電極に電荷を供給すると同時に、コンデンサー１０１１の第１の電極から出力端子１００３に昇圧電圧を出力する第１の状態と、第１のクロック信号入力端子１００４のクロック信号を”ロウ”、第２のクロック信号入力端子１００５のクロック信号を”ハイ”、第３のクロック信号入力端子１０６のクロック信号をＶｈ、第４のクロック信号入力端子１００７のクロック信号を”ロウ”とし、Ｎチャネル型ＭＯＳトランジスタ１００８をオフ、Ｎチャネル型ＭＯＳトランジスタ１００９をオンし、コンデンサー１０１０の第１の電極をまえの状態からＶｈ分昇圧させ、コンデンサー１０１１の第１の電極を前の状態からＶｈ分低下させることで、コンデンサー１０１０の第１の電極から、Ｎチャネル型ＭＯＳトランジスタ１００９を介して、コンデンサー１０１１の第１の電極に電荷を供給する第２の状態を交互に繰り返し、入力端子１００２から、出力端子１００３に向かって電荷を順次供給することで出力端子１００３から昇圧電圧を出力する。
【０１０７】
この出力端子１００３から出力される昇圧電圧は、各Ｎチャネル型ＭＯＳトランジスタがオンした際、該各Ｎチャネル型ＭＯＳトランジスタのドレインとソース間の電圧差が無くなるまで、ドレインからソースへ電荷が供給できた場合は、コンデンサー１０１０の第１の電極の昇圧電圧は、入力端子１００２電圧にＶｈをプラスした値となり、コンデンサー１０１１の第１の電極の昇圧電圧は、コンデンサー１０１０の昇圧電圧にＶｈをプラスした値となるので、入力端子１００２の電圧に２Ｖｈをプラスした値となるが、どちらか一方のＮチャネル型ＭＯＳトランジスタでも、該トランジスタがオンした際に、該トランジスタのドレインの電圧がソースの電圧よりも高いのに、該トランジスタの前記してきた最大電圧値に該トランジスタのソースの電圧が到達してしまった場合は、そうでない場合よりも低い値となり、場合によっては、入力端子１００２の電圧以下の値、つまり、降圧された値となる場合もある。
【０１０８】
つまり、上記した昇圧回路１００１は、昇圧する電圧が低い場合、あるいは、前記したようにＶｄｄが高く、各Ｎチャネル型ＭＯＳトランジスタの前記最大電圧値が高い場合で、各Ｎチャネル型ＭＯＳトランジスタが、該トランジスタの前記最大電圧値以下の電圧しか供給しなくてよい場合は、効率良く昇圧でき、しかも、どんなに低い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が高い場合、あるいは、前記したようにＶｄｄが低く、各Ｎチャネル型ＭＯＳトランジスタの前記最大電圧値が低い場合で、どちらか一方のＮチャネル型ＭＯＳトランジスタでも該Ｎチャネル型ＭＯＳトランジスタの前記最大電圧値より高い電圧を供給しなくてはならなくなった場合、昇圧効率が悪くなったり、また、昇圧する電圧がさらに高くなったり、Ｖｄｄがさらに低くなったりした場合、逆に降圧してしまう場合があるという特徴を有する。
【０１０９】
よって、上記した図１０で示す昇圧回路の各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構成することで、しきい値電圧を下げても、リーク電流を抑えられる構成とし、しきい値電圧を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い電圧から昇圧できる構成としている。
次に、第４のクロック信号入力端子１００７にクロック信号を入力しない場合について説明する。
【０１１０】
上記した第４のクロック信号入力端子１００６にクロック信号を入力する場合と異なる点は、コンデンサー１０１１が平滑コンデンサーとなり、昇圧に寄与しない点のみである。つまり、出力端子１００３に出力される昇圧電圧は、前記Ｖｈ分低下するので、入力端子１００２の電圧に前記Ｖｈ分をプラスした値となる。
【０１１１】
図１１は本発明における図９で示した第３から第７昇圧回路の回路図である。構成は、図１０で示す昇圧回路とほとんど同じであり、異なる点は、図１０の昇圧回路のＮチャネル型ＭＯＳトランジスタ１００８を、図１１で示すように、ドレインを入力端子１１０２、ソースとＮウェルをコンデンサー１１１０の第１の電極、ゲートを第２のクロック信号入力端子に接続したＰチャネル型ＭＯＳトランジスタ１１０８に置き換え、図１０で示す昇圧回路のＮチャネル型ＭＯＳトランジスタ１００９を、図１１で示すように、ドレインをコンデンサー１１１０の第１の電極、ソースとＮウェルをコンデンサー１１１１の第１の電極、ゲートを第１のクロック信号入力端子１１０４に接続したＰチャネル型ＭＯＳトランジスタ１１０９に置き換えた点のみである。
【０１１２】
動作も、各ＭＯＳトランジスタがオン、オフするタイミングと、各コンデンサーの第２の電極に入力されるクロック信号のレベルが、Ｖｈと”ロウ”のタイミングは、図１０で示す昇圧回路１００１と同じであり、異なる点は、効率よく昇圧できる、電圧の条件である。つまり、図１０で示す昇圧回路は、各ＭＯＳトランジスタをＮチャネル型ＭＯＳトランジスタで構成しているため、各Ｎチャネル型ＭＯＳトランジスタが供給する電圧が、該トランジスタの前記最大電圧値以下の場合、効率よく昇圧できるが、図１１で示す昇圧回路は、各ＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタで構成しているため、各Ｐチャネル型ＭＯＳトランジスタが供給する電圧が、該トランジスタの前記最低電圧以上であれば、効率よく昇圧できるという点である。
【０１１３】
つまり、上記した図１１で示す昇圧回路は、昇圧する電圧が高い場合で、各Ｐチャネル型ＭＯＳトランジスタが、該トランジスタの前記最低電圧値以上の電圧を供給する場合は、効率良く昇圧でき、しかも、どんなに高い電圧からでも昇圧できる特徴を有すが、昇圧する電圧が低い場合で、どちらか一方のＮチャネル型ＭＯＳトランジスタでも、該トランジスタの前記最低電圧値未満の電圧を供給する場合は、昇圧効率は低下し、場合によっては、出力端子から全く電圧が出力されないという特徴を有する。
【０１１４】
よって、上記した図１１で示す昇圧回路の各Ｐチャネル型ＭＯＳトランジスタは、Ｐ型のゲートで構成することで、しきい値電圧の絶対値を下げても、リーク電流を抑えられる構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ程度）することで、より低い電圧から昇圧できる構成としている。
図１２は本発明における図９で示した第８昇圧回路の回路図である。構成は、図１１で示す昇圧回路１１０１とほとんど同じであり、異なる点は、図１１で示す昇圧回路１１０１のコンデンサー１１１１が無い点のみである。よって、図１２で示すように、第４のクロック信号入力入力端子１２０７には何も接続していない。
【０１１５】
動作も、図１１の昇圧回路１１０１とほとんど同じで、異なる点は、図１１で示すコンデンサー１１１１が無いので、出力端子１２０３から出力される昇圧電圧がＶｈ分図１１の昇圧回路１１０１の出力端子１１０３に出力される昇圧電圧よりも低下する点である。
本実施例の図９で示す昇圧回路９０７は、前段の第１昇圧回路と第２昇圧回路を、上記したような図１０で示す昇圧回路で構成し、後段の第３から第７昇圧回路を、上記したような図１１で示す昇圧回路で構成し、最後段の第８昇圧回路を、上記したような図１２で示す昇圧回路で構成し、第１昇圧回路と第２昇圧回路で、第３から第８昇圧回路が苦手とする低電圧からの昇圧を行い、第３から第８昇圧回路で、第１昇圧回路と第２昇圧回路が苦手とする高電圧からの昇圧を行うようにすることで、Ｖｄｄが０．３Ｖ以上あり、熱電変換素子の起電圧Ｖｐが０．０５Ｖ以上あれば、昇圧可能と言う特徴を有することができた。
【０１１６】
本実施例では、図１に示すように、上記した図９で示す昇圧回路９０７で、熱電変換素子１０１の起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧システムを実現した。
なお、図９で示す本実施例の昇圧回路は、前記した性能の熱電変換素子の起電圧を、時計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる電圧まで昇圧する設計であるが、異なった性能の熱電変換素子や、他の発電素子の起電圧を昇圧する場合や、コンデンサーや２次電池などの蓄電素子の電圧を昇圧する場合などの、昇圧する電圧が異なる場合、あるいは、駆動するＩＣの必要な電圧が異なる場合などの、必要な昇圧電圧値が異なる場合は、前段に配置した図１０で示す昇圧回路の個数、あるいは、後段に配置した図１１で示す昇圧回路の個数を、増やす、あるいは、減らすといった設計変更を行えばよいことは言うまでもない。
【０１１７】
さらに、今まで述べた、図２、図６、および、図１０で示す各昇圧回路の構成の特徴点を組み合わせて構成することでも、目的とする性能を発揮する昇圧回路が実現できることも言うまでもない。
図１３に、本実施例における図１に示す発振回路１０３の回路図を示す。
先ず、接続状態について説明する。
【０１１８】
熱電変換素子の起電圧Ｖｐを入力する起電圧入力端子１３０１は、ディプリーションタイプ（ノーマリーオン型）のＮチャネル型ＭＯＳトランジスタ１３０６のゲートに接続し、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子１３０４は、Ｎチャネル型ＭＯＳトランジスタ１３０６のドレインと、Ｐチャネル型ＭＯＳトランジスタ１３１８，１３１９のソースとＮウェルとに接続する。
【０１１９】
ディプリーションタイプのＮチャネル型ＭＯＳトランジスタ１３０６のソースは、Ｐチャネル型ＭＯＳトランジスタ１３１０，１３１２，１３１４のソースとＮウェルと、インバータ回路１３０８のＰチャネル型ＭＯＳトランジスタ１３１６のソースとＮウェルとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１３１０のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１１のドレインと、コンデンサー１３２２の第１の電極と、Ｐチャネル型ＭＯＳトランジスタ１３１２とＮチャネル型ＭＯＳトランジスタ１３１３のゲートとに接続する。
【０１２０】
Ｐチャネル型ＭＯＳトランジスタ１３１２のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１３のドレインと、コンデンサー１３２３の第１の電極と、Ｐチャネル型ＭＯＳトランジスタ１３１４とＮチャネル型ＭＯＳトランジスタ１３１５のゲートとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１３１４のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１５のドレインと、Ｐチャネル型ＭＯＳトランジスタ１３１０とＮチャネル型ＭＯＳトランジスタ１３１１のゲートと、Ｐチャネル型ＭＯＳトランジスタ１３１６とＮチャネル型ＭＯＳトランジスタ１３１７のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２１のゲートとに接続する。
【０１２１】
Ｐチャネル型ＭＯＳトランジスタ１３１６のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１７のドレインと、Ｎチャネル型ＭＯＳトランジスタ１３２０のゲートとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１３１８のドレインは、Ｐチャネル型ＭＯＳトランジスタ１３１９のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２０のドレインとに接続する。
【０１２２】
Ｐチャネル型ＭＯＳトランジスタ１３１９のドレインは、Ｐチャネル型ＭＯＳトランジスタ１３１８のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２１のドレインと、クロック信号Ｐ１を出力するクロック信号出力端子１３０２とに接続する。
Ｎチャネル型ＭＯＳトランジスタ１３１１，１３１３，１３１５，１３１７，１３２０，１３２１のソースと、コンデンサー１３２２，１３２３の第２の電極は、ＧＮＤ端子に接続する。
【０１２３】
なお、点線で囲った１３０７は、リングオシレータ回路、１３０８はインバータ回路、１３０９はレベルシフト回路の部分を示す。
また、上記したＧＮＤ端子に接続するということは、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１３０５と接続するということを意味する。
【０１２４】
次に、各部の動作を説明する。ディプリーションタイプのＮチャネル型ＭＯＳトランジスタ１３０６は、Ｖｄｄ入力端子１３０４から入力したＶｄｄの電圧をレギュレートする。該トランジスタのレギュレート電圧は、該トランジスタのしきい値電圧の絶対値に、該トランジスタのゲートの電圧つまり、熱電変換素子の起電圧Ｖｐをプラスした値になる。つまり、該トランジスタのレギュレート電圧は、熱電変換素子の起電圧Ｖｐが上昇すれば、上昇し、前記Ｖｐが低下すれば、低下する。
【０１２５】
リングオシレータ回路１３０７は、クロック信号を発生する。該クロック信号の周波数は、リングオシレータ回路１３０７の電源電圧、つまり、前記レギュレート電圧が上昇すれば、上昇し、低下すれば、低下する。よって、熱電変換素子の起電圧Ｖｐが上昇すれば、該クロック信号の周波数は上昇し、該Ｖｐが低下すれば、該クロック信号の周波数は低下する。
【０１２６】
インバータ回路１３０８は、前記クロック信号を入力し、前記クロック信号の位相を反転させたクロック信号を出力する。
レベルシフト回路１３０９は、リングオシレータ回路１３０７からのクロック信号と、インバータ回路１３０８からのクロック信号を入力し、インバータ回路１３０８からのクロック信号の波高値を、昇圧電圧Ｖｄｄに変換したクロック信号を、クロック信号出力端子１３０２に出力する。
【０１２７】
つまり、図１３で示す上記したような構成とする事で、熱電変換素子の起電圧Ｖｐに応じて、出力するクロック信号の周波数が可変できる発振回路が実現できる。
さらに、図１３で示す本実施例の発振回路は、ディプリーションタイプのＮチャネル型ＭＯＳトランジスタ１３０６以外の各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電圧（０．３Ｖ程度）でもクロック信号が出力できる特徴を持たせている。
【０１２８】
図１４は、図１で示す間欠パルス発生回路１０４の回路図である。先ず、接続状態を説明する。発振回路からのクロック信号Ｐ１を入力するクロック信号入力端子１４０１は、インバータ回路１４０５，１４０７の入力端子に接続し、インバータ回路１４０５の出力端子は、第２の電極がＧＮＤ端子に接続したコンデンサー１４０８の第１の電極と、インバータ回路１４０６の入力端子に接続し、インバータ回路１４０６の出力端子は、２入力ＮＡＮＤ回路１４０９の第１の入力端子に接続し、インバータ回路１４０７の出力端子は、２入力ＮＡＮＤ回路１４０９の第２の入力端子に接続し、２入力ＮＡＮＤ回路１４０９の出力端子は、インバータ回路１４１０の入力端子に接続し、インバータ回路１４１０の出力端子は、間欠パルスＰ２を出力する間欠パルス出力端子１４０２に接続する。
【０１２９】
なお、各インバータ回路と２入力ＮＡＮＤ回路は、該回路の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄｄ入力端子１４０３に接続し、該回路のＧＮＤ端子は、熱電変換素子の低電圧側の電極と接続するＧＮＤ電位入力端子１４０４と接続する。
次に、動作を説明する。クロック信号入力端子１４０１から入力されたクロック信号Ｐ１は、インバータ回路１４０５とインバータ回路１４０６を介して２入力ＮＡＮＤ回路１４０９の第１の入力端子に入力する。この２入力ＮＡＮＤ回路１４０９の第１の入力端子に入力するクロック信号は、前記クロック信号Ｐ１より、コンデンサー１４０８を充放電する時間分位相が遅れる。
【０１３０】
一方、インバータ回路１４０７を介して２入力ＮＡＮＤ回路１４０９の第２の入力端子に入力するクロック信号は、前記クロック信号Ｐ１とは位相が反転している。
２入力ＮＡＮＤ回路１４０９は、該ＮＡＮＤ回路の入力端子に、上記したようなクロック信号を入力するので、該ＮＡＮＤ回路の出力端子は、該ＮＡＮＤ回路の第２の入力端子が”ロウ”から”ハイ”になったときから、コンデンサー１４０８を充電する時間分遅れて、該２入力ＮＡＮＤ回路の第１の入力端子が”ハイ”から”ロウ”になるまでの時間、つまり、コンデンサー１４０８を充電する時間のみ、”ロウ”となるクロック信号を出力する。
【０１３１】
インバータ回路１４０１は、上記した２入力ＮＡＮＤ回路１４０９の出力するクロック信号の位相を反転し、間欠パルス信号出力端子１４０２に出力する。間欠パルス信号出力端子１４０２からは、上記したインバータ回路１４１０の出力するクロック信号を、間欠パルス信号Ｐ２として出力する。
なお、間欠パルス信号Ｐ２の”ハイ”の期間は、インバータ回路１４０５の駆動能力、あるいは、コンデンサー１４０８の容量値を変えることにより可変できることは言うまでもない。
【０１３２】
さらに、図１４で示す本実施例の間欠パルス発生回路１０４は、各回路を構成する各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄが低い電圧でも間欠パルス信号が出力できる特徴を持たせている。
【０１３３】
図１５に、本実施例における図１に示す電圧検出回路１０５の回路図を示す。先ず、接続状態について説明する、熱電変換素子の起電圧Ｖｐを入力する起電圧入力端子１５０１は、抵抗Ｒａ１５０１の第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２４のゲートとに接続する。
抵抗Ｒａの第２の電極は、抵抗Ｒｂの第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２６のゲートとに接続する。
【０１３４】
抵抗Ｒｂの第２の電極は、抵抗Ｒｃの第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２８のゲートとに接続し、抵抗Ｒｃの第２の電極は、Ｎチャネル型ＭＯＳトランジスタ１５１４のドレインに接続する。
間欠パルス信号Ｐ２を入力する間欠パルス信号入力端子１５０２は、Ｎチャネル型ＭＯＳトランジスタ１５１４のゲートと、インバータ回路１５１５の入力端子とに接続する。
【０１３５】
インバータ回路１５１５の出力端子は、Ｐチャネル型ＭＯＳトランジスタ１５１６のゲートと、Ｎチャネル型ＭＯＳトランジスタ１５１７のゲートとに接続する。
ディプリーションタイプ（ノーマリーオン型）のＮチャネル型ＭＯＳトランジスタ１５１８は、該トランジスタのドレインは、Ｐチャネル型ＭＯＳトランジスタ１５１６のドレインに接続し、該トランジスタのゲートは、該トランジスタのソースと、Ｎチャネル型ＭＯＳトランジスタ１５１９のドレインとゲートと、Ｎチャネル型ＭＯＳトランジスタ１５１７のドレインと、Ｐチャネル型ＭＯＳトランジスタ１５２１とＮチャネル型ＭＯＳトランジスタ１５２２のゲートとに接続する。
【０１３６】
Ｐチャネル型ＭＯＳトランジスタ１５２０のゲートは、該トランジスタのドレインと、Ｐチャネル型ＭＯＳトランジスタ１５２３，１５２５，１５２７のゲートと、Ｎチャネル型ＭＯＳトランジスタ１５２１のドレインとに接続する。
Ｎチャネル型ＭＯＳトランジスタ１５２１のソースは、Ｎチャネル型ＭＯＳトランジスタ１５２２のドレインと、Ｎチャネル型ＭＯＳトランジスタ１５２４，１５２６，１５２８のソースとに接続する。
【０１３７】
Ｐチャネル型ＭＯＳトランジスタ１５２３のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２４のドレインと、第３の検出信号Ｐ３３を出力する第３の出力端子１５０３とに接続する。
Ｐチャネル型ＭＯＳトランジスタ１５２５のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２６のドレインと、第２の検出信号Ｐ３２を出力する第２の出力端子１５０４とに接続する。
【０１３８】
Ｐチャネル型ＭＯＳトランジスタ１５２７のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２８のドレインと、第１の検出信号Ｐ３１を出力する第１の出力端子１５０５とに接続する。
昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１５０６は、Ｐチャネル型ＭＯＳトランジスタ１５１６，１５２０，１５２３，１５２５，１５２７のソースとＮウェルと、インバータ回路１５１５の電源とに接続する。
【０１３９】
Ｎチャネル型ＭＯＳトランジスタ１５１４，１５１７，１５１９，１５２２のソースは、ＧＮＤ端子と接続される。
なお、図１５に示す点線で囲んだ部分は、１５０８が分圧抵抗部、１５０４が基準電圧発生回路部、１５１０がコンパレータ回路部である。
また、上記したＧＮＤ端子に接続するということは、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１５０７に接続するという意味である。
【０１４０】
次に、各部の動作を説明する。分圧抵抗部１５０８は、熱電変換素子の起電圧Ｖｐの分圧電圧を出力する。分圧電圧は、抵抗Ｒａ１５１１と、抵抗Ｒｂ１５１２と抵抗Ｒｃ１５１４とを直列接続した抵抗とで分圧する第１の分圧電圧と、抵抗Ｒａ１５１１と抵抗Ｒｂ１５１２とを直列接続した抵抗と、抵抗Ｒｃ１５１４とで分圧する第２の分圧電圧の２種類の分圧電圧を、前記第１の分圧電圧は抵抗Ｒｂ１５１２の第１の電極、前記第２の分圧電圧は抵抗Ｒｃの第１の電極からそれぞれ出力する。さらに、ゲートに間欠パルス信号Ｐ２を入力したＮチャネル型ＭＯＳトランジスタ１５１４で、間欠パルス信号Ｐ２が、”ハイ”の期間だけ、分圧電圧を出力し、間欠パルス信号Ｐ２が”ロウ”の時は、各抵抗を流れる電流をカットし、分圧電圧を発生しないようにすることで、間欠動作し低消費電流化を図っている。
【０１４１】
基準電圧発生回路部１５０９は、基準電圧を出力する。該基準電圧は、Ｎチャネル型ＭＯＳトランジスタ１５１９のドレインから出力する。さらに、間欠パルス信号Ｐ２をインバータ回路１５０９を介してゲートに入力したＰチャネル型ＭＯＳトランジスタ１５１６とＮチャネル型ＭＯＳトランジスタ１５１７で、間欠パルス信号Ｐ２が”ハイ”の期間だけ、基準電圧を出力し、間欠パルス信号Ｐ２が”ロウ”の期間は、Ｐチャネル型ＭＯＳトランジスタ１５１６をオフすることでＶｄｄから電流をカットし、Ｎチャネル型ＭＯＳトランジスタ１５１７をオンし、基準電圧ではなくＧＮＤ電位を出力するようにすることで、間欠動作し低消費電流化を図っている。
【０１４２】
コンパレータ回路部１５１０は、カレントミラータイプのコンパレート方式を用いたコンパレータ回路で、Ｎチャネル型ＭＯＳトランジスタ１５２１のゲートに入力する前記基準電圧と、Ｎチャネル型ＭＯＳトランジスタ１５２４のゲートに入力する熱電変換素子の起電圧Ｖｐを比較し、前記基準電圧よりも前記Ｖｐの電圧の方が低い場合は”ハイ”、前記基準電圧よりも前記Ｖｐの電圧の方が高い場合は”ロウ”の信号を第３の検出信号Ｐ３３として第３の出力端子１５０３から出力するという動作と、前記基準電圧と、Ｎチャネル型ＭＯＳトランジスタ１５２６のゲートに入力する分圧抵抗部１５０８からの前記第１の分圧電圧を比較し、前記基準電圧よりも前記第１の分圧電圧が低い場合は”ハイ”、前記基準電圧よりも前記第１の分圧電圧が高い場合は”ロウ”の信号を第２の検出信号Ｐ２として第２の出力端子１５０４から出力するという動作と、前記基準電圧と、Ｎチャネル型ＭＯＳトランジスタ１５２８のゲートに入力する分圧抵抗部１５０８からの前記第２の分圧電圧を比較し、前記基準電圧よりも前記第２の分圧電圧が低い場合は”ハイ”、前記基準電圧よりも前記第１の分圧電圧が高い場合は”ロウ”の信号を第１の検出信号Ｐ３１として第１の出力端子１５０５から出力するという動作を行う。
【０１４３】
さらに、コンパレータ回路部１５１０は、ゲートに前記基準電圧を入力するＮチャネル型ＭＯＳトランジスタ１５２２で、前記基準電圧が出力している時、つまり、前記間欠パルス信号Ｐ２が”ハイ”の時は、ＧＮＤ端子へ電流が流れるようにする事で、検出動作するようにし、前記基準電圧が出力せず、ＧＮＤ電位が出力している時、つまり、前記間欠パルス信号が”ロウ”の時は、ＧＮＤ端子への電流をカットすることで、検出動作しないようにしている。つまり、間欠的に検出動作する事で、低消費電流化を図っている。
【０１４４】
なお、上記第１の分圧電圧は、熱電変換素子の起電圧Ｖｐが０．８Ｖの時０．４Ｖ、上記第２の分圧電圧は、熱電変換素子の起電圧Ｖｐが１．６Ｖの時０．４Ｖになるように設計し、前記基準電圧は、０．４ｖになるように設計している。つまり、前記第３の検出電圧Ｐ３３は、熱電変換素子の起電圧Ｖｐが０．４Ｖ以上なら”ロウ”、前記Ｖｐが０．４Ｖ未満なら”ハイ”となり、前記第２の検出信号Ｐ２は、前記Ｖｐが０．８Ｖ以上なら”ロウ”、前記Ｖｐが０．８Ｖ未満なら”ハイ”となり、前記第１の検出信号Ｐ３１は、前記Ｖｐが１．６Ｖ以上なら”ロウ”、前記Ｖｐが１．６Ｖ未満なら”ハイ”となる。
【０１４５】
さらに、図１５で示す本実施例の電圧検出回路１０５は、各回路を構成する各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電圧でも、各検出信号が出力できる特徴を持たせている。
【０１４６】
つまり、本実施例の図１で示す電圧検出回路１０５を、図１５で示すような構成とすることで、間欠パルス信号Ｐ２で、間欠動作することで、消費電流の少ない電圧検出回路が実現できる。
図１６に、本実施例における図１に示す信号記憶回路１０６の回路図を示す。先ず、接続状態について説明する、電圧検出回路から出力する第１の検出信号Ｐ３１を入力する第１の入力端子１６０１は、第１記憶回路１６１０の信号入力端子に接続し、電圧検出回路から出力する第２の検出信号Ｐ３２を入力する第２の入力端子１６０２は、第２記憶回路１６１１の信号入力端子に接続し、電圧検出回路から出力する第３の検出信号Ｐ３３を入力する第３の入力端子１６０３は、第３記憶回路１６１２の信号入力端子に接続する。
【０１４７】
間欠パルス発生回路から出力する間欠パルス信号Ｐ２を入力する間欠パルス信号入力端子１６０４は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれの第１の間欠パルス信号入力端子と、インバータ回路１６１３の入力端子に接続し、インバータ回路１６１３の出力端子は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれの第２の間欠パルス信号入力端子に接続する。
【０１４８】
昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１６０８は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれのＶｄｄ入力端子に接続し、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１６０９は、第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２のそれぞれのＧＮＤ電位入力端子に接続する。
【０１４９】
第１記憶回路１６１０の出力端子は、第１の記憶信号Ｐ４１を出力する第１の出力端子１６０５に接続し、第２記憶回路１６１１の出力端子は、第２の記憶信号Ｐ４２を出力する第２の出力端子１６０６に接続し、第３記憶回路１６１２の出力端子は、第３の記憶信号Ｐ４３を出力する第３の出力端子１６０７に接続する。
【０１５０】
また、インバータ回路１６１３の電源端子は、昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１６０８に接続し、インバータ回路１６１３のＧＮＤ端子は、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１６０９に接続する。
次に動作を説明する。先ず、間欠パルス信号Ｐ２が”ハイ”の期間は、各記憶回路の第１の間欠パルス信号入力端子は”ハイ”となり、各記憶回路の第２の間欠パルス信号入力端子は”ロウ”となるので、第１記憶回路１６１０は、第１の検出信号Ｐ３１と同じ信号を第１の出力端子１６０５に出力し、第２記憶信号回路１６１１は、第２の検出信号Ｐ３２と同じ信号を第２の出力端子１６０６に出力し、第３記憶回路１６１２は、第３の検出信号Ｐ３３と同じ信号を第３の出力端子１６０７に出力する。
【０１５１】
次に、間欠パルス信号Ｐ２が”ハイ”に次いで”ロウ”になる期間は、各記憶回路の第１の間欠パルス信号入力端子は”ロウ”となり、各記憶回路の第２の間欠パルス信号入力端子は”ハイ”となるので、第１記憶回路１６１０は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”になるときの第１の検出信号Ｐ３１の電圧を記憶し、記憶した第１の検出信号Ｐ３１の電圧を第１の出力端子１６０５に出力しつづけ、第２記憶回路１６１１は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”になるときの第２の検出信号Ｐ３２の電圧を記憶し、記憶した第２の検出信号Ｐ３２の電圧を第２の出力端子１６０６に出力しつづけ、第３記憶回路１６１２は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”になるときの第３の検出信号Ｐ３３の電圧を記憶し、記憶した第３の検出信号Ｐ３３の電圧を第３の出力端子１６０７に出力しつづける。
【０１５２】
つまり、図１で示す信号記憶回路１０６を図１６で示す構成とすることで、間欠動作する電圧検出回路が動作している期間、つまり、間欠パルス信号が”ハイ”の期間は、電圧検出回路１０５の検出信号をそのまま記憶信号として出力し、電圧検出回路が動作していない期間、つまり、間欠パルス信号が”ロウ”の期間は、該期間の前の電圧検出回路が動作している期間の検出信号を記憶し、記憶した検出信号を記憶信号として出力する信号記憶回路が実現できる。
【０１５３】
図１７に、図１６で示す第１記憶回路１６１０と第２記憶回路１６１１と第３記憶回路１６１２の回路図を示す。先ず、接続状態を説明する。検出信号を入力する検出信号入力端子１７０２は、Ｐチャネル型ＭＯＳトランジスタ１７０８のソースとＮチャネル型ＭＯＳトランジスタ１７０９のドレインとに接続する。
間欠パルス信号Ｐ２が入力される第１の間欠パルス信号入力端子１７０３は、Ｎチャネル型ＭＯＳトランジスタ１７０９のゲートとＰチャネル型ＭＯＳトランジスタ１７１０のゲートとに接続する。
【０１５４】
間欠パルス信号Ｐ２と位相が反転した信号が入力される第２の間欠パルス信号入力端子１７０４は、Ｐチャネル型ＭＯＳトランジスタ１７０８のゲートとＮチャネル型ＭＯＳトランジスタ１７１１のゲートとに接続する。
Ｐチャネル型ＭＯＳトランジスタ１７０８のドレインは、Ｎチャネル型ＭＯＳトランジスタ１７０９のソースと、Ｐチャネル型ＭＯＳトランジスタ１７１０のソースと、Ｎチャネル型ＭＯＳトランジスタ１７１１のソースと、インバータ回路１７１２の入力端子とに接続し、インバータ回路１７１２の出力端子は、インバータ回路１７１３の入力端子に接続する。
【０１５５】
インバータ回路１７１３の出力端子は、Ｐチャネル型ＭＯＳトランジスタ１７１０のドレインと、Ｎチャネル型ＭＯＳトランジスタ１７１１のソースと、記憶信号を出力する記憶信号出力端子１７０５とに接続する。
なお、昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１７０６は、Ｐチャネル型ＭＯＳトランジスタ１７０８，１７１０のＮウェルと、インバータ回路１７１２，１７１３の電源端子とに接続し、熱電変換素子の低電位側の電極と接続するＧＮＤ電位入力端子１７０７は、インバータ回路１７１２，１７１３のＧＮＤ端子に接続する。
【０１５６】
次に、動作を説明する。先ず、間欠パルス信号Ｐ２が”ハイ”の時、第１の間欠パルス信号入力端子１７０３は”ハイ”、第２の間欠パルス信号入力端子１７０４は”ロウ”となるので、Ｐチャネル型ＭＯＳトランジスタ１７０８とＮチャネル型ＭＯＳトランジスタがオンし、Ｐチャネル型ＭＯＳトランジスタ１７１０とＮチャネル型ＭＯＳトランジスタ１７１１がオフし、インバータ回路１７１２の入力端子には、検出信号入力端子１７０２から入力した検出信号が入力されるので、記憶信号出力端子１７０５からは、該検出信号がそのまま出力される。
【０１５７】
次に、間欠パルス信号Ｐ２が、前記した”ハイ”の状態から”ロウ”になったとき、第１の間欠パルス信号入力端子１７０３は”ロウ”、第２の間欠パルス信号入力端子１７０４は”ハイ”となるので、Ｐチャネル型ＭＯＳトランジスタ１７０８とＮチャネル型ＭＯＳトランジスタがオフし、Ｐチャネル型ＭＯＳトランジスタ１７１０とＮチャネル型ＭＯＳトランジスタ１７１１がオンし、インバータ回路１７１２の入力端子には、検出信号入力端子１７０２から入力した検出信号が入力されず、前記した間欠パルス信号が”ハイ”の時の最後の検出信号が入力されたままとなるので、記憶信号出力端子１７０５からは、間欠パルス信号が”ハイ”の時の最後の検出信号が出力され続ける。
【０１５８】
つまり、図１７で示すような構成とすることで、間欠パルス信号が”ハイ”の時、つまり、電圧検出回路が動作し、検出信号を出力している時は、そのまま該検出信号を記憶信号として出力し、前記した間欠パルス信号”ハイ”の状態から”ロウ”になった時、つまり、電圧検出回路が停止し、検出信号が出力されなくなった時は、前記した間欠パルス信号が”ハイ”の時の最後の検出信号を記憶し、次の間欠パルス信号が”ハイ”となるときまで、該記憶した検出信号を出力し続ける記憶回路が実現できる。
【０１５９】
上記したように、本実施例では、図１で示す信号記憶回路１０６を、図１７で示すような構成の記憶回路を用いて、図１６で示すような構成とする事で、図１で示す間欠動作する電圧検出回路１０５が、動作している時は、該電圧検出回路の検出信号をそのまま記憶信号として出力し、該電圧検出回路が、停止しているときは、該電圧検出回路が停止する前、つまり、動作している時の検出信号を記憶し、次に該電圧検出回路が動作するまで、その記憶した検出信号を出力する信号記憶回路が実現できる。
【０１６０】
さらに、本実施例の前記信号記憶回路は、該信号記憶回路を構成する各ＭＯＳトランジスタを、しきい値電圧の絶対値を下げても、リーク電流を抑えられるように、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲートで構成することで、各ＭＯＳトランジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電圧でも、記憶信号が出力できる特徴を持たせている。
【０１６１】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を有する。
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを適材適所に設置し、ＭＯＳトランジスタでコンデンサーを充放電し昇圧させることで、昇圧効率が良く、低電圧からの昇圧が可能な昇圧回路が実現できる。
【０１６２】
そして、該ＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタならＮ型のゲートとしたＭＯＳトランジスタとする事で、各ＭＯＳトランジスタしきい値電圧の絶対値を下げることができるので、さらに低電圧からの昇圧が可能な昇圧回路が実現できる。
また、外部エネルギーにより発電する電源、例えば熱電変換素子の起電圧に応じて出力するクロック信号の周波数を可変できる発振回路を設け、該発振回路の出力するクロック信号で昇圧回路が熱電変換素子の起電圧を昇圧する構成とすることで、熱電変換素子の起電力を無駄無く昇圧電力に変換することができる昇圧システムが実現できる。
【０１６３】
さらに、該熱電変換素子の起電圧を検出し、該起電圧に応じた検出信号を出力する電圧検出回路を設け、該電圧検出回路の出力する検出信号で、昇圧回路の昇圧倍数を可変するような構成とすることで、熱電変換素子の起電圧が変動しても、熱電変換素子の起電力を効率良く昇圧電力に変換することができる昇圧システムが実現できる。
【０１６４】
そして、さらに、発振回路からのクロック信号から間欠パルスを作り出す間欠パルス発生回路を設け、前記電圧検出回路を該間欠パルス信号で間欠動作させ、前記電圧検出回路が動作している期間は、該電圧検出回路が出力する前記検出信号を、記憶信号として昇圧回路へ出力し、前記電圧検出回路が動作していない期間は、前の該電圧検出回路が動作していた時の最終の検出信号を記憶し、次に該電圧検出回路が動作するまでの間、前記記憶した検出信号を、記憶信号として昇圧回路へ出力する信号記憶回路を設け、昇圧回路は、該信号記憶回路から出力する記憶信号に応じて昇圧倍数を可変する構成とすることで、前記電圧検出回路で消費される電流が少なくなり、効率の良い昇圧システムが実現できる。
【図面の簡単な説明】
【図１】昇圧システムの実施例を示すブロック図である。
【図２】昇圧回路の実施例を示す回路図である。
【図３】昇圧回路の回路図である。
【図４】昇圧回路の回路図である。
【図５】昇圧回路の回路図である。
【図６】昇圧回路の実施例の回路図である。
【図７】昇圧回路の実施例を示す回路図である。
【図８】昇圧回路の実施例を示す回路図である。
【図９】昇圧回路の実施例の回路図である。
【図１０】昇圧回路の実施例を示す回路図である。
【図１１】昇圧回路の実施例を示す回路図である。
【図１２】昇圧回路の実施例を示す回路図である。
【図１３】発振回路の実施例を示す回路図である。
【図１４】間欠パルス発生回路の実施例を示す回路図である。
【図１５】電圧検出回路の実施例を示す回路図である。
【図１６】信号記憶回路の実施例を示す回路図である。
【図１７】信号記憶回路の実施例を示す回路図である。
【図１８】従来の昇圧システムを示すブロック図である。
【図１９】従来の昇圧システムの昇圧回路を示す回路図である。
【符号の説明】
１０１ 熱電変換素子
１０３ 発振回路
１０４ 間欠パルス発生回路
１０５ 信号記憶回路
１０７ 昇圧回路
Ｐ１ クロック信号
Ｐ２ 間欠パルス信号
Ｐ３ 検出信号
Ｐ４ 記憶信号
ＶＰ 起電圧
Ｖｄｄ 昇圧電圧
ＧＮＤ ＧＮＤ端子
Claims (3)
- 外部エネルギーで起電力を発生する電源と、
前記起電力を利用して、該起電力の電圧よりも高い電圧の昇圧電力を発生する昇圧回路と、クロック信号を発生する発振回路と、前記クロック信号から間欠パルスを発生する間欠パルス発生回路と、前記間欠パルスによって間欠動作をし、前記起電力の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出回路と、前記検出信号を記憶する信号記憶回路からなり、
前記電源は、外部エネルギーの変動により前記前記起電力の電圧が変動する特徴を有し、前記昇圧回路は、内部にスイッチ素子とコンデンサーを有し、前記スイッチ素子のスイッチング動作と、前記コンデンサーのカップリング効果を利用して前記昇圧電力を発生し、さらに、前記クロック信号により、前記スイッチ素子をオン、オフする構成であると伴に、昇圧倍数を可変できる構成であり、前記検出信号により、前期起電圧の電圧が上昇する際は昇圧倍数を低下させ、前記起電力の電圧が低下する際は昇圧倍数を増加させるように制御される構成であり、
前記信号記憶回路は、前記電圧検出回路が動作している期間は前記検出信号と同じ信号を前記昇圧回路に出力し、前記電圧検出回路が停止している期間は前記電圧検出回路が停止した時の検出信号を保持し前記昇圧回路に出力することを特徴とする電子機器。 - 前記電源は、温度差という外部エネルギーで起電力を発生する熱電変換素子であることを特徴とする請求項１記載の電子機器。
- 前記電子機器は、腕時計であり、該腕時計は内部に前記昇圧回路と前記熱電変換素子と時計用ＩＣを有する構成であり、前記昇圧電力を利用して前記時計ＩＣを駆動することを特徴とする請求項２記載の電子機器。
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