JPH0996686A

JPH0996686A - 電子時計とその充電方法

Info

Publication number: JPH0996686A
Application number: JP7252153A
Authority: JP
Inventors: Akio Nakajima; 章夫中島
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1995-09-29
Filing date: 1995-09-29
Publication date: 1997-04-08
Also published as: DE19638616C2; DE19638616A1; US5798985A

Abstract

(57)【要約】【課題】充電時間を短縮し、内部抵抗が大きな電源で
も効率よく電力を充電することが可能な昇圧回路を有す
る電子時計を提供することである。【解決手段】外部エネルギーにより電圧を発生する電
源１と、電源１が出力する電圧を昇圧して昇圧電圧を出
力する昇圧電圧信号９と容量出力信号１７とを出力する
昇圧手段２と、昇圧手段２が出力する昇圧電圧を充電す
る蓄積手段３と、クロック信号を出力する時計出力手段
４と、時計出力手段４が出力するクロック信号と昇圧手
段２が出力する容量出力信号１７とにより昇圧手段２の
充放電の周期を制御する制御手段５と、逆流防止ダイオ
ード６とを有することを特徴とする電子時計とその充電
方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は外部エネルギーによ
り比較的低い電圧の電気エネルギーを発生するエネルギ
ー発生手段を電源とし、その電源の電圧を昇圧する昇圧
回路を用いる電子時計とその充電方法に関するものであ
る。

【０００２】

【従来の技術】従来の電子時計に使われる昇圧の技術と
して、例えば、特開昭４８−６０２２７号公報に開示さ
れた昇圧回路がある。図１０は特開昭４８−６０２２７
号公報に記載の昇圧回路の構成を示す回路図である。図
１１は図１０に示す従来例の昇圧回路の各々の容量に電
荷を蓄積する様子を示す等価回路である。図１２は図１
０に示す従来例の昇圧回路の昇圧出力容量に電荷を蓄積
する様子を示す等価回路である。

【０００３】従来例の昇圧回路の構成を図１０を用いて
説明する。従来例の昇圧回路は電源Ｅと、スイッチ操作
回路１０１と、複数（図では３個）の昇圧容量Ｃと、昇
圧出力容量ＣＯと、昇圧容量Ｃと昇圧出力容量ＣＯとの
接続を切り替えるＮ型電界効果トランジスタ（以下ＮＦ
ＥＴと記載する）Ｓ１〜Ｓ１０と、ＮＦＥＴＳ１〜Ｓ１
０を制御するインバータＩ１とで構成し、ＲＬは負荷抵
抗である。

【０００４】次に図１０に示す従来例の昇圧回路の構成
の回路図と、図１１と図１２とに示す等価回路とを用い
て従来例の昇圧回路の動作を説明する。まず、スイッチ
操作回路１０１の出力信号Ｐ１を”ロウ”にして、ＮＦ
ＥＴＳ１〜Ｓ６を導通にし、ＮＦＥＴＳ７〜Ｓ１０を非
導通にし、図１１に示すように、３個の昇圧容量Ｃを各
々電源Ｅに並列に接続して、ほぼ電源電圧に等しくなる
まで充電する。

【０００５】次に、スイッチ操作回路１０１の出力信号
Ｐ１を”ハイ”にして、ＮＦＥＴＳ１〜Ｓ６を非導通に
し、ＮＦＥＴＳ７〜Ｓ１０を導通にし、図１２に示すよ
うに、３個の昇圧容量Ｃと電源Ｅとを直列に接続して昇
圧出力容量ＣＯを充電する。以後出力信号Ｐ１を一定時
間で切り替えることにより、昇圧出力容量ＣＯに昇圧出
力を得るようにする昇圧回路である。

【０００６】

【発明が解決しようとする課題】しかしながら、従来例
の昇圧回路は、昇圧出力容量ＣＯに充電するときに、複
数の昇圧容量Ｃに電源も直列に接続するが、昇圧出力容
量ＣＯの容量値が大きいため、内部抵抗の大きい電源で
は回路の時定数が大きくなり、昇圧出力容量ＣＯの充電
に時間がかかり、昇圧出力容量ＣＯに効率良く電力を取
り出せないという第１の課題がある。

【０００７】さらに、従来例の昇圧回路を構成する昇圧
出力容量ＣＯの出力電圧は、図１１のように昇圧容量Ｃ
が電源Ｅに並列に接続し、昇圧容量Ｃを充電している時
は、負荷ＲＬの電力消費に従って出力電圧が減少し、ま
た図１２のように昇圧容量Ｃが電源Ｅに直列に接続し、
昇圧出力容量ＣＯを充電している時は、出力電圧が増大
するため、出力電圧に大きな脈動が発生するという第２
の課題がある。

【０００８】また、従来例の昇圧回路は、昇圧容量Ｃの
充放電を一定の時間で切り替えているため、電源の電圧
が変動すると、昇圧出力容量ＣＯに印加される電圧が変
動し、充電効率が低下し、負荷ＲＬへのの出力電圧が変
動するという第３の課題がある。

【０００９】本発明の目的は、上記の課題を解決し、充
電時間を短縮し、内部抵抗が大きな電源でも効率よく電
力を充電することが可能な昇圧回路を有する電子時計を
提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の昇圧回路を用いる電子時計の構成と充電方
法は、下記記載のようにする。

【００１１】外部エネルギーにより電圧を発生する電源
と、電源が出力する電圧を昇圧して昇圧電圧を出力する
昇圧電圧信号と容量出力信号とを出力する昇圧手段と、
昇圧手段が出力する昇圧電圧を充電する蓄積手段と、ク
ロック信号を出力する時計出力手段と、時計出力手段が
出力するクロック信号と昇圧手段が出力する容量出力信
号とにより昇圧手段の充放電の周期を制御する制御手段
と、逆流防止ダイオードとを有し、電源の電源電圧信号
は昇圧手段の電源端子と逆流防止ダイオードのカソード
端子に接続し、昇圧手段の昇圧電圧信号は蓄積手段と時
計出力手段と制御手段との電源端子と逆流防止ダイオー
ドのアノード端子とに接続し、昇圧手段の容量出力信号
は制御手段の電圧比較端子に接続し、時計出力手段のク
ロック信号は制御手段のクロック入力端子に接続し、制
御手段の昇圧制御信号は昇圧手段に接続していることを
特徴とする。

【００１２】外部エネルギーにより電圧を発生する電源
と、第１の容量と第２の容量とを有し順番に充放電を繰
り返す少なくとも２つ以上の昇圧回路で構成し電源が出
力する電圧を昇圧して昇圧電圧を出力する昇圧電圧信号
と第１の容量の容量出力信号とを出力する昇圧手段と、
昇圧手段が出力する昇圧電圧を充電する蓄積手段と、ク
ロック信号を出力する時計出力手段と、時計出力手段が
出力するクロック信号と昇圧手段が出力する容量出力信
号とにより昇圧手段の充放電の周期を制御する制御手段
と、逆流防止ダイオードとを有することを特徴とする。

【００１３】外部エネルギーにより電圧を発生する電源
と、第１の容量と第２の容量とを有し順番に充放電を繰
り返す少なくとも２つ以上の昇圧回路で構成し電源が出
力する電圧を昇圧して昇圧電圧を出力する昇圧電圧信号
と第１の容量の容量出力信号とを出力する昇圧手段と、
昇圧手段が出力する昇圧電圧を充電する蓄積手段と、ク
ロック信号を出力する時計出力手段と、基準電圧を出力
する基準電圧発生回路と、基準電圧と容量出力信号の電
圧とを比較して検出信号を出力する電圧検出回路と、検
出信号とクロック信号とにより昇圧制御信号を出力する
信号発生回路とで構成し時計出力手段が出力するクロッ
ク信号と昇圧手段が出力する容量出力信号とにより昇圧
手段の充放電の周期を制御する制御手段と、逆流防止ダ
イオードとを有することを特徴とする。

【００１４】外部エネルギーにより電圧を発生する電源
と、第１の容量と第２の容量とを有し順番に充放電を繰
り返す少なくとも２つ以上の昇圧回路で構成し電源が出
力する電圧を昇圧して昇圧電圧を出力する昇圧電圧信号
と第１の容量の容量出力信号とを出力する昇圧手段と、
昇圧手段が出力する昇圧電圧を充電する蓄積手段と、ク
ロック信号を出力する時計出力手段と、基準電圧を出力
する基準電圧発生回路と、基準電圧と容量出力信号の電
圧とを比較して検出信号を出力する電圧検出回路と、検
出信号によって昇圧制御信号の周期を決定するアップダ
ウン制御回路とアップダウン制御回路が決定する周期に
沿って動作する周波数調整回路と周波数調整回路の出力
により昇圧制御信号を出力する昇圧制御回路を有する信
号発生回路とで構成する制御手段と、逆流防止ダイオー
ドとを有することを特徴とする。

【００１５】外部エネルギーにより電圧を発生する電源
と、第１の容量と第２の容量とを有し順番に充放電を繰
り返す少なくとも２つ以上の昇圧回路で構成し昇圧電圧
信号と第１の容量の容量出力信号とを出力する昇圧手段
と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、基準電圧
を出力する基準電圧発生回路と、基準電圧と容量出力信
号の電圧とを比較して検出信号を出力する電圧検出回路
と、検出信号とクロック信号とにより昇圧制御信号を出
力する信号発生回路とで構成する制御手段と、逆流防止
ダイオードとを有し、基準電圧と容量出力信号の電圧と
を比較する検出信号とクロック信号とのタイミングによ
り周期が増減する昇圧制御信号を昇圧手段に出力し、そ
の昇圧制御信号により１つの昇圧回路の容量を直列にし
て蓄積手段を放電し、その他の昇圧回路は内部の容量を
電源に並列にして充電すること順番に行うこを特徴とす
る。

【００１６】外部エネルギーにより電圧を発生する電源
と、第１の容量と第２の容量とを有し順番に充放電を繰
り返す少なくとも２つ以上の昇圧回路で構成し昇圧電圧
信号と第１の容量の容量出力信号とを出力する昇圧手段
と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、基準電圧
を出力する基準電圧発生回路と、検出信号を出力する電
圧検出回路と、昇圧制御信号の周期を決定するアップダ
ウン制御回路とアップダウン制御回路が決定する周期に
沿って動作する周波数調整回路と周波数調整回路の出力
により昇圧制御信号を出力する昇圧制御回路を有する信
号発生回路とで構成する制御手段と、逆流防止ダイオー
ドとを有し、基準電圧と容量出力信号の電圧とを比較す
る検出信号とクロック信号とによりアップダウン制御回
路の昇圧制御信号の周期を決定し、周波数調整回路はア
ップダウン制御回路が決定する周期に沿って動作し、昇
圧制御回路から周期が増減する昇圧制御信号を昇圧手段
に出力し、その昇圧制御信号により１つの昇圧回路の容
量を直列にして蓄積手段を放電し、その他の昇圧回路は
内部の容量を電源に並列にして充電すること順番に行う
こを特徴とする。

【００１７】

【発明の実施の形態】以下、本発明による実施例を図を
用いて説明する。図１は本発明の実施例における電子時
計の回路構成を示すブロック図である。

【００１８】図１に示す本発明の実施例における電子時
計の構成は、電源１と昇圧手段２と蓄積手段３と時計出
力手段４と制御手段５と逆流防止ダイオード６とで構成
している。

【００１９】電源１の高電位側はグランド信号７に接続
し、グランド信号７は昇圧手段２と蓄積手段３と時計出
力手段４と制御手段５とのグランド端子に接続し、また
電源１の低電位側は電源電圧信号８に接続し、電源電圧
信号８は昇圧手段２の電源端子と、逆流防止ダイオード
６のカソード端子に接続している。

【００２０】逆流防止ダイオード６のアノード端子は昇
圧電圧信号９に接続し、昇圧電圧信号９は昇圧手段２の
昇圧出力端子と、蓄積手段３と時計出力手段４と制御手
段５との電源端子とに接続している。

【００２１】また、昇圧手段２の容量出力端子は容量出
力信号１７を介して、制御手段５の電圧比較端子に接続
している。さらに、時計出力手段４の第１のクロック出
力端子は第１のクロック信号４３を介して、制御手段５
の第１のクロック入力端子に接続し、時計出力手段４の
第２のクロック出力端子は第２のクロック信号４４を介
して、制御手段５の第２のクロック入力端子に接続して
いる。

【００２２】さらに、制御手段５の第１の昇圧制御出力
端子は第１の昇圧制御信号４１を介して、昇圧手段２の
第１の昇圧制御入力端子に接続し、制御手段５の第２の
昇圧制御出力端子は第２の昇圧制御信号４２を介して、
昇圧手段２の第２の昇圧制御入力端子に接続している。

【００２３】本発明の実施例に用いる電源１は、ゼーベ
ック効果の原理にしたがって発電する熱電式発電器であ
り、図示してないが、Ｐ型半導体材料とＮ型半導体材料
とを直列に接続する熱電子対を多数個組み合わせたモジ
ュールである。

【００２４】熱電式発電器は一方を熱極、他方を冷極と
して温度差を与えることによって発電し、腕時計の電源
として使うには、例えば、腕時計内部で人間の皮膚に接
する裏側を熱極、大気に接する表側を冷極となるように
構成する。

【００２５】２つのクロック信号を出力する時計出力手
段４の内部構成は図示していないが、水晶発振回路、分
周回路、波形生成回路、駆動回路、電気機械変換器、輪
列、表示等からなる一般的な水晶時計である。

【００２６】次に、本発明の電子時計を構成する各ブロ
ックの回路構成について図を用いて説明する。図２は本
発明の実施例における電源１と昇圧手段２との内部構成
を示す回路図である。

【００２７】図２に示す電源１は、熱電素子対を多数個
組み合わせた熱電式発電器であり、等価的に電圧源２０
と内部抵抗２１とで表し、図１に示す時計出力手段４を
起動させるに必要な１〜２ボルト程度の開放電圧を得る
ために、数千個の熱電素子対を用い、内部抵抗２１が数
十キロオーム以上になる電源である。

【００２８】図２に示す電源１の内部抵抗２１は、電圧
源２０に対して高電位側に接地しているが、これは等価
的に表しただけであり、電圧源２０の内部に等分に分布
していると考えるのが一般的である。

【００２９】また、図２に示す昇圧手段２は、第１の昇
圧回路１５と第２の昇圧回路１６とで構成しており、以
下に第１の昇圧回路１５と第２の昇圧回路１６との構成
を説明する。

【００３０】図２に示す第１の昇圧回路１５と第２の昇
圧回路１６とは、それぞれ同じ構成の昇圧回路であり、
第１の容量２２と第２の容量２３と第１のＮチャネルＭ
ＯＳトランジスタ（以下ＮＭＯＳＴと記載する）２４と
第２のＮＭＯＳＴ２５と第３のＮＭＯＳＴ２６と第４の
ＮＭＯＳＴ２７とＰチャネルＭＯＳトランジスタ（以下
ＰＭＯＳＴと記載する）２８とで構成している。

【００３１】次に、第１の昇圧回路１５と第２の昇圧回
路１６との構成要素の接続状態について説明する。

【００３２】電源１のグランド端子が接続するグランド
信号７は、第１の昇圧回路１５と第２の昇圧回路１６と
を構成する第１の容量２２の一方の端子とＰＭＯＳＴ２
８の一方の端子とに接続し、電源１の電源電圧端子に接
続する電源電圧信号８は、第１の昇圧回路１５と第２の
昇圧回路１６とを構成する第１のＮＭＯＳＴ２４と第２
のＮＭＯＳＴ２５との一方の端子に接続している。

【００３３】第１の昇圧回路１５と第２の昇圧回路１６
とを構成する第１の容量２２の他方の端子は、第１のＮ
ＭＯＳＴ２４の他方の端子と第３のＮＭＯＳＴ２６の一
方の端子とに接続し、また第２の昇圧回路１６を構成す
る第１の容量２２の他方の端子は、容量出力信号１７に
接続し、容量出力信号１７は図１に示す制御手段５の電
圧比較端子に接続している。

【００３４】第１の昇圧回路１５と第２の昇圧回路１６
とを構成するＰＭＯＳＴ２８の他方の端子は、第３のＮ
ＭＯＳＴ２６の他方の端子と第２の容量２３の一方の端
子とに接続している。

【００３５】第１の昇圧回路１５と第２の昇圧回路１６
とを構成する第２の容量２３の他方の端子は、第２のＮ
ＭＯＳＴ２５の他方の端子と第４のＮＭＯＳＴ２７の一
方の端子とに接続している。

【００３６】第１の昇圧回路１５と第２の昇圧回路１６
とを構成する第４のＮＭＯＳＴ２７の他方の端子は、昇
圧手段２の昇圧電圧信号９にそれぞれ接続し、昇圧電圧
信号９は図１に示す蓄積手段３と時計出力手段４と制御
手段５との電源端子と、逆流防止ダイオード６のアノー
ド端子とに接続している。

【００３７】第１の昇圧回路１５を構成する第１のＮＭ
ＯＳＴ２４と第２のＮＭＯＳＴ２５とのゲート端子は、
第２の昇圧回路１６を構成する第３のＮＭＯＳＴ２６と
第４のＮＭＯＳＴ２７とＰＭＯＳＴ２８とのゲート端子
に接続し、図１に示す制御手段５の第１の昇圧制御出力
端子に接続する第１の昇圧制御信号４１に接続してい
る。

【００３８】また、第１の昇圧回路１５を構成する第３
のＮＭＯＳＴ２６と第４のＮＭＯＳＴ２７とＰＭＯＳＴ
２８とのゲート端子は、第２の昇圧回路１６を構成する
第１のＮＭＯＳＴ２４と第２のＮＭＯＳＴ２５とのゲー
ト端子に接続し、図１に示す制御手段５の第２の昇圧制
御出力端子に接続する第２の昇圧制御信号４２に接続し
ている。

【００３９】図３は昇圧手段２の第１の昇圧回路１５を
充電し、第２の昇圧回路１６を放電する様子を示す図で
あり、図４は昇圧手段２の第１の昇圧回路１５を放電
し、第２の昇圧回路１６を充電する様子を示す図であ
る。

【００４０】図３に示す昇圧手段２は、第１の昇圧回路
１５を構成する第１の容量２２と第２の容量２３とが、
電源１のグランド端子と電源端子とに並列に接続し、第
２の昇圧回路１６を構成する第１の容量２２の一方の端
子が、電源１のグランド端子に接続し、第１の容量２２
の他方の端子が第２の容量２３の一方の端子と容量出力
信号１７とに接続し、第２の容量２３の他方の端子が昇
圧電圧信号９に接続している。

【００４１】図４に示す昇圧手段２は、第２の昇圧回路
１６を構成する第１の容量２２と第２の容量２３とが、
電源１のグランド端子と電源端子とに並列に接続し、第
１の昇圧回路１５を構成する第１の容量２２の一方の端
子が、電源１のグランド端子に接続し、第１の容量２２
の他方の端子が第２の容量２３の一方の端子に接続し、
第２の容量２３の他方の端子が昇圧電圧信号９に接続し
ている。

【００４２】図５は本発明の実施例における電子時計に
用いる制御手段５の構成を示す回路図である。図５に示
す制御回路は、基準電圧発生回路１０と電圧検出回路１
１と信号発生回路１２とで構成している。

【００４３】図５に示す制御手段５を構成する基準電圧
発生回路１０は、公知の定電圧回路であり、抵抗３４
と、２つのＰＭＯＳＴ３０、３１と、２つのＮＭＯＳＴ
３２、３３と、オペアンプ３５と、安定化容量３６とで
構成している。

【００４４】また図５に示す制御手段５を構成する電圧
検出回路１１は、２つの抵抗３７、３８と、ＮＭＯＳＴ
３９と、コンパレータ４０とで構成している。

【００４５】さらに図５に示す制御手段５を構成する信
号発生回路１２はブロック図で示し、アップダウン制御
回路４５と、禁止回路４６と、昇圧制御回路４７と、周
波数調整回路４８と、システムリセット回路４９とで構
成し、各回路の詳細な説明は後述する。

【００４６】次に、図５に示す制御手段５を構成する基
準電圧発生回路１０と電圧検出回路１１との各構成要素
の接続状態について説明する。

【００４７】まず基準電圧発生回路１０の接続状態につ
いて説明する。図１に示す電源１に接続するグランド信
号７は、ＰＭＯＳＴ３１と抵抗３４と安定化容量３６と
の一方の端子と、オペアンプ３５のグランド端子とに接
続している。

【００４８】また図１に示す昇圧手段２に接続する昇圧
電圧信号９は、２つのＮＭＯＳＴ３２とＮＭＯＳＴ３３
との一方の端子と、オペアンプ３５の電源端子とに接続
している。

【００４９】抵抗３４の他方の端子は、ＰＭＯＳＴ３０
の一方の端子に接続し、ＰＭＯＳＴ３０の他方の端子
は、ＮＭＯＳＴ３２の他方の端子と、ＮＭＯＳＴ３２と
ＮＭＯＳＴ３３との制御端子に接続している。

【００５０】ＮＭＯＳＴ３３の他方の端子は、ＰＭＯＳ
Ｔ３１の他方の端子と、ＰＭＯＳＴ３０とＰＭＯＳＴ３
１との制御端子と、オペアンプ３５の一方の入力端子と
に接続し、オペアンプ３５の他方の入力端子は、オペア
ンプ３５の出力端子と、安定化容量３６の他方の端子と
に接続し、オペアンプ３５の出力である基準電圧信号１
３は、電圧検出回路１１を構成するコンパレータ４０の
非反転入力端子に接続している。

【００５１】基準電圧発生回路１０の基準電圧は、ＰＭ
ＯＳＴ３１のしきい値電圧によって決定している。

【００５２】次に、電圧検出回路１１の接続状態につい
て説明する。図１に示す電源１に接続するグランド信号
７は、抵抗３７の一方の端子と、コンパレータ４０のグ
ランド端子とに接続し、図１に示す昇圧手段２に接続す
る昇圧電圧信号９は、コンパレータ４０の電源端子に接
続している。

【００５３】また図１に示す昇圧手段２に接続する容量
出力信号１７は、ＮＭＯＳＴ３９の一方の端子に接続
し、ＮＭＯＳＴ３９の制御端子は、信号発生回路１２が
出力する電圧検出制御信号１８に接続し、ＮＭＯＳＴ３
９の他方の端子は、抵抗３８の一方の端子に接続してい
る。

【００５４】抵抗３８の他方の端子は、抵抗３７の他方
の端子とコンパレータ４０の反転入力端子とに接続し、
コンパレータ４０の非反転入力端子は前述の基準電圧発
生回路１０の出力である基準電圧信号１３に接続し、コ
ンパレータ４０の出力端子は、検出信号１９を介して信
号発生回路１２に接続している。

【００５５】図６は本発明の実施例における電子時計の
制御手段５を構成する信号発生回路の内部構成を示す回
路図であり、図６に示す信号発止回路は図５に示すよう
に、アップダウン制御回路４５と、禁止回路４６と、昇
圧制御回路４７と、周波数調整回路４８と、システムリ
セット回路４９とで構成している。

【００５６】図６に示す信号発生回路を構成するアップ
ダウン制御回路４５は、第１のセット・リセット・フリ
ップフロップ（以下ＳＲＦＦと記載する）５０と、一般
的な７４ＨＣ１９１と同等の４ビット構成のバイナリ・
アップ・ダウン・カウンタ（以下アップダウンカウンタ
と記載する）５１と、２入力ノア５２と、２入力オア５
４と、第１の４入力アンド５６と、第２の４入力アンド
５７と、４ビット構成の第１のトライステート・バッフ
ァ・ブロック（以下ＴＢＢと記載する）５８と、第２の
ＴＢＢ５９、第３のＴＢＢ６０と、３つのインバータと
で構成している。

【００５７】図６に示す信号発生回路を構成する禁止回
路４６は、第１のデータ・フリップフロップ（以下ＤＦ
Ｆと記載する）６４と、第２のＤＦＦ６５と、２入力ナ
ンド６６と、第１の２入力アンド６８とで構成してい
る。

【００５８】図６に示す信号発生回路を構成する昇圧制
御回路４７は、第２のＳＲＦＦ６９と、第２の２入力ア
ンド７７と、第３の２入力アンド７８とで構成してい
る。

【００５９】図６に示す信号発生回路を構成する周波数
調整回路４８は、３入力オア６７と、一般的な４５２６
と同等の４ビット構成のバイナリ・ダウン・カウンタ
（以下ダウンカウンタと記載する）７０と、第３から第
８のＤＦＦ７１、７２、７３、７４、７５、７６と第１
から第５の３入力アンド７９、８０、８１、８２、８３
と、４つのインバータとで構成している。

【００６０】図６に示す信号発生回路を構成するシステ
ムリセット回路４９は、抵抗６１と、容量６２と、イン
バータとで構成している。

【００６１】次に、図６に示す信号発生回路の各回路を
構成する構成要素の接続状態を説明する。システムリセ
ット回路４９を構成する抵抗６１の一方の端子は、図１
に示す電源１に接続するグランド信号７に接続し、抵抗
６１の他方の端子は、容量６２の一方の端子に接続し、
容量６２の他方の端子は、図１に示す昇圧手段２に接続
する昇圧電圧信号９に接続している。

【００６２】抵抗６１の他方の端子と容量６２の一方の
端子との接続点は、システムリセット信号の反転信号で
あり、インバータを介して禁止回路４６を構成する第１
のＤＦＦ６４と第２のＤＦＦ６５とのリセット端子と、
アップダウン制御回路４５を構成する第１のＴＢＢ５８
のイネーブル端子と２入力ノアの１つ目の入力端子と、
周波数調整回路４８を構成する３入力オア６７の１つ目
の入力端子と第３のＤＦＦ７１のセット端子と第４から
第８のＤＦＦ７２、７３、７４、７５、７６のリセット
端子と、昇圧制御回路４７を構成する第２のＳＲＦＦ６
９のリセット端子とに接続している。

【００６３】禁止回路４６を構成する第１のＤＦＦ６４
のデータ端子は、グランド信号７に接続し、第１のＤＦ
Ｆ６４と第２のＤＦＦ６５とのクロック端子と第１の２
入力アンド６８の１つ目の入力端子とは、図１に示す時
計出力手段４が出力する第２のクロック信号４４に接続
している。

【００６４】第１のＤＦＦ６４の出力は第２のＤＦＦ６
５のデータ端子と２入力ナンド６６の１つ目の入力端子
とに接続し、２入力ナンド６６の２つ目の入力端子は第
２のＤＦＦ６５の反転出力に接続している。

【００６５】２入力ナンド６６の出力は、第１の２入力
アンド６８の２つ目の入力端子と、周波数調整手段４８
を構成する第１から第５の３入力アンド７９、８０、８
１、８２、８３のそれぞれの１つ目の入力端子とに接続
し、第１の２入力アンド６８の出力は、周波数調整手段
４８を構成するダウンカウンタ７０のクロック端子に接
続ている。

【００６６】周波数調整手段４８を構成する第３のＤＦ
Ｆ７１のデータ端子は、第３のＤＦＦ７１の反転出力に
接続し、第３のＤＦＦ７１のクロック端子は、ダウンカ
ウンタ７０のゼロ出力に接続し、第３のＤＦＦ７１の出
力は次段の第４のＤＦＦ７２のデータ端子に接続してい
る。

【００６７】第４から第８のＤＦＦ７２、７３、７４、
７５、７６のクロック端子は、図１に示す時計出力手段
４が出力する第１のクロック信号４３に接続している。

【００６８】第４のＤＦＦ７２の出力は、次段の第５の
ＤＦＦ７３のデータ端子と第１の３入力アンド７９の２
つ目の入力端子とに接続している。

【００６９】第５のＤＦＦ７３の出力は、次段の第６の
ＤＦＦ７４のデータ端子と第２の３入力アンド８０の２
つ目の入力端子とインバータの入力端子とに接続し、イ
ンバータの出力である第５のＤＦＦ７３の反転出力は第
１の３入力アンド７９の３つ目の入力端子に接続してい
る。

【００７０】第６のＤＦＦ７４の出力は、次段の第７の
ＤＦＦ７５のデータ端子と第３の３入力アンド８１の２
つ目の入力端子とインバータの入力端子とに接続し、イ
ンバータの出力である第６のＤＦＦ７４の反転出力は第
２の３入力アンド８０の３つ目の入力端子に接続してい
る。

【００７１】第７のＤＦＦ７５の出力は、次段の第８の
ＤＦＦ７６のデータ端子と、第４の３入力アンド８２の
２つ目の入力端子と、インバータの入力端子と、昇圧制
御回路４７を構成する第２の２入力アンド７７の１つ目
の入力端子と、第２のＳＲＦＦ６９のセット端子とに接
続し、インバータの出力である第７のＤＦＦ７５の反転
出力は、第３の３入力アンド８１の３つ目の入力端子
と、第５の３入力アンド８３の２つ目の入力端子と、昇
圧制御回路４７を構成する第３の２入力アンド７８の１
つ目の入力端子とに接続している。

【００７２】第８のＤＦＦ７６の出力は、第５の３入力
アンド８３の３つ目の入力端子とインバータの入力端子
とに接続し、インバータの出力である第８のＤＦＦ７６
の反転出力は第４の３入力アンド８２の３つ目の入力端
子に接続している。

【００７３】第１の３入力アンド７９の出力は、アップ
ダウン制御回路４５を構成する第１のＳＲＦＦ５０のリ
セット端子に接続し、第２の３入力アンド８０の出力は
電圧検出制御信号１８を介して、図５に示す電圧検出回
路１１お構成するＮＭＯＳＴ３９の制御端子に接続して
いる。

【００７４】第３の３入力アンド８１の出力は、アップ
ダウン制御回路４５を構成するアップダウンカウンタ５
１のクロック端子に接続し、第４の３入力アンド８２と
第５の３入力アンド８３との出力は、３入力オア６７に
２つ目と３つ目の入力端子に接続している。

【００７５】３入力オア６７の出力は、ダウンカウンタ
７０のイネーブル端子に接続し、ダウンカウンタ７０の
４ビットのデータ入力端子は、アップダウン制御回路４
５を構成するアップダウンカウンタ５１の４ビットの出
力と、第１の４入力アンド５６のそれぞれの入力端子
と、上位３ビットがインバータで反転した信号が接続す
る第２の４入力アンド５７に接続している。

【００７６】アップダウン制御回路４５を構成する第１
のＳＲＦＦ５０のセット端子は、図５に示す電圧検出回
路１１の出力である検出信号１９が接続し、第１のＳＲ
ＦＦ５０の出力は、アップダウンカウンタ５１のアップ
ダウン端子に接続している。

【００７７】第１の４入力アンド５６の出力は、２入力
オア５４の１つ目の入力端子と、第２のＴＢＢ５９のイ
ネーブル端子とに接続し、第２の４入力アンド５７の出
力は、２入力オア５４の２つ目の入力端子と、第３のＴ
ＢＢ６０のイネーブル端子とに接続している。

【００７８】２入力オア５４の出力は、２入力ノア５２
の２つ目の入力端子に接続し、２入力ノア５２の出力は
アップダウンカウンタ５１のロード端子に接続してい
る。

【００７９】第１のＴＢＢ５８と第２のＴＢＢ５９と第
３のＴＢＢ６０との４ビットの出力は、それぞれ接続し
アップダウンカウンタ５１の４ビットのデータ端子に接
続している。

【００８０】ここで用いる第１のＴＢＢ５８はイネーブ
ル端子に”ハイ”の信号が入力するとヘキサの”７”を
出力し、第２のＴＢＢ５９はイネーブル端子に”ハイ”
の信号が入力するとヘキサの”Ｅ”を出力し、第３のＴ
ＢＢ６０はイネーブル端子に”ハイ”の信号が入力する
とヘキサの”２”を出力するトライステートバッファで
ある。

【００８１】昇圧制御回路４７を構成する第２のＳＲＦ
Ｆ６９の出力は、第２の２入力アンド７７と第３の２入
力アンド７８との２つ目の入力端子にそれぞれ接続し、
第２の２入力アンド７７の出力は、第１の昇圧制御信号
４１を介して、図２に示す昇圧手段２に接続し、第３の
２入力アンド７８の出力は、第２の昇圧制御信号４２を
介して、図２に示す昇圧手段２に接続している。

【００８２】アップダウン制御回路４５を構成する第２
のＴＢＢ５９は、アップダウンカウンタ５１のカウント
が上限のヘキサの”Ｆ”になったときにオバーフローし
ないように、アップダウンカウンタ５１のデータをヘキ
サの”Ｅ”に戻すためのものである。

【００８３】またアップダウン制御回路４５を構成する
第３のＴＢＢ６０は、アップダウンカウンタ５１のカウ
ントが下限のヘキサの”１”になったときにオバーフロ
ーしないように、アップダウンカウンタ５１のデータを
ヘキサの”２”に戻すためのものである。

【００８４】次に、本発明の実施例における電子時計の
充電方法について図を用いて説明する。

【００８５】図７は本発明の実施例における電子時計の
起動時の制御手段の信号の様子を示す波形図である。

【００８６】まず、図１に示す電源１の熱電式発電器の
熱極と冷極とに温度差が発生すると電圧が発生し、昇圧
手段２と逆流防止ダイオード６のカソード端子とに負の
１〜２ボルト程度の電圧を供給する。

【００８７】電圧発生直前の逆流防止ダイオード６のア
ノード端子は、ほぼ電源１の高電位側のグランド電位に
なっているが、逆流防止ダイオーダド６のカソード端子
に負の１〜２ボルト程度の電圧が発生すると、逆流防止
ダイオード６は順方向バイアスされて導通し、アノード
端子にカソード端子とほぼ等しい電圧が発生する。

【００８８】逆流防止ダイオード６のアノード端子にカ
ソード端子とほぼ等しい電圧が発生すると、蓄積手段３
と時計出力手段４と制御手段５との電源端子が接続する
昇圧電圧信号９には、負の１〜２ボルト程度の電圧が発
生する。

【００８９】しかしこの時、時計手段４や制御手段５は
まだ動作を始めていないため、昇圧手段２も昇圧動作を
始めていない。

【００９０】また、時計出力手段４の電源端子に負の１
〜２ボルト程度の電圧が供給されると、時計出力手段４
は動作を開始する。これにともなって一定時間後に、時
計出力手段４は第１のクロック信号４３に比較的周波数
の高い第１のクロック信号と、第２のクロック信号４４
に比較的周波数の低い第２のクロック信号とを出力す
る。本発明の実施例では第１のクロック信号は第２のク
ロック信号の４倍の周波数を用いている。

【００９１】一方、制御手段５の電源端子に負の１〜２
ボルト程度の電圧が供給されると、図６に示す制御手段
５を構成する信号発生回路１２のシステムリセット回路
４９が動作して、図７に示すようにシステムリセット信
号はクロック信号より前に発生する。

【００９２】図７に示すように、システムリセット信号
が発生すると、システムリセット信号は、禁止回路４６
を構成する第１のＤＦＦ６４と第２のＤＦＦ６５と、周
波数調整回路４８を構成する第４から第８のＤＦＦ７
２、７３、７４、７５、７６と、昇圧制御回路４７を構
成する第２のＳＲＦＦ６９とのリセット端子に作用し、
それぞれの出力を”ロウ”にし、また周波数調整回路４
８を構成する第３のＤＦＦ７１のセット端子に作用し、
第３のＤＦＦ７１の出力を”ハイ”にする。

【００９３】昇圧制御回路４７を構成する第２のＳＲＦ
Ｆ６９の出力が”ロウ”になると、第２の２入力アンド
７７と第３の２入力アンド７８との出力である第１の昇
圧制御信号４１と第２の昇圧制御信号４２とは”ロウ”
になる。

【００９４】第１の昇圧制御信号４１と第２の昇圧制御
信号４２とが”ロウ”になると、図２に示す昇圧手段２
を構成する第１の昇圧回路１５と第２の昇圧回路１６と
は、どちらも動作せず昇圧手段２の出力である昇圧電圧
信号９には、電源１が発生した負の１〜２ボルト程度の
電圧出力されたままである。

【００９５】またシステムリセット信号は、アップダウ
ン制御回路４５を構成する第１のＴＢＢ５８のイネーブ
ル端子に作用し、第１のＴＢＢ５８はアップダウンカウ
ンタ５１の４ビットのデータ端子にヘキサの”７”を出
力する。

【００９６】また同時にシステムリセット信号は、アッ
プダウン制御回路４５を構成する２入力ノア５２を介し
てアップダウンカウンタ５１のロード端子に作用し、ア
ップダウンカウンタ５１の４ビットの出力は、ヘキサ
の”７”を周波数調整手段４８を構成するダウンカウン
タ７０の４ビットのデータ端子に出力する。

【００９７】さらにシステムリセット信号は、周波数調
整手段４８を構成する３入力オア６７を介してダウンカ
ウンタ７０のイネーブル端子に作用し、ダウンカウンタ
７０をヘキサの”７”にプリセットして、ダウンカウン
タ７０の出力を”ロウ”にする。

【００９８】次にシステムリセット信号が発生した後、
一定時間後に、時計出力手段４は第１のクロック信号と
第２のクロック信号とを出力する。

【００９９】周波数調整回路４８を構成する第４から第
８のＤＦＦ７２、７３、７４、７５、７６は、第１のク
ロック信号４３が接続しており、また第３のＤＦＦ７１
の出力は”ハイ”であるので、第４から第８のＤＦＦ７
２、７３、７４、７５、７６の出力は、第１のクロック
信号４３の１周期分ずつシフトして”ハイ”になり、第
４から第８のＤＦＦ７２、７３、７４、７５、７６はシ
フトレジスタとして動作する。

【０１００】また時計出力手段４が出力する第２のクロ
ック信号４４は、禁止回路４６を構成する第１のＤＦＦ
６４と第２ＤＦＦ６５とのクロック端子に入力すること
で、２入力ナンド６６の出力は、システムリセット信号
で制御手段５がリセットされた直後の第２のクロック信
号４４の１周期分のだけ”ロウ”になる。

【０１０１】また禁止回路４６を構成する第１の２入力
アンド６８は、第２のクロック信号４４と２入力ナンド
６６の出力とを入力しているため、システムリセット信
号で制御手段５がリセットされた直後だけ、第２のクロ
ック信号４４の最初の１周期分だけ削除された信号を、
周波数調整回路４８を構成するダウンカウンタ７０のク
ロック端子に出力する。

【０１０２】また周波数調整回路４８を構成する第１か
ら第４の３入力アンド７９、８０、８１、８２は、第４
から第７のＤＦＦ７２、７３、７４、７５の出力と、第
５から第８のＤＦＦ７３、７４、７５、７６の反転出力
と、禁止回路４６を構成する２入力ナンド６６の出力と
を入力しているため、２入力ナンド６６の出力が”ハ
イ”で、第４から第８のＤＦＦ７２、７３、７４、７
５、７６の出力が”ハイ”の時に、”ハイ”の信号を出
力する。

【０１０３】第４から第８のＤＦＦ７２、７３、７４、
７５、７６が前述のようにシフトレジスタとして動作す
ることから、第１から第４の３入力アンド７９、８０、
８１、８２は、第４から第７のＤＦＦ７２、７３、７
４、７５の出力が”ハイ”に反転するときに、第１のク
ロック信号４３の１周期分”ハイ”のパルスを出力す
る。

【０１０４】しかし、システムリセット信号で制御手段
５がリセットされた直後は、禁止回路４６を構成する２
入力ナンド６６の出力は”ロウ”になっているので、第
１から第４の３入力アンド７９、８０、８１、８２は、
パルスを出力しない。

【０１０５】また第７のＤＦＦ７５の出力が”ハイ”に
なると、昇圧制御回路４７を構成する第２のＳＲＦＦ６
９の出力は”ハイ”になり、第２の２入力アンド７７の
出力である第１の昇圧制御信号４１は”ハイ”になり、
第３の２入力アンド７８の出力である第２の昇圧制御信
号４２は”ロウ”になり、図２に示す昇圧手段２を構成
する第１の昇圧回路１５を充電状態にし、第２の昇圧回
路１６を放電状態にする。

【０１０６】ダウンカウンタ７０のクロック端子には、
禁止回路４６を構成する第１の２入力アンド６８の出力
が入力しているので、ダウンカウンタ７０はダウンカウ
ントを開始する。

【０１０７】ダウンカウンタ７０の出力は、内部カウン
タの出力がすべて”ロウ”になると”ロウ”から”ハ
イ”に反転し、ダウンカウンタ７０の出力が”ハイ”に
なると、第３のＤＦＦ７１の出力は”ロウ”になり、す
ると第４から第８のＤＦＦ７２、７３、７４、７５、７
６の出力は、第１のクロック信号４３の１周期分ずつシ
フトして”ロウ”になる。

【０１０８】第５の３入力アンド８３は、第７のＤＦＦ
７５の反転出力と第８のＤＦＦ７６の出力とが入力して
いるので、第７のＤＦＦ７５の出力が”ロウ”に反転す
るときに、第１のクロック信号４３の１周期分”ハイ”
のパルスを、３入力オア６７を介してダウンカウンタ７
０のイネーブル端子に出力する。

【０１０９】ダウンカウンタ７０はイネーブル端子に”
ハイ”の信号が入力すると、システムリセット時のヘキ
サの”７”の値を内部のカウンタにプリセットし、ダウ
ンカウンタ７０の出力を”ロウ”にする。

【０１１０】また第７のＤＦＦ７５の出力が”ロウ”に
なると、昇圧制御回路４７を構成する第２の２入力アン
ド７７の出力である第１の昇圧制御信号４１は”ロウ”
になり、第３の２入力アンド７８の出力である第２の昇
圧制御信号４２は”ハイ”になり、図２に示す昇圧手段
２を構成する第１の昇圧回路１５を放電状態にし、第２
の昇圧回路１６を充電状態にして図１に示す蓄積手段３
を充電する。

【０１１１】ダウンカウンタ７０はクロック端子に入力
する信号によって、ダウンカウントを再度開始し、内部
カウンタの出力がすべて”ロウ”になると、ダウンカウ
ンタ７０の出力は”ロウ”から”ハイ”に反転し、ダウ
ンカウンタ７０の出力が”ハイ”になると、第３のＤＦ
Ｆ７１の出力は”ハイ”になり、すると第４から第８の
ＤＦＦ７２、７３、７４、７５、７６の出力は、第１の
クロック信号４３の１周期分ずつシフトして”ハイ”に
なる。

【０１１２】このとき禁止回路４６を構成する２入力ナ
ンド６６の出力は”ハイ”になっているので、第１から
第４の３入力アンド７９、８０、８１、８２は、第１の
クロック信号４３の１周期分のパルス信号を順番に出力
する。

【０１１３】第１の３入力アンド７９の出力は、アップ
ダウン制御回路４５を構成する第１のＳＲＦＦ５０のリ
セット端子に入力し、第１のＳＲＦＦ５０の出力を”ロ
ウ”にし、アップダウンカウンタ５１をアップカウンタ
にセットする。

【０１１４】第２の３入力アンド８０の出力は、図５に
示す電圧検出制御信号１８として電圧検出回路１１を構
成するＮＭＯＳＴ３９のゲート端子に入力して、ＮＭＯ
ＳＴ３９を導通することで、図２に示す昇圧手段２の第
２の昇圧回路１６を構成する第１の容量２２に蓄積して
いる電圧を、２つの抵抗３７と３８とで分圧し、その電
圧をコンパレータ４０の反転入力端子に入力し、基準電
圧発生回路１０が出力する基準電圧と比較して、検出信
号１９をアップダウン制御回路４５を構成する第１のＳ
ＲＦＦ５０のセット端子に入力している。

【０１１５】図７に示す波形図では図示していないが、
検出信号１９は”ロウ”を出力し、第１のＳＲＦＦ５０
の出力も”ロウ”になり、アップダウンカウンタ５１を
アップカウンタにセットしている。

【０１１６】第３の３入力アンド８１の出力は、アップ
ダウン制御回路４５を構成するアップダウンカウンタ５
１のクロック端子に入力し、アップダウンカウンタ５１
の出力をヘキサの”８”する。

【０１１７】第４の３入力アンド８２の出力は、３入力
オア６７を介してダウンカウンタ７０のイネーブル端子
に入力し、アップダウンカウンタ５１が出力するヘキサ
の”８”をダウンカウンタ７０の内部のカウンタにプリ
セットする。

【０１１８】また第７のＤＦＦ７５の出力が”ハイ”に
なると、昇圧制御回路４７を構成する第２のＳＲＦＦ６
９の出力は”ハイ”になり、第２の２入力アンド７７の
出力である第１の昇圧制御信号４１は”ハイ”になり、
第３の２入力アンド７８の出力である第２の昇圧制御信
号４２は”ロウ”になり、図２に示す昇圧手段２を構成
する第１の昇圧回路１５を充電状態にし、第２の昇圧回
路１６を放電状態にして図１に示す蓄積手段３を充電す
る。

【０１１９】上記記載のような動作を繰り返すことで、
第２の３入力アンド８０が出力する電圧検出制御信号１
８で、昇圧手段２の第２の昇圧回路１６を構成する第１
の容量２２の電圧と、基準電圧発生回路１０が出力する
基準電圧とを、電圧検出回路１１を構成するコンパレー
タ４０で比較し、その結果をアップダウン制御回路４５
を構成するアップダウンカウンタ５１に設定して、昇圧
手段２の第１の昇圧回路１５と第２の昇圧回路１６とを
構成する容量の充放電の時間を制御している。

【０１２０】図８は本発明の実施例における電子時計の
制御手段の信号の様子を示す波形図である。

【０１２１】図８（ａ）と図８（ｂ）とに示す波形図
は、図６に示す周波数調整回路４８を構成する第１の３
入力アンド７９の出力であるアップダウン制御信号と、
第２の３入力アンド８０の出力である電圧検出制御信号
１８と、３入力オア６７の出力であるイネーブル信号
と、第３の３入力アンド８１の出力であるアップダウン
制御回路４５を構成するアップダウンカウンタ５１のク
ロック信号と、アップダウンカウンタ５１のアップダウ
ン信号と、昇圧制御回路４７を構成する第２の２入力ア
ンド７７の出力である第１の昇圧制御信号４１と、第３
の２入力アンド７８の出力である第２の昇圧制御信号４
２とを示している。

【０１２２】図８（ａ）は充放電の時間が長くなる様子
を示す波形図であり、図８（ｂ）は充放電の時間が短く
なる様子を示す波形図である。

【０１２３】図８（ａ）に示す波形図は、周波数調整回
路４８を構成する第２の３入力アンド８０が電圧検出制
御信号１８を出力する時に、図２に示す昇圧手段２の第
２の昇圧回路１６を構成する第１の容量２２の電圧が、
図５に示す基準電圧発生回路１０が出力する基準電圧よ
り、絶対値で小さいときの波形図である。

【０１２４】図８（ａ）に示す波形図は、図５に示す電
圧検出回路１１を構成するコンパレータ４０は常に”ロ
ウ”を出力し、図６に示すアップダウン制御回路４５を
構成する第１のＳＲＦＦ５０も常に”ロウ”を出力し、
アップダウンカウンタ５１を常にアップカウンタにセッ
トしている時の波形図である。

【０１２５】したがって、第１の昇圧制御信号４１と第
２の昇圧制御信号４２とは、第２のクロック信号４４の
１周期分ずつ波形が増加している。

【０１２６】図８（ｂ）に示す波形図は、周波数調整回
路４８を構成する第２の３入力アンド８０が電圧検出制
御信号１８を出力する時に、図２に示す昇圧手段２の第
２の昇圧回路１６を構成する第１の容量２２の電圧が、
図５に示す基準電圧発生回路１０が出力する基準電圧よ
り、絶対値で大きいときの波形図である。

【０１２７】図８（ｂ）に示す波形図は、図５に示す電
圧検出回路１１を構成するコンパレータ４０は、電圧検
出制御信号１８が出力されたときに”ハイ”を出力し、
図６に示すアップダウン制御回路４５を構成する第１の
ＳＲＦＦ５０も、電圧検出制御信号１８が出力されたと
きに”ハイ”を出力し、アップダウンカウンタ５１を常
にダウンカウンタにセットしている時の波形図である。

【０１２８】したがって、第１の昇圧制御信号４１と第
２の昇圧制御信号４２とは、第２のクロック信号４４の
１周期分ずつ波形が減少している。

【０１２９】図９は本発明の実施例における電子時計の
電源の発生電圧の変動にともなう充放電の様子を示す波
形図である。

【０１３０】図９（ａ）と図９（ｂ）とに示す波形図
は、図６に示す周波数調整回路４８を構成する第１の３
入力アンド７９の出力であるアップダウン制御信号と、
昇圧制御回路４７を構成する第２の２入力アンド７７の
出力である第１の昇圧制御信号４１と、第３の２入力ア
ンド７８の出力である第２の昇圧制御信号４２と、第２
の３入力アンド８０の出力である電圧検出制御信号１８
と、図２に示す昇圧手段２の第２の昇圧回路１６を構成
する第１の容量２２の容量出力信号１７と示している。

【０１３１】図９（ａ）は電源の発生電圧が低いときに
安定動作をしている様子を示す波形図であり、図９
（ｂ）は電源の発生電圧が高いときに安定動作をしてい
る様子を示す波形図である。

【０１３２】図９（ａ）に示す波形図は、電源１の発生
電圧が低いため、第２の昇圧回路１６を構成する第１の
容量２２の容量出力信号１７の電圧もゆっくり充電する
ために、基準電圧発生回路１０が出力する基準電圧信号
１３の電圧に達する間での時間が長くなっている様子を
示している。

【０１３３】図９（ｂ）に示す波形図は、電源１の発生
電圧が高いため、第２の昇圧回路１６を構成する第１の
容量２２の容量出力信号１７の電圧も速やかに充電する
ために、基準電圧発生回路１０が出力する基準電圧信号
１３の電圧に達する間での時間が短くなっている様子を
示している。

【０１３４】以上のように、図２に示す昇圧手段２の第
１の昇圧回路１５と第２の昇圧回路１６とを交互に充電
と放電とを繰り返し、第２の昇圧回路１６を構成する第
１の容量２２の充電電圧を制御手段５を構成する電圧検
出回路１１で検出して、信号発生回路１２によって昇圧
を制御する第１の昇圧制御信号４１と第２の昇圧制御信
号４２との周期あるいは周波数を増減することによっ
て、第１の昇圧回路１５と第２の昇圧回路１６との第１
の容量２２と第２の容量２３とを直列に接続して交互に
蓄積手段３に供給することができる。

【０１３５】また蓄積手段３に充電される充電電圧が増
加すると、逆流防止ダイオード６は逆バイアスされてカ
ットオフし、時計出力手段４と電源１の低電位側である
電源電圧とは電気的に分離し、時計出力手段４の駆動エ
ネルギーはすべて蓄積手段３から供給されることにな
る。

【０１３６】本発明の蓄積手段３は、二次電池、特に正
極にリチウム・マンガン複合酸化物、負極にリチウム・
チタン酸化物を用いたチタンリチウムイオン二次電池を
使用する。チタンリチウムイオン二次電池は直径６．８
ｍｍ、厚さ２．１ｍｍ、公称電圧１．５ボルト、電気容
量１．２ｍＡｈであり、電池交換不要な電子時計に最適
な蓄積手段である。

【０１３７】チタンリチウムイオン二次電池の電気容量
は充電電圧に大きく依存し、電圧１．５ボルトから２．
６ボルトが適しており、この範囲に充電電圧が入るよう
に制御手段５の昇圧制御出力の周期あるいは周波数を変
化して昇圧手段２を制御する。

【０１３８】本発明の蓄積手段３は、二次電池の他に、
電気二重層容量等充電可能なものを使用することも可能
である。電気二重層を採用するときは、充電にともなっ
て電圧が上昇していくので、昇圧手段の充電電圧を増加
させるために抵抗３７、３８の抵抗値を変えた分圧比の
異なる分圧器を切り替えて用いる。

【０１３９】本発明の実施例では、制御手段５の電圧検
出回路１１の昇圧手段２の昇圧回路の充電電圧の検出レ
ベルを１レベル設定して、蓄積手段３への充電電圧を制
御しているが、昇圧手段２の検出電圧を２レベル設定し
て、蓄積手段３への充電電圧の上限と下限を設定するこ
とで、下限から昇圧動作を開始して、上限で昇圧の周期
の制御することも可能である。

【０１４０】また本発明の実施例での昇圧手段２は２つ
の昇圧回路で構成しているが、３つ以上の昇圧回路で構
成し、蓄積手段３への充電にはその内の１つの昇圧回路
の第１の容量２２と第２の容量２３と直列に接続して充
電用に用い、その他の昇圧回路は電源１から第１の容量
２２と第２の容量２３とを並列に接続して充電する事で
効率をより上げることが可能となる。

【０１４１】また本発明の実施例では、制御手段５のア
ップダウン制御回路４５を構成する第１から第３のＴＢ
Ｂ５８、５９、６０は、記憶素子として例えばＭＯＮＯ
ＳやＮＭＯＳやフラッシュＲＯＭなどの不揮発性のメモ
リ素子を用いることで、仕様に応じてデータを書き換え
ることが可能な電子時計を提供することができる。

【０１４２】

【発明の効果】本発明の実施例によると、少なくとも２
つの昇圧回路を有する昇圧手段の内１つの昇圧回路は充
電するために電源に接続し、他の昇圧回路は電源から分
離して蓄積手段に接続して蓄積手段を充電することで、
電源の内部抵抗の影響をなくすことができ、抵抗値の減
少と共に時定数も小さくなり、昇圧回路の充電電圧を蓄
積手段に速やかに充電することができる。

【０１４３】また、昇圧手段の１つの昇圧回路が内部の
容量を電源に並列に接続して充電している間、他の昇圧
回路が放電のため蓄積手段へ接続するため、蓄積手段に
は常にどれか１つの昇圧回路がによって充電されるので
蓄積手段の充電電圧の脈動は小さくなる。

【０１４４】さらに、昇圧手段の１つの昇圧回路を蓄積
手段への放電に用い、その他の昇圧回路は内部の容量を
電源に並列にして充電し、制御手段の信号発生回路出力
の電圧検出制御信号で充電後の昇圧回路の容量の電圧を
制御手段の基準電圧発生回路の基準電圧と電圧検出回路
で比較し、容量の電圧が基準値以上になると、信号発生
回路の昇圧制御出力の周期を短く、あるいは周波数を高
くし、容量の電圧が基準値以下になると、昇圧制御出力
の周期を長く、あるいは周波数を低くして蓄積手段への
充電電圧をほぼ一定に保つことが可能である。

【０１４５】さらに、昇圧手段の１つの昇圧回路を蓄積
手段への放電に用い、その他の昇圧回路は内部の容量を
電源に並列にして充電し、制御手段の信号発生回路出力
の電圧検出制御信号で充電後の昇圧回路の容量の電圧を
制御手段の基準電圧発生回路の基準電圧と電圧検出回路
で比較し、容量の電圧が基準値以上になると、信号発生
回路の昇圧制御出力の周期を短くし、容量の電圧が基準
値以下になると、昇圧制御出力の周期を長くして蓄積手
段への充電電圧を最適な値に設定できるため充電効率を
高くすることが可能である。

【０１４６】したがって、比較的低い発生電圧で、発生
電力も小さく、内部抵抗の大きい熱電式発電のような電
力をエネルギー源とする電源を用いても、本発明の実施
例のような充電効率の良い昇圧回路を用いる電子時計を
実現できる。

【図面の簡単な説明】

【図１】本発明の実施例における電子時計の回路構成を
示すブロック図である。

【図２】本発明の実施例における電源と昇圧手段との内
部構成を示す回路図である。

【図３】本発明の実施例における昇圧手段の第１の昇圧
回路を充電し、第２の昇圧回路を放電する様子を示す図
である。

【図４】本発明の実施例における昇圧手段の第１の昇圧
回路を放電し、第２の昇圧回路を充電する様子を示す図
である。

【図５】本発明の実施例における電子時計に用いる制御
手段の構成を示す回路図である。

【図６】本発明の実施例における電子時計の制御手段を
構成する信号発生回路の内部構成を示す回路図である。

【図７】本発明の実施例における電子時計の起動時の制
御手段の信号の様子を示す波形図である。

【図８】本発明の実施例における電子時計の制御手段の
信号の様子を示す波形図である。

【図９】本発明の実施例における電子時計の電源の発生
電圧の変動にともなう充放電の様子を示す波形図であ
る。

【図１０】従来例の昇圧回路の回路構成を示す回路図で
ある。

【図１１】従来例の昇圧回路の各々の容量に電荷を蓄積
する様子を示す等価回路である。

【図１２】従来例の昇圧回路の昇圧出力容量に電荷を蓄
積する様子を示す等価回路である。

【符号の説明】

１電源２昇圧手段３蓄積手段４時計出力手段５制御手段６逆流防止ダイオード７グランド信号８電源電圧信号９昇圧電圧信号１７容量出力信号４１第１の昇圧制御信号４２第２の昇圧制御信号４３第１のクロック信号４４第２のクロック信号

Claims

【特許請求の範囲】

【請求項１】外部エネルギーにより電圧を発生する電
源と、電源が出力する電圧を昇圧して昇圧電圧を出力す
る昇圧電圧信号と容量出力信号とを出力する昇圧手段
と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、時計出力
手段が出力するクロック信号と昇圧手段が出力する容量
出力信号とにより昇圧手段の充放電の周期を制御する制
御手段と、逆流防止ダイオードとを有し、電源の電源電
圧信号は昇圧手段の電源端子と逆流防止ダイオードのカ
ソード端子に接続し、昇圧手段の昇圧電圧信号は蓄積手
段と時計出力手段と制御手段との電源端子と逆流防止ダ
イオードのアノード端子とに接続し、昇圧手段の容量出
力信号は制御手段の電圧比較端子に接続し、時計出力手
段のクロック信号は制御手段のクロック入力端子に接続
し、制御手段の昇圧制御信号は昇圧手段に接続している
ことを特徴とする電子時計。
【請求項２】外部エネルギーにより電圧を発生する電
源と、第１の容量と第２の容量とを有し順番に充放電を
繰り返す少なくとも２つ以上の昇圧回路で構成し電源が
出力する電圧を昇圧して昇圧電圧を出力する昇圧電圧信
号と第１の容量の容量出力信号とを出力する昇圧手段
と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、時計出力
手段が出力するクロック信号と昇圧手段が出力する容量
出力信号とにより昇圧手段の充放電の周期を制御する制
御手段と、逆流防止ダイオードとを有することを特徴と
する電子時計。
【請求項３】外部エネルギーにより電圧を発生する電
源と、第１の容量と第２の容量とを有し順番に充放電を
繰り返す少なくとも２つ以上の昇圧回路で構成し電源が
出力する電圧を昇圧して昇圧電圧を出力する昇圧電圧信
号と第１の容量の容量出力信号とを出力する昇圧手段
と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、基準電圧
を出力する基準電圧発生回路と、基準電圧と容量出力信
号の電圧とを比較して検出信号を出力する電圧検出回路
と、検出信号とクロック信号とにより昇圧制御信号を出
力する信号発生回路とで構成し時計出力手段が出力する
クロック信号と昇圧手段が出力する容量出力信号とによ
り昇圧手段の充放電の周期を制御する制御手段と、逆流
防止ダイオードとを有することを特徴とする電子時計。
【請求項４】外部エネルギーにより電圧を発生する電
源と、第１の容量と第２の容量とを有し順番に充放電を
繰り返す少なくとも２つ以上の昇圧回路で構成し電源が
出力する電圧を昇圧して昇圧電圧を出力する昇圧電圧信
号と第１の容量の容量出力信号とを出力する昇圧手段
と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、基準電圧
を出力する基準電圧発生回路と、基準電圧と容量出力信
号の電圧とを比較して検出信号を出力する電圧検出回路
と、検出信号によって昇圧制御信号の周期を決定するア
ップダウン制御回路とアップダウン制御回路が決定する
周期に沿って動作する周波数調整回路と周波数調整回路
の出力により昇圧制御信号を出力する昇圧制御回路を有
する信号発生回路とで構成する制御手段と、逆流防止ダ
イオードとを有することを特徴とする電子時計。
【請求項５】外部エネルギーにより電圧を発生する電
源と、第１の容量と第２の容量とを有し順番に充放電を
繰り返す少なくとも２つ以上の昇圧回路で構成し昇圧電
圧信号と第１の容量の容量出力信号とを出力する昇圧手
段と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、基準電圧
を出力する基準電圧発生回路と、基準電圧と容量出力信
号の電圧とを比較して検出信号を出力する電圧検出回路
と、検出信号とクロック信号とにより昇圧制御信号を出
力する信号発生回路とで構成する制御手段と、逆流防止
ダイオードとを有し、基準電圧と容量出力信号の電圧と
を比較する検出信号とクロック信号とのタイミングによ
り周期が増減する昇圧制御信号を昇圧手段に出力し、そ
の昇圧制御信号により１つの昇圧回路の容量を直列にし
て蓄積手段を放電し、その他の昇圧回路は内部の容量を
電源に並列にして充電すること順番に行うこを特徴とす
る電子時計の充電方法。
【請求項６】外部エネルギーにより電圧を発生する電
源と、第１の容量と第２の容量とを有し順番に充放電を
繰り返す少なくとも２つ以上の昇圧回路で構成し昇圧電
圧信号と第１の容量の容量出力信号とを出力する昇圧手
段と、昇圧手段が出力する昇圧電圧を充電する蓄積手段
と、クロック信号を出力する時計出力手段と、基準電圧
を出力する基準電圧発生回路と、検出信号を出力する電
圧検出回路と、昇圧制御信号の周期を決定するアップダ
ウン制御回路とアップダウン制御回路が決定する周期に
沿って動作する周波数調整回路と周波数調整回路の出力
により昇圧制御信号を出力する昇圧制御回路を有する信
号発生回路とで構成する制御手段と、逆流防止ダイオー
ドとを有し、基準電圧と容量出力信号の電圧とを比較す
る検出信号とクロック信号とによりアップダウン制御回
路の昇圧制御信号の周期を決定し、周波数調整回路はア
ップダウン制御回路が決定する周期に沿って動作し、昇
圧制御回路から周期が増減する昇圧制御信号を昇圧手段
に出力し、その昇圧制御信号により１つの昇圧回路の容
量を直列にして蓄積手段を放電し、その他の昇圧回路は
内部の容量を電源に並列にして充電すること順番に行う
こを特徴とする電子時計の充電方法。