JP2003339156A - 昇圧回路 - Google Patents

Abstract

(57)【要約】 【課題】 昇圧電圧の立ち上がり時にオーバーシュート
を生ぜず、且つ大きな昇圧駆動力を有するチャージポン
プ回路を使用することができる昇圧回路を提供する。 【解決手段】 昇圧電圧を帰還抵抗器と複数の分圧抵抗
器とで分圧した帰還電圧を基準電圧と比較してチャージ
ポンプ回路をＯＮ／ＯＦＦし昇圧電圧を制御する。分圧
抵抗器の各相互接続ノードと昇圧電圧の出力ノードとの
間にアナログスイッチを設ける。昇圧開始から計時用ク
ロックパルスを計数する。計数値が増すに従って接地ノ
ードに近い側の相互接続ノードから順に、昇圧電圧が印
加されるようにいずれか１個のアナログスイッチを選択
的に導通させ、昇圧電圧目標値を階段状に上昇させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書換え可
能なメモリであるＥＥＰＲＯＭ（Electrically Erasabl
e Programmable Read Only Memory）やフラッシュメモ
リ（Flash Memory）などに必要な高電圧を、外部から供
給される外部電源電圧をチップ内で昇圧して生成する昇
圧回路に関する。

【０００２】

【従来の技術】例えば、電気的に書き込み、消去可能な
不揮発メモリであるＥＥＰＲＯＭやフラッシュメモリな
どでは、書込み／消去時に読出し時より高い電圧をセル
に印加する必要があり２種類の電源を準備する必要があ
る。これらメモリを内蔵する半導体集積回路では、近年
の半導体チップ単一電源化の趨勢に伴い、この高電圧を
外部から供給される低い外部電源電圧をチップ内で昇圧
して生成させている。

【０００３】この高電圧は、メモリセルトランジスタの
ゲート酸化膜に加えられるため、ゲート酸化膜の破壊電
圧及び信頼性への影響の観点からあまり大き過ぎてはな
らない。このため高電圧を生成する昇圧回路には、電圧
立ち上がり時における波形のオーバーシュートが極力少
なくすることが求められる。

【０００４】図４は、従来の昇圧回路の一例である。こ
の昇圧回路５０は、基準電圧生成回路５１、電圧比較回
路５２、クロック発生回路５３、チャージポンプ回路５
４、抵抗器Ｒ５１、Ｒ５２を有する。チャージポンプ回
路５４は、外部電源電圧Ｖddを昇圧する回路であり、例
えばダイオードＤ５１〜Ｄ５６、コンデンサＣ５１〜Ｃ
５６、インバータＩＮ５１、ＩＮ５２とで構成される。
ダイオードＤ５１のアノードには外部電源電圧Ｖddが供
給される。ダイオードＤ５１ないしＤ５５のカソード
は、それぞれダイオードＤ５２ないしＤ５６のアノード
に接続される。ダイオードＤ５２ないしＤ５６のアノー
ドは、それぞれコンデンサＣ５１ないしＣ５５の第１の
端子に接続される。コンデンサＣ５１、Ｃ５３、Ｃ５５
の他の端子は、インバータＩＮ５１の出力端子に接続さ
れる。インバータＩＮ５１の入力端子は、このチャージ
ポンプ回路５４の入力端子であり、クロック信号ＯＳＣ
が入力される。コンデンサＣ５２、Ｃ５４の他の端子
は、インバータＩＮ５１の出力信号を入力とするインバ
ータＩＮ５２の出力端子に接続される。ダイオードＤ５
６のカソードは出力ノードＮppに接続され、出力ノード
Ｎppと接地ノードＶssとの間には平滑コンデンサＣ５６
が接続されている。

【０００５】チャージポンプ回路５４では、外部電源電
圧ＶddからダイオードＤ５１を通して供給される電荷
が、クロック信号ＯＳＣに同期してコンデンサＣ５１、
Ｃ５２、Ｃ５３と順次、後段側に移送される。この電荷
の移送に伴い各コンデンサの充電電圧は、後段コンデン
サにいく程高くなっていき、出力ノードＮppには、外部
電源電圧Ｖddより高い昇圧電圧Ｖppが供給される。

【０００６】出力ノードＮppの昇圧電圧Ｖppは、抵抗器
Ｒ５１、Ｒ５２により分圧され、抵抗器Ｒ５２にかかる
帰還電圧Ｖ1が電圧比較回路５２の−入力端子に入力さ
れる。電圧比較回路５２の＋入力端子には、基準電圧生
成回路５１で生成された基準電圧Ｖrefが入力される。
これら二つの入力電圧は比較されて、電圧比較回路５２
の出力端子に次段のクロック発生回路５３を制御する活
性化信号ＣＬＥが出力される。

【０００７】クロック発生回路５３は、リングオシレー
タ式のパルス発生回路である。前記活性化信号ＣＬＥ
は、クロック発生回路５３の３入力ＮＡＮＤ回路Ｑ５１
の第１の入力端子に入力される。この第１の入力端子
は、クロック発生回路５３の入力端子である。３入力Ｎ
ＡＮＤ回路Ｑ５１の出力端子には、偶数個のインバータ
５５が接続され、最後段のインバータの出力信号が、３
入力ＮＡＮＤ回路Ｑ５１の第２の入力端子に入力され
る。３入力ＮＡＮＤ回路Ｑ５１の第３の入力端子には、
昇圧回路全体の動作開始／停止を制御する昇圧開始信号
ＥＮＡが入力されている。

【０００８】昇圧開始信号ＥＮＡが“ High "レベルに
されると、昇圧回路５０は動作を開始する。動作開始状
態で活性化信号ＣＬＥが“ High "レベルになると、ク
ロック発生回路５３の出力には、偶数個のインバータ５
５の遅延時間で決まる極めて短い周期のクロックパルス
が現れる。発生したクロックパルスは、クロック信号Ｏ
ＳＣとして次段のチャージポンプ回路５４の入力端子に
入力される。

【０００９】このような回路構成により、帰還電圧Ｖ1
が基準電圧Ｖrefより小さい時には、クロック発生回路
５３とチャージポンプ回路５４が動作し、出力ノードＮ
ppの昇圧電圧Ｖppが上昇する。逆に、Ｖ1がＶrefより大
きくなるとクロック発生回路５３とチャージポンプ回路
５４が動作を停止して昇圧は止まる。こうした動作によ
り、昇圧回路５０の出力ノードＮppの昇圧電圧Ｖppは、
次式で計算される値に調整される。 Ｖpp＝Ｖref・（Ｒ５１＋Ｒ５２）／Ｒ５２ この昇圧電圧Ｖppが、要求される高電圧値に一致するよ
うにＶref、Ｒ５１、Ｒ５２の値が調整される。

【００１０】こうした昇圧回路５０では、出力ノードＮ
ppの昇圧電圧Ｖppが一度所定の高電圧に達した後、負荷
変動等によりわずかに電圧低下した場合には、速やかに
所定の高電圧値に回復させる必要がある。このためチャ
ージポンプ回路５４には、比較的大きな昇圧駆動力を有
する回路が必要とされる。しかし大きな昇圧駆動力を有
するチャージポンプ回路５４を使用すると、電圧比較回
路５２やクロック発生回路５３の応答遅れ、浮遊容量よ
る帰還電圧Ｖ1の位相遅れ等により、昇圧電圧Ｖppの立
ち上がり時に大きなオーバーシュートが発生する。逆に
昇圧駆動力の小さいチャージポンプ回路５４を使用した
場合には、オーバーシュートは抑制されるが、昇圧電圧
Ｖppが低下した時の電圧回復力が弱くなってしまう。即
ち、電圧立ち上がり時のオーバーシュートと、出力であ
る昇圧電圧Ｖppが低下した時の電圧回復力とはトレード
オフの関係にある。

【００１１】こうした問題を解決することを目的とし
て、従来より種々の昇圧回路が提案されてきている。そ
うした提案としては例えば、複数の電圧比較回路を設
け、その出力信号でチャージポンプ回路用のクロック発
生回路の発振周波数を切り換える方式（例えば、特開平
１−１２４１９８号報参照）、複数の電圧比較回路と複
数のチャージポンプ回路を設け、使用するチャージポン
プ回路の数を調整する方式（例えば、特開平１０−２４
３６３７、特開２０００−１７３２６６号報参照）など
がある。

【００１２】

【発明が解決しようとする課題】しかし、こうした従来
の回路は、複数のチャージポンプ回路、複数の電圧比較
回路、さらには複数のリングオシレータ式クロック発生
回路を必要とするため回路構成が複雑であり、チップ面
積も大きくなる。

【００１３】本発明は、かかるトレードオフの関係にあ
る問題を解消するために案出されたもので、電圧立ち上
がり時のオーバーシュートを抑え、且つ大きな昇圧駆動
力を有するチャージポンプ回路を使用することができる
昇圧回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の昇圧回路は、出力ノードと、帰還
抵抗器と、複数の分圧抵抗器と、電圧比較回路と、昇圧
手段と、計数手段と、アナログスイッチ群とを備える。
昇圧ノードは外部電源電圧よりも高い昇圧電圧を出力す
る。帰還抵抗器は一端が接地ノードに接続される。複数
の分圧抵抗器は、出力ノードと帰還抵抗器との間に直列
に接続される。電圧比較回路は、帰還抵抗器にかかる帰
還電圧と基準電圧とを比較し、帰還電圧が基準電圧より
低いとき昇圧活性化信号を出力する。昇圧手段は、昇圧
活性化信号が受けて出力ノードに昇圧電圧を供給する。
計数手段は、昇圧開始から計時用クロックパルスを計数
し、所定の計数値で計数を停止する。アナログスイッチ
群は、分圧抵抗器の各相互接続点と出力ノードとの間に
接続され、前記計数値が増すに従って接地ノードに近い
側の相互接続ノードから順に、前記昇圧電圧が印加され
るようにいずれか１個が選択的に導通する。

【００１５】本昇圧回路においては、帰還電圧を作り出
す分圧抵抗器の値がアナログスイッチの切り換えにより
変化して分圧比が変わる。これにより出力である昇圧電
圧の目標値が小さい段差の階段状に緩やかに上昇し、昇
圧電圧はこの小さな段差のステップ入力に対する応答の
積み重ねで緩やかに上昇する。従って、目標値が必要と
する高電圧値に達した時のオーバーシュートは、最終段
のステップ入力に対する応答のオーバーシュートで収ま
る。このことから、比較的大きな昇圧駆動力を有するチ
ャージポンプ回路を使用しても、オーバーシュートを小
さく抑えることができる。また、大きな昇圧駆動力を有
するチャージポンプ回路を使用できるので、負荷変動等
により出力の昇圧電圧が低下した場合に大きな電圧回復
力を確保できる。

【００１６】請求項２に記載の昇圧回路は、出力ノード
に一端が接続される分圧抵抗器の抵抗値を、他の分圧抵
抗器の抵抗値より低くしたものである。電圧立ち上がり
時のオーバーシュートの大きさは、前述した目標値の最
終段のステップ入力に対するオーバーシュートで殆ど決
まる。従って、一端が出力ノードに接続される分圧抵抗
器の抵抗値を、他の分圧抵抗器の抵抗値よりも低くすれ
ば、最終段のステップ入力の段差が小さくなり、オーバ
ーシュートが小さくなる効果がある。

【００１７】請求項３に記載の昇圧回路は、クロック発
生回路とチャージポンプ回路とを含む。クロック発生回
路は、リングオシレータ式回路で構成される。チャージ
ポンプ回路は、クロック発生回路の出力パルスに応答し
て外部電源電圧を昇圧して出力ノードに供給する。

【００１８】本昇圧回路においては、リングオシレータ
式のパルス発生回路を採用するので回路構成が簡単で、
しかも非常に高い周波数のクロックパルスを発生させる
ことができる。またこの高い周波数のクロックパルスに
応答するチャージポンプ回路は、昇圧の駆動力が高くな
る効果がある。

【００１９】請求項４に記載の昇圧回路は、デコーダ回
路を備える。デコーダ回路は計数手段の計数値をデコー
ドし、その出力で前記アナログスイッチ群を制御する。

【００２０】本昇圧回路においては、例えば計数手段と
して分周回路と２進カウンタ回路を用い、２進カウンタ
回路の計数値を例えば１０進数に変換するデコーダ回路
でデコードし、その出力信号を用いることでアナログス
イッチ群の選択的導通制御を容易に行なうことができ
る。

【００２１】請求項５に記載の昇圧回路は、アナログス
イッチ群とレベル変換回路を含む。アナログスイッチ群
の各アナログスイッチは、ＮＭＯＳトランジスタで構成
される。レベル変換回路は、ＮＭＯＳトランジスタの各
ゲート端子と前記デコーダ回路の各出力端子間に設けら
れ、デコーダ回路の出力信号を出力ノードの昇圧電圧又
は外部電源電圧の何れか高い方の電圧にレベル変換す
る。

【００２２】ＮＭＯＳトランジスタで構成したアナログ
スイッチの導通抵抗を十分に下げるには、ゲート端子に
十分に高い電圧を印加する必要がある。上記昇圧回路に
おいては、出力ノードの昇圧電圧が低い場合にも最低
限、外部電源電圧がＮＭＯＳトランジスタのゲート端子
に印加されるため、アナログスイッチの導通抵抗を十分
に低下させることができる。

【００２３】請求項６に記載の昇圧回路においては、計
数手段は前記クロック発生回路の出力パルスを計時用ク
ロックパルスとして計数し、前記デコーダ回路の所定の
出力信号により計数が停止される。本構成によれば、所
定計数値での計数停止を容易に行なうことができる。

【００２４】

【発明の実施の形態】本発明の一実施の形態を図１ない
し図３を参照して説明する。図１は、本発明による昇圧
回路の全体構成を示す電気的構成図である。図１を参照
して、本昇圧回路は帰還抵抗器ＲＦ、分圧抵抗器Ｒｉ
（ｉ＝０〜Ｎ）、基準電圧生成回路１、電圧比較回路
２、クロック発生回路３、チャージポンプ回路４、分周
回路５、カウンタ回路６、デコーダ回路７、レベル変換
回路Ｌｉ（ｉ＝１〜Ｎ−１）、アナログスイッチＳｉ
（ｉ＝０〜Ｎ−１）、第１、第２のＡＮＤ回路Ｑ１、Ｑ
２、インバータＩＮ１とを備える。

【００２５】帰還抵抗器ＲＦは、一端が接地ノードＶss
に接続される。分圧抵抗器Ｒｉ（ｉ＝０〜Ｎ）は、出力
ノードＮoutと帰還抵抗器ＲＦとの間に、帰還抵抗器Ｒ
Ｆ側からＲ０、Ｒ１〜ＲＮの順に直列に接続される。電
圧比較回路２は、帰還抵抗器ＲＦにかかる帰還電圧ＶＦ
と、基準電圧生成回路１で生成された基準電圧Ｖrefを
比較して、ＶＦ＜Ｖrefのとき昇圧活性化信号Ｓig1を発
生する。

【００２６】クロック発生回路３は、昇圧開始信号ＳＴ
Ａを受けて、高周波のクロックパルスＣＰを発生する。
クロック発生回路３はリングオシレータ、ＣＲ発振器な
どの高速パルスを発生させることができる回路である。
本実施形態では、図４中のクロック発生回路５３と同様
のリングオシレータ式の回路を採用した場合について説
明する。但し、クロック発生回路５３中の３入力ＮＡＮ
Ｄ回路Ｑ５１は、２入力ＮＡＮＤ回路に置き換え、その
二つの入力端子には、昇圧開始信号ＳＴＡと、インバー
タ５５の最後段インバータの出力信号を入力する。

【００２７】第１のＡＮＤ回路Ｑ１は、クロック発生回
路３で発生したクロックパルスＣＰと前記昇圧活性化信
号Ｓig1との論理積である信号ＣＰ１を出力する。昇圧
活性化信号Ｓig1が“ High "レベルの時には、信号ＣＰ
１はクロックパルスＣＰと同じパルス波形となる。チャ
ージポンプ回路４は、高速パルスである信号ＣＰ１が入
力された時に、外部電源電圧Ｖddを昇圧して出力ノード
Ｎoutに昇圧電圧Ｖppを供給する。チャージポンプ回路
４には、例えば図４中のチャージポンプ回路５４と同様
の回路を用いる。本実施形態においては、クロック発生
回路３、チャージポンプ回路４、第１のＡＮＤ回路Ｑ１
とが昇圧手段を構成している。

【００２８】本実施形態では、計時用クロックパルスと
してクロックパルスＣＰを使用する。第２のＡＮＤ回路
Ｑ２には、クロックパルスＣＰとカウンタ活性化信号Ｃ
ＴＥが入力され、クロックパルスＣＰ２を出力する。分
周回路５は、クロックパルスＣＰ２を計数し分周パルス
ＣＰ３を出力する。カウンタ回路６は、分周パルスＣＰ
３を計数する。カウンタ回路６は、例えば３ビットの２
進カウンタ回路である。デコーダ回路７はカウンタ回路
６の計数値を入力として受け、その計数値を例えば１０
進数にデコードし、計数値に対応するデコーダ出力信号
Ｄi（i＝０〜Ｎ）を出力する。Ｎとしては、例えば７で
ある。インバータＩＮ１は、デコーダ出力信号ＤＮを反
転し、出力にカウンタ活性化信号ＣＴＥを生成する。本
実施形態では、第２のＡＮＤ回路Ｑ２、分周回路５、カ
ウンタ回路６、デコーダ回路７、インバータ回路ＩＮ１
とが計数手段を構成している。

【００２９】アナログスイッチＳi（i＝０〜Ｎ−１）
は、ＮＭＯＳトランジスタからなる。アナログスイッチ
Ｓi（i＝０〜Ｎ−１）のドレインは、出力ノードＮout
に接続され、ソースは分圧抵抗ＲiとＲi＋1 の相互接続
ノードに接続される。

【００３０】レベル変換回路Ｌi（i＝０〜Ｎ−１）は、
デコーダ出力信号Ｄiを入力として受け、その電圧レベ
ルを変換し、変換後の信号ＶＧｉをアナログスイッチＳ
iのゲートに供給する。

【００３１】図２は、レベル変換回路Ｌi（i＝０〜Ｎ−
１）の一実施例を示す回路図である。ダイオードＤdｉ
のアノードには外部電源電圧Ｖddが供給され、カソード
はノードＮＶｉに接続される。ダイオードＤpｉのアノ
ードには昇圧電圧Ｖppが供給され、カソードはノードＮ
Ｖｉに接続される。ノードＮＶｉの電圧は、外部電源電
圧Ｖddと昇圧電圧Ｖppの何れか高い方の電圧からダイオ
ードの順方向電圧を差し引いた値となる。ＰＭＯＳトラ
ンジスタＱＰbｉは、ノードＮＶｉとノードＮＬｉとの
間に接続され、そのゲートはＮＭＯＳトランジスタＱＮ
aｉのドレインに接続される。ＮＭＯＳトランジスタＱ
Ｎbｉは、ノードＮＬｉと接地ノードＶssとの間に接続
され、そのゲートはインバータＩＮｉの出力を受ける。
ＰＭＯＳトランジスタＱＰaｉとＮＭＯＳトランジスタ
ＱＮaｉは、ノードＮＶｉと接地ノードＶssとの間に直
列に接続される。ＰＭＯＳトランジスタＱＰaｉのゲー
トは、ノードＮＬｉに接続される。ＮＭＯＳトランジス
タＱＮaｉのゲートとインバータＩＮｉの入力端子は相
互接続され、その相互接続ノードＮＤiはレベル変換回
路Ｌｉの入力端子として、デコーダ出力信号Ｄｉを受け
る。ノードＮＬｉは、レベル変換回路Ｌｉの出力端子で
あり出力信号ＶＧｉを出力する。

【００３２】本レベル変換回路においては、入力信号Ｄ
ｉが“ Low" レベルの時には、ＮＭＯＳトランジスタＱ
ＮaｉとＰＭＯＳトランジスタＱＰbｉはＯＦＦし、ＮＭ
ＯＳトランジスタＱＮbｉとＰＭＯＳトランジスタＱＰa
ｉはＯＮする。このとき出力信号ＶＧｉは、接地ノード
Ｖssの電圧に等しい“ Low" レベルとなる。逆に、入力
信号Ｄｉが“High" レベルの時には、ＮＭＯＳトランジ
スタＱＮaｉとＰＭＯＳトランジスタＱＰbｉはＯＮし、
ＮＭＯＳトランジスタＱＮbｉとＰＭＯＳトランジスタ
ＱＰaｉはＯＦＦする。このとき出力信号ＶＧｉは、ノ
ードＮＶｉの電圧に等しい“High" レベルとなる。この
電圧は、昇圧電圧Ｖppと外部供給電圧Ｖddの何れか高い
方の電圧にほぼ等しい。このように入力信号Ｄｉは、電
圧レベルが変換されて出力信号ＶＧｉとなる。

【００３３】次に、以上のように構成された本昇圧回路
の全体の動作について説明する。昇圧を開始する場合
は、まず分周回路５及びカウンタ回路６を一旦リセット
した後、昇圧開始信号ＳＴＡを“High" レベルにする。
クロック発生回路３が動作を開始してクロックパルスＣ
Ｐを発生する。

【００３４】カウンタ回路６の計数値が“Ｎ "になるま
での間は、デコーダ回路７の出力信号ＤＮは“ Low "レ
ベルであり、カウンタ活性化信号ＣＴＥは“ High "レ
ベルのままである。この間、信号ＣＰ２にはクロックパ
ルスＣＰと同じパルスが現れ、分周回路５で分周され、
その出力の分周パルスＣＰ３がカウンタ回路６で計数さ
れる。

【００３５】カウンタ回路６の計数値が“０ "の期間中
は、次のように動作する。即ち、デコーダ回路７の出力
は、デコーダ出力信号Ｄ０のみが“ High "レベルであ
る。デコーダ出力信号Ｄ０は、レベル変換回路Ｌ０でレ
ベル変換され、その出力信号ＶＧ０がアナログスイッチ
Ｓ０のゲートに印加される。この場合、昇圧電圧Ｖppは
まだゼロ電圧であるため、前述したように出力信号ＶＧ
０の電圧レベルは、外部供給電圧Ｖddに等しい。アナロ
グスイッチＳ０のソースとドレインの電位は、まだゼロ
電圧であるため、ゲートに電圧Ｖddが印加されることに
よりアナログスイッチＳ０は導通する。これにより帰還
抵抗器ＲＦと分圧抵抗器Ｒ０の相互接続ノードの電位は
昇圧電圧Ｖppに等しくなり、分圧抵抗器Ｒ０と帰還抵抗
器ＲＦの直列接続回路に昇圧電圧Ｖppが印加されること
になる。

【００３６】この時の帰還電圧ＶＦは次のようになる。 ＶＦ＝Ｖpp×ＲＦ／（ＲＦ＋Ｒ０） （１）式 この帰還電圧ＶＦは、電圧比較回路２にて基準電圧Ｖre
fと比較される。最初の間は、ＶＦ＜Ｖref であるので
昇圧活性化信号Ｓig1が出力される。これによりクロッ
クパルスＣＰ１が出力され、チャージポンプ回路４が動
作して出力ノードＮoutの昇圧電圧Ｖppが上昇を始め
る。

【００３７】昇圧電圧Ｖppが上昇するにつれ、（１）式
で計算される帰還電圧ＶＦも上昇する。そして、ＶＦ＞
Ｖref になると昇圧活性化信号Ｓig1が出力されなくな
り、チャージポンプ回路４の昇圧動作が停止する。この
時の昇圧電圧Ｖppは、帰還電圧ＶＦが基準電圧Ｖrefに
一致する条件から次のように計算される。 Ｖpp＝Ｖref×（ＲＦ＋Ｒ０）／ＲＦ （２）式 昇圧電圧Ｖppの実際の波形は、帰還電圧ＶＦが基準電圧
Ｖrefに一致してからチャージポンプ回路４が昇圧動作
を停止するまでに応答遅れがあるため、（２）式で計算
される値に対して若干オーバーシュートを生ずる。

【００３８】出力ノードＮoutにつながる負荷に電流が
流れることにより昇圧電圧Ｖppが低下し、ＶＦ＜Ｖref
となると、再びチャージポンプ回路４が動作して昇圧電
圧Ｖppが上昇する。このような昇圧動作と昇圧停止動作
の繰り返しにより、出力ノードＮoutの昇圧電圧Ｖpp
は、（２）式で計算される目標電圧に維持される。

【００３９】次に、分周パルスＣＰ３が出力されてカウ
ンタ回路６の計数値が“１ "になった場合を説明する。
デコーダ回路７の出力は、デコーダ出力信号Ｄ１のみが
“ High "レベルとなる。アナログスイッチＳ０は非導
通となり、代わってアナログスイッチＳ１が導通する。
帰還電圧ＶＦは次のようになる。 ＶＦ＝Ｖpp×ＲＦ／（ＲＦ＋Ｒ０＋Ｒ１） （３）式 カウンタ回路６の計数値が“０ "の場合と同様の昇圧動
作により、出力ノードＮoutの昇圧電圧Ｖppは、次式で
計算される目標電圧まで昇圧され維持される。 Ｖpp＝Ｖref×（ＲＦ＋Ｒ０＋Ｒ１）／ＲＦ （４）式

【００４０】以下、計数値が増すに従って昇圧電圧Ｖpp
は上昇していき、計数値が“Ｎ "となった場合には、出
力ノードＮoutの昇圧電圧Ｖppは、次式で計算される目
標電圧に昇圧され維持される。 Ｖpp＝Ｖref×（ＲＦ＋Ｒ０＋Ｒ１＋−−＋ＲＮ）／ＲＦ （５）式 この計数値が“Ｎ "の場合には、アナログスイッチＳ０
〜ＳＮ−１は、全て非導通の状態である。また計数値が
“Ｎ "になると、カウンタ活性化信号ＣＴＥが“ Low "
レベルとなるため、カウンタ回路６の計数は停止し、計
数値は“Ｎ "のまま維持される。従って、出力ノードＮ
outの昇圧電圧Ｖppは、（５）式で計算される高電圧に
維持される。

【００４１】このように、本昇圧回路によれば、計数値
が増すに従って出力である昇圧電圧Ｖppの電圧帰還比率
が階段状に高くなるため、昇圧電圧Ｖppの目標値も階段
状に上昇していく。この昇圧過程における昇圧電圧Ｖpp
の目標値と実際の昇圧電圧Ｖppとの波形は図３のように
なる。昇圧電圧Ｖppの目標値は、計数値が増す毎に小さ
い段差で階段状に上昇し、その平均勾配は、クロック発
生回路３の発振周波数と分周回路５の分周比を加減する
ことで調整できる。

【００４２】出力の昇圧電圧Ｖppは、この小さな段差の
ステップ入力に対する応答の積み重ねで上昇していく。
従って、目標電圧が最終の昇圧電圧Ｖppに達したときの
オーバーシュートは、最終段の小さなステップ入力に対
する応答のオーバーシュートに殆ど等しくなる。このこ
とから、チャージポンプ回路４に昇圧駆動力が大きな回
路を使用してもオーバーシュートを小さく抑えることが
できる効果が生ずる。このオーバーシュートの値は、最
終の目標値をいきなり与える従来の図４の昇圧回路５０
に比べると非常に小さなものである。また、大きな昇圧
駆動力を有するチャージポンプ回路を使用できるので、
負荷変動等により出力の昇圧電圧Ｖppが低下した場合
に、大きな電圧回復力を確保できる効果がある。

【００４３】さらに、電圧立ち上がり時のオーバーシュ
ートの大きさは、目標値の最終段のステップ入力に対す
る応答のオーバーシュートで殆ど決まる。従って、一端
が出力ノードに接続される分圧抵抗器ＲＮの抵抗値を、
他の分圧抵抗器の抵抗値よりも小さい値にすれば、最終
段のステップ入力の段差が小さくなり、オーバーシュー
トを更に小さくすることが可能である。

【図面の簡単な説明】

【図１】本発明による昇圧回路の全体構成を示す電気的
構成図である。

【図２】図１に示されたレベル変換回路の一実施形態を
示す回路図である。

【図３】昇圧電圧Ｖppの目標値と実際の昇圧電圧Ｖppの
波形の関係を表すタイミングチャート図である。

【図４】従来技術を示す図１相当図である。

【符号の説明】

図面中、１は基準電圧生成回路、２は電圧比較回路、３
はクロック発生回路、４はチャージポンプ回路、５は分
周回路、６はカウンタ回路、７はデコーダ回路、Ｌi（i
＝０〜Ｎ−１）はレベル変換回路、Ｓi（i＝０〜Ｎ−
１）はアナログスイッチ、ＲＦは帰還抵抗器、Ｒi（i＝
０〜Ｎ）は分圧抵抗器、Ｎoutは出力ノード、Ｖppは昇
圧電圧である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部電源電圧よりも高い昇圧電圧を出力
   する出力ノードと、 一端が接地ノードに接続された帰還抵抗器と、 該帰還抵抗器の他端と前記出力ノードとの間に直列に接
   続された複数の分圧抵抗器と、 前記帰還抵抗器にかかる帰還電圧を基準電圧と比較し該
   帰還電圧が前記基準電圧より低いとき昇圧活性化信号を
   出力する電圧比較回路と、 前記昇圧活性化信号を受けて前記出力ノードに昇圧電圧
   を供給する昇圧手段と、 昇圧開始から計時用クロックパルスを計数し所定の計数
   値で計数を停止する計数手段と、 前記複数の分圧抵抗器の各相互接続ノードと前記出力ノ
   ードとの間に接続され、前記計数値が増すに従って接地
   ノードに近い側の相互接続ノードから順に、前記昇圧電
   圧が印加されるようにいずれか１個が選択的に導通する
   アナログスイッチ群と、を備える昇圧回路。
2. 【請求項２】 前記出力ノードに一端が接続される分圧
   抵抗器の抵抗値は、他の分圧抵抗器の抵抗値より低いこ
   とを特徴とする請求項１に記載の昇圧回路。
3. 【請求項３】 前記昇圧手段は、リングオシレータ式の
   クロック発生回路と、該クロック発生回路の出力パルス
   に応答して前記外部電源電圧を昇圧して前記出力ノード
   に供給するチャージポンプ回路を含むことを特徴とする
   請求項１又は２に記載の昇圧回路。
4. 【請求項４】 前記アナログスイッチ群は、前記計数手
   段の計数値をデコードするデコーダ回路の出力信号によ
   り制御されることを特徴とする請求項１ないし３の何れ
   かに記載の昇圧回路。
5. 【請求項５】 前記アナログスイッチ群の各アナログス
   イッチは、ＮＭＯＳトランジスタにて構成され、該ＮＭ
   ＯＳトランジスタの各ゲート端子と前記デコーダ回路の
   各出力端子間には、前記デコーダ回路の出力信号を前記
   出力ノードの昇圧電圧又は前記外部電源電圧の何れか高
   い方の電圧にレベル変換するレベル変換回路を設けたこ
   とを特徴とする請求項１ないし４の何れかに記載の昇圧
   回路。
6. 【請求項６】 前記計数手段は、前記クロック発生回路
   の出力パルスを前記計時用クロックパルスとして計数
   し、前記デコーダ回路の所定の出力信号により計数が停
   止されることを特徴とする請求項１ないし５の何れかに
   記載の昇圧回路。