JP2001144597A - 発光素子駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】低電源電圧化に対応可能で、かつ、安定した高
速変調を実現できる光通信用の発光素子駆動回路を提供
する。 【解決手段】本発明による発光素子駆動回路は、発光素
子２を駆動する一定電流を発生する電流源１と、データ
信号ＤＡＴＡに従って、電流源１に流れる電流の経路の
一部を、発光素子１を含んだ経路および含まない経路の
いずれかに切り替える電流スイッチ３と、電源電圧ＶＤ
Ｄの印加により充電されて電源電圧ＶＤＤの昇圧を行う
コンデンサ４と、データ信号に対応した制御信号Ｓｃに
従って、電流源に流れる電流の経路の一部を、コンデン
サ４の充電を行う経路およびコンデンサ４で昇圧された
電源電圧を発光素子４に印加する経路のいずれかに切り
替える昇圧スイッチ５と、を備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば光通信など
の分野において、半導体レーザや発光ダイオード等の発
光素子を駆動する回路に関し、特に、低電圧かつ高速駆
動が可能な発光素子駆動回路に関する。

【０００２】

【従来の技術】例えば、光伝送装置などの発光素子を用
いる装置における光送信部では、送信する電気信号のデ
ータを光信号に変換するために、発光素子駆動回路が備
えられる。また、光ディスク装置、レーザプリンタなど
の発光素子を有する情報機器でも、光伝送装置の場合と
同様に、発光素子駆動回路が備えられる。

【０００３】図２２は、例えば、高速光通信用の発光素
子駆動回路の一般的な構成例を示す図である。図２２の
回路構成では、電流源１、発光素子２および差動型の電
流スイッチ３が、電源電圧ＶＤＤの印加される端子と接
地端子との間に配置され、電流源１で発生する一定の電
流の経路が、電流スイッチ３により送信データ信号ＤＡ
ＴＡおよび反転送信データ信号ＸＤＡＴＡに従って切り
替え制御されて、発光素子２が駆動される。また、ここ
で用いる電流源１としては、複数のトランジスタを用い
たカレントミラー回路等を使用することが一般的であ
る。

【０００４】ところで、近年、各種の情報・通信関連機
器で使用されるディジタル用のＣＭＯＳ−ＬＳＩは、低
消費電力化の要求およびプロセスの微細化に伴って低電
源電圧化が進んでいる。現状では、電源電圧が２．５Ｖ
から１Ｖ台にまで下がってきている。このように各種機
器の低電源電圧化が進むと、供給される電源電圧が発光
素子を駆動するために必要な電圧よりも低くなり、電源
電圧を昇圧するなど措置が必要になってくる。

【０００５】電源電圧の昇圧が行われる従来の発光素子
駆動回路としては、例えば、実開平６−７３７１３号公
報等に記載されたものがある。この従来の駆動回路は、
カメラなどに使用される発光素子について、コンデンサ
の充放電により発光素子を電源電圧よりも高い電圧で駆
動する構成である。また、発光素子を駆動するスイッチ
ング素子が、モータを駆動する公知のブリッジ回路のそ
れと共有化され、発光素子の駆動回路とカメラのシステ
ムを構成する他の回路とが電気的に分離されることで、
システム全体の小型化と信頼性の向上を図っている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の発光素子駆動回路は、高速変調が要求され
る光通信用の発光素子駆動回路として考えると、低電源
電圧化への対応は可能であるが、高速変調を安定に行う
という点では問題があった。

【０００７】すなわち、高速光通信用の発光素子駆動回
路では、前述したように、安定した一定の駆動電流を発
光素子２に供給するために電流源１が設けられ、該電流
源１としては、複数のトランジスタを用いたカレントミ
ラー回路が使用されることが多い。このようなカレント
ミラー回路はトランジスタに寄生容量があるため、これ
を電流源１に用いて発光素子２を直接変調すると、充放
電電流が上記の寄生容量に流れる間、発光素子２に供給
される駆動電流の値が過渡的に不安定となり、高速変調
を行うことが困難になってしまう。高速変調を安定して
行うためには、コンデンサの充放電の制御と同時に、電
流源１の動作制御が発光素子２の駆動状態に応じて必要
になる。

【０００８】本発明は上記の点に着目してなされたもの
で、低電源電圧化に対応可能で、かつ、安定した高速変
調が実現される光通信用の発光素子駆動回路を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の発光素子駆動回路は、電流源で発生する一
定の電流により発光素子を駆動する発光素子駆動回路に
おいて、前記発光素子を発光させるか否かを定めるデー
タ信号に従って、前記電流源に流れる電流の経路の一部
を、前記発光素子を含んだ発光経路、および、前記発光
素子を除いた消光経路のいずれかに切り替える第１スイ
ッチ部と、電源電圧の供給により充電された電荷を基に
電源電圧の昇圧を行う電源電圧昇圧部と、前記データ信
号に対応した制御信号に従って、前記電流源に流れる電
流の経路の一部を、前記電源電圧昇圧部の充電を行う充
電経路、および、前記電源電圧昇圧部で昇圧された電源
電圧を前記発光素子に印加する昇圧経路のいずれかに切
り替える第２スイッチ部と、を備えて構成されるもので
ある。

【００１０】かかる構成では、データ信号および制御信
号に従って第１スイッチ部および第２スイッチ部がそれ
ぞれ動作することにより、発光素子の駆動状態（発光ま
たは消光）に応じて、電流源に流れる電流の経路が切り
替えられ、電源電圧昇圧部で昇圧された電源電圧が発光
素子に印加されて駆動される。このとき、切り替えられ
る電流経路は、発光素子の駆動状態に関係なく電流源を
通るため、電流源が継続的に作動した状態となる。これ
により、発光素子の安定した高速変調が可能になる。

【００１１】また、上記の発光素子駆動回路について、
前記電源電圧昇圧部は、第１端子および第２端子を有す
るコンデンサを含み、前記第２スイッチ部は、前記充電
経路のとき、前記コンデンサの第１端子に前記電源電圧
を印加すると共に、前記コンデンサの第２端子を前記電
流源に繋がる経路に接続し、前記昇圧経路のとき、前記
コンデンサの第２端子に前記電源電圧を印加すると共
に、前記コンデンサの第１端子を前記発光素子に接続す
るようにしてもよい。

【００１２】かかる構成では、コンデンサの充電および
放電（昇圧）の切り替えが、第２スイッチ部により制御
信号に従って行われ、コンデンサに蓄えられた電荷によ
り電源電圧が昇圧されて発光素子に供給されるようにな
る。

【００１３】上記の発光素子駆動回路の具体的な構成と
しては、前記制御信号が、前記データ信号と共通であ
り、前記データ信号が前記発光素子を消光状態にする論
理のときには、前記第１および第２スイッチ部の切り替
え動作によって、前記電源電圧の印加された前記コンデ
ンサの第１端子、前記コンデンサの第２端子および前記
電流源を順に流れる電流経路が形成されて、前記コンデ
ンサの充電が行われ、前記データ信号が前記発光素子を
発光状態にする論理のときには、前記第１および第２ス
イッチ部の切り替え動作によって、前記電源電圧の印加
された前記コンデンサの第２端子、前記コンデンサの第
１端子、前記発光素子および前記電流源を順に流れる電
流経路が形成されて、前記発光素子が昇圧された電源電
圧により駆動されるようにしてもよい。

【００１４】かかる構成では、データ信号に従って第
１、２スイッチ部がそれぞれ切り替わり、発光素子を消
光状態にするときに、コンデンサの充電が行われ、発光
素子を発光状態にするときに、コンデンサにより昇圧さ
れた電圧が発光素子に印加されるようになる。

【００１５】前述の発光素子駆動回路の他の具体的な構
成としては、前記制御信号が、前記データ信号が、前記
発光素子を発光状態にする論理を含んだセル内のタイミ
ングにあるか、前記セル外のタイミングにあるかを示す
セル信号であり、前記セル信号がセル外のタイミングを
示す論理のときには、前記第１および第２スイッチ部の
切り替え動作によって、前記電源電圧の印加された前記
コンデンサの第１端子、前記コンデンサの第２端子およ
び前記電流源を順に流れる電流経路が形成されて、前記
コンデンサの充電が行われ、前記セル信号がセル内のタ
イミングを示す論理であり、かつ、前記データ信号が前
記発光素子を発光状態にする論理のときには、前記第１
および第２スイッチ部の切り替え動作によって、前記電
源電圧の印加された前記コンデンサの第２端子、前記コ
ンデンサの第１端子、前記発光素子および前記電流源を
順に流れる電流経路が形成されて、前記発光素子が昇圧
された電源電圧により駆動されるようにしてもよい。

【００１６】かかる構成では、データ信号に従って第１
スイッチ部が切り替わり、セル信号に従って第２スイッ
チ部が切り替わるようになり、発光素子が発光状態にさ
れることのないセル外のタイミングにおいてコンデンサ
の充電が行われるようになる。また、セル内のタイミン
グで発光素子を発光させるときには、コンデンサにより
昇圧された電圧が発光素子に印加されるようになる。

【００１７】また、上記の発光素子駆動回路について
は、前記セル信号がセル内のタイミングを示す論理であ
り、かつ、前記データ信号が前記発光素子を消光状態に
する論理のときには、前記第１および第２スイッチ部の
切り替え動作によって、前記コンデンサおよび前記発光
素子を除いた電流経路が形成されるようにするのが好ま
しい。

【００１８】かかる構成では、セル内のタイミングで発
光素子を消光させるときに、コンデンサに蓄えられた電
荷が無駄に消費されないような電流経路が形成されるよ
うになる。

【００１９】さらに、上記の発光素子駆動回路について
は、前記データ信号の有限の長さの範囲内に、前記発光
素子を発光状態にする論理があるか否かを検出するデー
タ検出部を備え、該データ検出部の検出結果が前記セル
信号として用いられる構成としてもよい。

【００２０】かかる構成では、データ検出部において、
データ信号の有限の長さの範囲内に、発光素子を発光状
態にする論理があるか否かが検出され、セル信号に相当
する信号が本回路内で生成されるようになる。

【００２１】加えて、前述の発光素子駆動回路につい
て、前記制御信号が、前記データ信号に同期したクロッ
ク信号に基づく信号および前記セル信号であり、前記コ
ンデンサによって昇圧された電源電圧を整流して前記発
光素子に印加する整流部を備え、前記セル信号がセル外
のタイミングを示す論理であり、かつ、前記クロック信
号に基づく信号が示す２つの論理のうちの一方のときに
は、前記第１および第２スイッチ部の切り替え動作によ
って、前記電源電圧の印加された前記コンデンサの第１
端子、前記コンデンサの第２端子および前記電流源を順
に流れる電流経路が形成されて、前記コンデンサの充電
が行われ、前記セル信号がセル外のタイミングを示す論
理であり、かつ、前記クロック信号に基づく信号が示す
２つの論理のうちの他方のときには、前記第１および第
２スイッチ部の切り替え動作によって、前記電源電圧の
印加された前記コンデンサの第２端子、前記コンデンサ
の第１端子および前記整流部を順に流れる電流経路が形
成され、前記セル信号がセル内のタイミングを示す論理
であり、かつ、前記データ信号が前記発光素子を発光状
態にする論理のときには、前記第１および第２スイッチ
部の切り替え動作によって、前記整流部、前記発光素子
および前記電流源を順に流れる電流経路が形成されて、
前記発光素子が前記整流部で整流された電圧により駆動
されるようにしてもよい。

【００２２】かかる構成では、セル外のタイミングにお
いて、クロック信号に基づく信号（クロック信号または
クロック信号を分周した信号）に従いコンデンサの充放
電が行われ、セル内のタイミングにおいては、発光素子
を発光状態にするときに、コンデンサで昇圧され整流部
で整流された電圧が発光素子に印加されるようになる。

【００２３】また、上述した発光素子駆動回路について
は、前記第２スイッチ部における充電経路および昇圧経
路の切り替えの際に、前記電源電圧昇圧部に対する電源
電圧の供給が一時的に中断されるように前記第２スイッ
チ部の動作を制御するシーケンス制御部を備えて構成さ
れるようにしてもよい。

【００２４】かかる構成では、充電経路および昇圧経路
の切り替えの際に、電源電圧昇圧部がショートした状態
になるのを回避すべく、シーケンス制御部によって第２
スイッチ部の動作がシーケンス制御されるようになる。
これにより、電源電圧昇圧部における不要な放電をなく
して、電圧変換効率の低下を防ぐことが可能になる。

【００２５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。ここでは、最初に、本発明による発
光素子駆動回路の基本的な構成および動作の概略を説明
し、次に、具体的な実施形態について詳しく説明するこ
とにする。

【００２６】図１は、本発明による発光素子駆動回路の
基本構成を示す図である。図１において、本発光素子駆
動回路の基本構成は、電流源１、発光素子２、第１スイ
ッチ部としての電流スイッチ３、電源電圧昇圧部として
のコンデンサ４および第２スイッチ部としての昇圧スイ
ッチ５を有する。

【００２７】電流源１は、発光素子２の駆動電流を発生
する公知の電流源であって、例えば図２に示すようなカ
レントミラー回路等により構成される。図２の回路構成
は、２つのｎチャネル型ＭＯＳＦＥＴを用いた１段構成
の一般的なカレントミラー回路である。本駆動回路で
は、カレントミラー回路の出力端子１ｏが電流スイッチ
３の端子３ａに接続される。なお、電流源１の具体的な
回路構成はこれに限られるものではない。このようなカ
レントミラー回路では、図に示したようにＭＯＳＦＥＴ
の端子間に寄生容量Ｃgd，Ｃdsが発生するため、従来の
駆動回路では、これらの寄生容量Ｃgd，Ｃdsが高速動作
を妨げる要因となっていた。

【００２８】発光素子２は、例えば半導体レーザ（レー
ザダイオード、以下ＬＤとする）等が用いられ、ＬＤの
カソード端子が電流スイッチ３の端子３ｂに接続され
る。なお、ここでは発光素子２としてＬＤを使用する場
合を示したが、本発明の駆動回路は、例えば発光ダイオ
ード（ＬＥＤ）等を発光素子２として用いてもよい。

【００２９】電流スイッチ３は、電流源１に接続する端
子３ａと、発光素子２に接続する発光側の端子３ｂおよ
びコンデンサ４に接続する消光側の端子３ｃとの間の接
続状態を、データ信号ＤＡＴＡまたは反転データ信号Ｘ
ＤＡＴＡに従って切り替えるものである。

【００３０】コンデンサ４は、一方の端子４ａ（第１端
子）が発光素子２のアノード端子および昇圧スイッチ５
の端子５ｃに接続され、他方の端子４ｂ（第２端子）が
電流スイッチ３の端子３ｃおよび昇圧スイッチ５の端子
５ｂに接続される。このコンデンサ４には、電源電圧Ｖ
ＤＤを昇圧するための電荷が蓄えられる。

【００３１】昇圧スイッチ５は、電源電圧ＶＤＤが印加
される端子５ａと、コンデンサ４の端子４ｂに接続する
放電側の端子５ｂおよびコンデンサ４の端子４ａに接続
する充電側の端子５ｃとの間の接続状態を、制御信号Ｓ
ｃに従って切り替えるものである。電源電圧ＶＤＤは、
外部の電源等から与えられる所定の値の直流電圧であっ
て、低電源電圧化によりこの電圧値が例えば１Ｖ台など
のように低く設定される。また、制御信号Ｓｃは、デー
タ信号ＤＡＴＡに対応したレベルが変化する信号であっ
て、具体的な信号波形については後述の各実施形態で詳
しく説明する。ここでは、データ信号ＤＡＴＡと同様の
信号が制御信号Ｓｃとして用いられるものとして、以下
の動作説明を行うことにする。

【００３２】上記のような基本構成を有する発光素子駆
動回路では、外部からの電源電圧ＶＤＤが昇圧スイッチ
５の端子５ａに与えられた状態において、発光素子２の
駆動状態（発光または消光）に応じて回路の電流経路が
切り替えられることにより、電源電圧ＶＤＤの昇圧が行
われる。

【００３３】具体的には、図３のタイムチャートに示す
ように、まず、発光素子２を消光状態（ＬＤ＿ＯＦＦ）
とするときには、データ信号ＤＡＴＡ（上段）がローレ
ベルとなって、電流スイッチ３に送られる。また、制御
信号Ｓｃもデータ信号ＤＡＴＡと同様にローレベルとな
って、昇圧スイッチ５に送られる。

【００３４】電流スイッチ３では、ローレベルのデータ
信号ＤＡＴＡを受けて、電流源１に接続する端子３ａが
消光側の端子３ｃに接続される。また、これと同時に、
昇圧スイッチ５では、ローレベルの制御信号Ｓｃを受け
て、電源電圧ＶＤＤの印加された端子５ａが充電側の端
子５ｃに接続される。これにより、図１の破線矢印で示
すように、昇圧スイッチ５、ノードＮ２、コンデンサ
４、ノードＮ１、電流スイッチ３、電流源１の順に一定
の電流が流れ、コンデンサ４の充電が行われる。このと
き、図３の中段に示すように、ノードＮ１（コンデンサ
４の端子４ｂ）の電位Ｖ(N1)は略０Ｖ（接地レベル）と
なり、ノードＮ２（コンデンサ４の端子４ａ）の電位Ｖ
(N2)は、電源電圧ＶＤＤとなる。また、図３の下段に示
すように、発光素子２への駆動電流ＩLDの供給は生じな
いため、発光素子２は消光状態となる。なお、上記のよ
うなコンデンサ４の充電時においても、電流源１に対し
て電流が流れ込むため、電流源１は高速変調にも応答可
能な安定した動作状態を維持している。

【００３５】そして、発光素子２を発光状態（ＬＤ＿Ｏ
Ｎ）にするときには、データ信号ＤＡＴＡおよび制御信
号Ｓｃがそれぞれハイレベルとなり、電流スイッチ３で
は、端子３ａが発光側の端子３ｂに接続され、昇圧スイ
ッチ５では、端子５ａが放電側の端子５ｂに接続され
る。これにより、図１の実線矢印で示すように、昇圧ス
イッチ５、ノードＮ１、コンデンサ４、ノードＮ２、発
光素子２、電流スイッチ３、電流源１の順に一定の電流
が流れるようになる。このとき、ノードＮ１の電位Ｖ(N
1)は電源電圧ＶＤＤとなり、ノードＮ２の電位Ｖ(N2)
は、電源電圧ＶＤＤの上にコンデンサ４の端子間電圧を
足した、電源電圧ＶＤＤの約２倍の高い電圧レベルとな
る。従って、昇圧された高い電圧が発光素子２に印加さ
れて、発光素子２が発光するようになる。なお、発光時
のノードＮ２の電位Ｖ(N2)は、発光素子２の発光により
コンデンサ４に蓄えられた電荷が消費されるため徐々に
低下するが、発光素子２に供給される駆動電流ＩLDは、
図３の下段に示すように電流源１によって一定に制御さ
れているため、発光素子２の安定した発光動作が確保さ
れている。

【００３６】さらに、発光素子２を消光状態（ＬＤ＿Ｏ
ＦＦ）とするときには、データ信号ＤＡＴＡおよび制御
信号Ｓｃがそれぞれローレベルとなって、前述した場合
と同様に電流経路が切り替わってコンデンサ４の充電が
行われる。

【００３７】このように本発光素子駆動回路によれば、
データ信号ＤＡＴＡおよび制御信号Ｓｃに従って電流ス
イッチ３および昇圧スイッチ５の動作を制御して電流経
路を切り替え、発光素子２を消光させるタイミングで
は、コンデンサ４に電荷を蓄えて充電を行い、発光素子
２を発光させるタイミングでは、昇圧された電源電圧を
発光素子２に印加するようにしたことで、低電源電圧化
への対応が簡略な構成により実現できる。また、発光素
子２の発光／消光状態に拘わらず電流が電流源１に流れ
込むようにして、継続的に電流源１を動作させること
で、従来のような寄生容量による電流源１の不安定動作
が低減されるため、発光素子２の安定した高速変調が可
能な駆動回路を実現できる。

【００３８】次に、上述したような基本構成が適用され
た具体的な発光素子駆動回路の実施形態について説明す
る。図４は、第１実施形態にかかる発光素子駆動回路の
構成を示す図である。

【００３９】図４に示す発光素子駆動回路は、上述の図
１に示した基本構成について、電流スイッチ３が、例え
ば２つのｎチャネル型ＭＯＳＦＥＴ３１，３２を用いて
構成されると共に、昇圧スイッチ５が、例えば２つのｐ
チャネル型ＭＯＳＦＥＴ５１，５２を用いて構成され、
それら電流スイッチ３および昇圧スイッチ５の各動作
が、データ信号ＤＡＴＡと反転データ信号ＸＤＡＴＡに
従ってそれぞれ制御される構成としたものである。な
お、電流源１、発光素子２およびコンデンサ４は、上述
の基本構成において説明したものと同様である。

【００４０】電流スイッチ３を構成する、ｎチャネル型
ＭＯＳＦＥＴ３１は、データ信号ＤＡＴＡがゲート端子
に印加され、ドレイン端子が発光素子２のカソード端子
に接続され、ソース端子が電流源１の出力端子１ｏに接
続される。また、ｎチャネル型ＭＯＳＦＥＴ３２は、反
転データ信号ＸＤＡＴＡがゲート端子に印加され、ドレ
イン端子がコンデンサ４の端子４ｂに接続され、ソース
端子が電流源１の出力端子１ｏに接続される。

【００４１】昇圧スイッチ５を構成する、ｐチャネル型
ＭＯＳＦＥＴ５１は、反転データ信号ＸＤＡＴＡがゲー
ト端子に印加され、電源電圧ＶＤＤがソース端子に印加
され、ドレイン端子がコンデンサ４の端子４ｂおよびｎ
チャネル型ＭＯＳＦＥＴ３２のドレイン端子に接続され
る。また、ｐチャネル型ＭＯＳＦＥＴ５２は、データ信
号ＤＡＴＡがゲート端子に印加され、電源電圧ＶＤＤが
ソース端子に印加され、ドレイン端子がコンデンサ４の
端子４ａおよび発光素子２に接続される。

【００４２】ここでは具体的に、発光素子２としてＬＤ
を使用し、コンデンサ４としては容量が例えば１００ｎ
Ｆ等ものを使用し、電流源１は上述の図２に示したよう
な一般的なカレントミラー回路で構成されるものとす
る。また、電源電圧ＶＤＤが１．８Ｖであって、データ
信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡが、差動
のＬＶ−ＣＭＯＳレベルでＬｏｗ＝０Ｖ、Ｈｉｇｈ＝
１．８Ｖである場合を想定して動作を説明することにす
る。

【００４３】上記のような発光素子駆動回路において、
発光素子２を消光状態とするときには、ローレベル（０
Ｖ）のデータ信号ＤＡＴＡが、ｎチャネル型ＭＯＳＦＥ
Ｔ３１およびｐチャネル型ＭＯＳＦＥＴ５２の各ゲート
端子に入力されると同時に、ハイレベル（１．８Ｖ）の
反転データ信号ＸＤＡＴＡが、ｎチャネル型ＭＯＳＦＥ
Ｔ３２およびｐチャネル型ＭＯＳＦＥＴ５１の各ゲート
端子に入力される。これにより、ｎチャネル型ＭＯＳＦ
ＥＴ３２およびｐチャネル型ＭＯＳＦＥＴ５２がそれぞ
れオンとなり、ｎチャネル型ＭＯＳＦＥＴ３１およびｐ
チャネル型ＭＯＳＦＥＴ５１がそれぞれオフとなる。従
って、図４の破線矢印で示すように、ｐチャネル型ＭＯ
ＳＦＥＴ５２、ノードＮ２、コンデンサ４、ノードＮ
１、ｎチャネル型ＭＯＳＦＥＴ３２、電流源１の順に一
定の電流が流れ、コンデンサ４の充電が行われる。

【００４４】発光素子２を発光状態とするときには、ハ
イレベルのデータ信号ＤＡＴＡが、ｎチャネル型ＭＯＳ
ＦＥＴ３１およびｐチャネル型ＭＯＳＦＥＴ５２の各ゲ
ート端子に入力されると同時に、ローレベルの反転デー
タ信号ＸＤＡＴＡが、ｎチャネル型ＭＯＳＦＥＴ３２お
よびｐチャネル型ＭＯＳＦＥＴ５１の各ゲート端子に入
力される。これにより、ｎチャネル型ＭＯＳＦＥＴ３１
およびｐチャネル型ＭＯＳＦＥＴ５１がそれぞれオンと
なり、ｎチャネル型ＭＯＳＦＥＴ３２およびｐチャネル
型ＭＯＳＦＥＴ５２がそれぞれオフとなる。従って、図
４の実線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ
５１、ノードＮ１、コンデンサ４、ノードＮ２、発光素
子２、ｎチャネル型ＭＯＳＦＥＴ３１、電流源１の順に
一定の電流が流れるようになり、昇圧されたノードＮ２
の電位Ｖ(N2)が発光素子２に印加されて、発光素子２が
発光状態となる。

【００４５】このとき、昇圧された電圧が、昇圧スイッ
チ５のｐチャネル型ＭＯＳＦＥＴ５２のしきい値電圧Ｖ
th(p)による制限を受けることに注意を要する。すなわ
ち、ノードＮ２の電位Ｖ(N2)が昇圧されることによっ
て、ｐチャネル型ＭＯＳＦＥＴ５２のゲート・ドレイン
間電圧がしきい値電圧Ｖth(p)の絶対値よりも大きくな
ると、ｐチャネル型ＭＯＳＦＥＴ５２がオンするため、
コンデンサ４に蓄えられていた電荷がｐチャネル型ＭＯ
ＳＦＥＴ５２を経由して放電されるようになる。このた
め、図５の中段に示すように、発光素子２に印加される
昇圧されたノードＮ２の電位Ｖ(N2)は、ＶＤＤ（１．８
Ｖ）＋｜Ｖth(p)｜となり、例えばしきい値電圧Ｖth(p)
が０．８Ｖのｐチャネル型ＭＯＳＦＥＴ５２を使用した
場合、昇圧された昇圧されたノードＮ２の電位Ｖ(N2)は
２．６Ｖとなる。

【００４６】このように第１実施形態の発光素子駆動回
路によれば、電流スイッチ３および昇圧スイッチ５をＭ
ＯＳＦＥＴを用いて構成し、各ＭＯＳＦＥＴの動作をデ
ータ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡに従
って制御して、回路の電流経路を切り替え、コンデンサ
４の充放電を行うようにしたことで、簡略な構成により
電源電圧ＶＤＤを昇圧することができるとともに、発光
素子２の発光／消光状態に拘わらず電流源１に対して継
続的に電流が流れ込むようになるため、コンデンサ４の
充放電による従来のような電流源１の不安定動作が低減
されて、発光素子２の安定した高速変調が可能になる。

【００４７】なお、上述した第１実施形態では、電流ス
イッチおよび昇圧スイッチをＭＯＳＦＥＴを用いて構成
するようにしたが、本発明は、スイッチ動作の可能な公
知の素子を用いて各スイッチを構成することが可能であ
り、例えば、接合型ＦＥＴ、ＭＥＳＦＥＴ等を用いるよ
うにしても構わない。

【００４８】また、本発光素子駆動回路における各回路
部品は、個別部品で構成しても構わないし、ＣＭＯＳな
どの半導体プロセスを利用してモノシリックに構成して
も構わない。上記の内容は、以降の実施形態においても
同様である。

【００４９】さらに、本実施形態において、消光状態で
ある時間が長く続く場合は、コンデンサ４の充電を完了
すると電流源１が停止してしまうので、次に発光状態に
切り替わる際に、電流源１の寄生容量を充放電するため
に発光素子２に流れる電流が不安定になって高速変調が
困難となる可能性がある。したがって、本実施形態は消
光状態の時間が規定されたシステムに対して適用するの
が望ましい。

【００５０】次に、本発明の第２実施形態について説明
する。第２実施形態では、光信号によるデータの伝送が
いわゆるバースト伝送方式である場合に好適な発光素子
駆動回路の一例を説明する。

【００５１】図６は、第２実施形態にかかる発光素子駆
動回路の構成を示す図である。ただし、第１実施形態の
構成と同様の部分には同一の符号が付してあり、以下同
様とする。

【００５２】図６に示す発光素子駆動回路は、上述の図
１に示した基本構成について、電流スイッチ３が、例え
ば３つのｎチャネル型ＭＯＳＦＥＴ３１，３２，３３を
用いて構成されると共に、昇圧スイッチ５が、例えば２
つのｐチャネル型ＭＯＳＦＥＴ５１，５２を用いて構成
され、それら電流スイッチ３および昇圧スイッチ５の各
動作が、セル信号ＣＥＬＬ、データ信号ＤＡＴＡおよび
反転データ信号ＸＤＡＴＡに基づいて、それぞれ制御さ
れる構成としたものである。上記のセル信号は、図７の
上段に示すように、バースト的に発生するデータを含ん
だセルがあるタイミングと、セルがないタイミングとを
識別するための信号である。具体的には、例えばデータ
あり（セル内）のときにハイレベルとなり、データなし
（セル外）のときにローレベルとなるようなセル信号Ｃ
ＥＬＬが、外部装置などから与えられるものとする。な
お、電流源１、発光素子２およびコンデンサ４は、上述
の基本構成において説明したものと同様である。

【００５３】電流スイッチ３を構成する、ｎチャネル型
ＭＯＳＦＥＴ３１は、ＮＯＲゲート６３からの出力信号
がゲート端子に入力され、ドレイン端子が発光素子２の
カソード端子に接続され、ソース端子が電流源１の出力
端子１ｏに接続される。ＮＯＲゲート６３には、インバ
ータ６１によって反転されたセル信号ＣＥＬＬと反転デ
ータ信号ＸＤＡＴＡとが入力されている。また、ｎチャ
ネル型ＭＯＳＦＥＴ３２は、ＮＯＲゲート６２からの出
力信号がゲート端子に入力され、ドレイン端子がノード
Ｎ２（コンデンサ４の端子４ａ）に接続され、ソース端
子が電流源１の出力端子１ｏに接続される。ＮＯＲゲー
ト６２には、インバータ６１によって反転されたセル信
号ＣＥＬＬとデータ信号ＤＡＴＡとが入力されている。
さらに、ｎチャネル型ＭＯＳＦＥＴ３３は、インバータ
６１からの出力信号がゲート端子に入力され、ドレイン
端子がノードＮ１（コンデンサ４の端子４ｂ）に接続さ
れ、ソース端子が電流源１の出力端子１ｏに接続され
る。インバータ６１には、セル信号ＣＥＬＬが入力され
ている。

【００５４】昇圧スイッチ５を構成する、ｐチャネル型
ＭＯＳＦＥＴ５１は、インバータ６１からの出力信号が
ゲート端子に入力され、電源電圧ＶＤＤがソース端子に
印加され、ドレイン端子がノードＮ１に接続される。ま
た、ｐチャネル型ＭＯＳＦＥＴ５２は、セル信号ＣＥＬ
Ｌがゲート端子に入力され、電源電圧ＶＤＤがソース端
子に印加され、ドレイン端子がノードＮ２に接続され
る。

【００５５】上記のような構成の発光素子駆動回路で
は、バースト・データが発生していないセル外のタイミ
ングにおいて、コンデンサ４の充電が行われ、バースト
・データが発生しているセル内のタイミングにおいて
は、データのレベルに関係なくコンデンサ４の放電が行
われるように、電流経路の切り替えが行われる。

【００５６】具体的には、図７に示すように、データな
し（セル外）のタイミングでは、セル信号ＣＥＬＬおよ
びデータ信号ＤＡＴＡがそれぞれローレベルとなり、反
転データ信号ＸＤＡＴＡがハイレベルとなる。ローレベ
ルのセル信号ＣＥＬＬは、ｐチャネル型ＭＯＳＦＥＴ５
２のゲート端子に送られると共に、インバータ６１に入
力される。インバータ６１で反転されてハイレベルとな
った信号は、ｎチャネル型ＭＯＳＦＥＴ３３およびｐチ
ャネル型ＭＯＳＦＥＴ５１の各ゲート端子、並びに、Ｎ
ＯＲゲート６２，６３にそれぞれ送られる。ＮＯＲゲー
ト６２では、インバータ６１からの出力信号およびデー
タ信号ＤＡＴＡの論理和の否定が演算され、ローレベル
の信号がｎチャネル型ＭＯＳＦＥＴ３２のゲート端子に
送られる。さらに、ＮＯＲゲート６３では、インバータ
６１からの出力信号および反転データ信号ＸＤＡＴＡの
論理和の否定が演算され、ローレベルの信号がｎチャネ
ル型ＭＯＳＦＥＴ３１のゲート端子に送られる。従っ
て、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型
ＭＯＳＦＥＴ３３がそれぞれオンとなり、ｐチャネル型
ＭＯＳＦＥＴ５１およびｎチャネル型ＭＯＳＦＥＴ３
１，３２がそれぞれオフとなる。これにより、図６の破
線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５２、
ノードＮ２、コンデンサ４、ノードＮ１、ｎチャネル型
ＭＯＳＦＥＴ３３、電流源１の順に一定の電流が流れて
コンデンサ４の充電が行われ、図７の中段に示すよう
に、ノードＮ２の電位Ｖ(N2)が電源電圧ＶＤＤとなる。

【００５７】なお、上記のようなセル外のタイミングで
は、コンデンサ４の充電が完了すると電流源１への電流
の流れ込みがなくなることになる。しかし、セル外では
発光素子２を高速変調する必要がないため、電流源１の
動作が停止しても発光素子２の駆動に影響を及ぼすこと
はない。

【００５８】一方、データあり（セル内）のタイミング
では、データ信号ＤＡＴＡがローで消光になる場合と、
データ信号ＤＡＴＡがハイレベルで発光になる場合にお
いて、さらに電流経路の切り替えが行われる。

【００５９】具体的には、セル内において消光になるタ
イミングでは、データ信号ＤＡＴＡがローレベルとな
り、セル信号ＣＥＬＬおよび反転データ信号ＸＤＡＴＡ
がそれぞれハイレベルとなる。これにより、ｐチャネル
型ＭＯＳＦＥＴ５２は、ハイレベルのセル信号ＣＥＬＬ
を受けてオフとなり、ｐチャネル型ＭＯＳＦＥＴ５１
は、インバータ６１で反転されたローレベルの信号を受
けてオンとなる。また、ｎチャネル型ＭＯＳＦＥＴ３３
は、インバータ６１で反転されたローレベルの信号を受
けてオフとなり、ｎチャネル型ＭＯＳＦＥＴ３２は、Ｎ
ＯＲゲート６２から出力されるハイレベルの信号を受け
てオンとなり、ｎチャネル型ＭＯＳＦＥＴ３１は、ＮＯ
Ｒゲート６３から出力されるローレベルの信号を受けて
オフとなる。従って、図６の一点鎖線矢印で示すように
（一部は実線と重なっている）、ｐチャネル型ＭＯＳＦ
ＥＴ５１、ノードＮ１、コンデンサ４、ノードＮ２、ｎ
チャネル型ＭＯＳＦＥＴ３２、電流源１の順に一定の電
流が流れるようになる。このとき、図７の中段に示すよ
うに、ノードＮ２の電位Ｖ(N2)は、ＶＤＤ＋｜Ｖth(p)
｜に昇圧されるが、発光素子２を通る経路には電流が流
れないため発光素子２は消光状態となる。

【００６０】また、セル内において発光になるタイミン
グでは、セル信号ＣＥＬＬおよびデータ信号ＤＡＴＡが
それぞれハイレベルとなり、反転データ信号ＸＤＡＴＡ
がローレベルとなる。これにより、ｐチャネル型ＭＯＳ
ＦＥＴ５２は、ハイレベルのセル信号ＣＥＬＬを受けて
オフとなり、ｐチャネル型ＭＯＳＦＥＴ５１は、インバ
ータ６１で反転されたローレベルの信号を受けてオンと
なる。また、ｎチャネル型ＭＯＳＦＥＴ３３は、インバ
ータ６１で反転されたローレベルの信号を受けてオフと
なり、ｎチャネル型ＭＯＳＦＥＴ３２は、ＮＯＲゲート
６２から出力されるローレベルの信号を受けてオフとな
り、ｎチャネル型ＭＯＳＦＥＴ３１は、ＮＯＲゲート６
３から出力されるハイレベルの信号を受けてオンとな
る。従って、図６の実線矢印で示すように、ｐチャネル
型ＭＯＳＦＥＴ５１、ノードＮ１、コンデンサ４、ノー
ドＮ２、発光素子２、ｎチャネル型ＭＯＳＦＥＴ３１、
電流源１の順に一定の電流が流れ、昇圧されたノードＮ
２の電位Ｖ(N2)が発光素子２に印加されて、発光素子２
が発光状態となる。

【００６１】なお、上記のような回路構成では、セル内
において、コンデンサ４に蓄えられた電荷が発光／消光
に関係なく放電されるため、１つのセルの長さ等の条件
に応じてコンデンサ４の容量を設定する必要がある。具
体的な設定の一例を次に示す。

【００６２】例えば、発光素子２についての最大駆動電
流値Ｉが１００ｍＡ、１つのセルの長さに相当する時間
Ｔが３μｓ（ただし、許容セル数を１セルとする）、ｐ
チャネル型ＭＯＳＦＥＴ５２のしきい値電圧Ｖth(p)が
０．８Ｖ、発光素子２および駆動回路に必要な電圧ＶLD
Dが２．５Ｖ以上であるような条件で本回路を使用する
とすると、コンデンサ４の容量Ｃ１の大きさは、蓄えら
れる電荷をＱ、端子間の電位差をΔＶとして、Ｑ＝Ｃ１
・ΔＶ＝Ｉ・Ｔの関係を使用し、次の条件を満足するよ
うに設計すればよい。

【００６３】 Ｃ１≧Ｉ・Ｔ／ΔＶ ≧Ｉ・Ｔ／（ＶＤＤ＋Ｖth(p)−ＶLDD） ≧１００ｍＡ・３μｓ／（１．８＋０．８−２．５）Ｖ ≧３μＦ 上記のような使用条件においては、例えば３．３μＦ等
の容量を有するコンデンサを使用することが可能であ
る。

【００６４】このように第２実施形態によれば、バース
ト伝送方式においては、セル信号ＣＥＬＬ等を利用して
電流経路の切り替え制御を行い、セル外のタイミングで
はコンデンサ４を充電し、セル内のタイミングではコン
デンサ４を放電するようにしても、第１実施形態の場合
と同様な効果を得ることが可能である。

【００６５】なお、第２実施形態では、セル内でデータ
信号がローレベルとなるタイミングにおいて、コンデン
サ４に蓄えられた電荷が放電されるような回路構成とし
ているが、例えば、図８に示す回路構成となるように変
形することによって、消光時にコンデンサ４の電荷を無
駄に消費するようなことが回避される。すなわち、図８
の回路構成では、ノードＮ２に接続していたｎチャネル
型ＭＯＳＦＥＴ３２のドレイン端子を、電源電圧ＶＤＤ
が印加されるｐチャネル型ＭＯＳＦＥＴ５１，５２の共
通接続点に接続するようにしたものである。これによ
り、セル内における消光時の電流経路が、図８の一点鎖
線矢印で示すように、コンデンサ４を経由することなく
ｎチャネル型ＭＯＳＦＥＴ３２から電流源１に向かうも
のとなる。このような回路構成とすることにより、セル
内にある状態をより長い時間保つことが可能になる。

【００６６】次に、本発明の第３実施形態について説明
する。上述の第２実施形態がセル信号を利用してセル外
のタイミングでコンデンサを充電するように電流経路を
切り替える構成であったのに対して、第３実施形態は、
さらにクロック信号も利用してセル外のタイミングでコ
ンデンサを充電するようにした一例を示すものである。

【００６７】図９は、第３実施形態にかかる発光素子駆
動回路の構成を示す図である。図９に示す発光素子駆動
回路は、前述の図６に示した第２実施形態について、デ
ータ信号ＤＡＴＡに同期したクロック信号ＣＬＫが外部
等より与えられ、該クロック信号ＣＬＫを分周回路６４
にて分周してクロック信号ＣＬＫ’を生成し、そのクロ
ック信号ＣＬＫ’と、第２実施形態でも用いた、セル信
号ＣＥＬＬ、データ信号ＤＡＴＡおよび反転データ信号
ＸＤＡＴＡとに基づいて、電流スイッチ３および昇圧ス
イッチ５の各動作がそれぞれ制御される。また、後述す
るように、昇圧されたノードＮ２の電位はクロック信号
ＣＬＫ’に従って変動するため、整流器７１およびコン
デンサ７２を付加して整流を行い、昇圧された電源電圧
の安定化を図っている。

【００６８】分周回路６４は、例えば、直列に接続され
た２つのＤフリップフロップ６４ａ，６４ｂ等を用いて
構成される。Ｄフリップフロップ６４ａは、外部から与
えられるクロック信号ＣＬＫがクロック入力端子に入力
され、データ入力端子と反転データ出力端子とが互いに
接続される。また、Ｄフリップフロップ６４ｂは、Ｄフ
リップフロップ６４ａのデータ出力端子から出力される
信号がクロック入力端子に入力され、データ入力端子と
反転データ出力端子とが互いに接続される。このＤフリ
ップフロップ６４ｂのデータ出力端子から出力される信
号は、クロック信号ＣＬＫの周波数を分周したクロック
信号ＣＬＫ’となり、ＮＡＮＤゲート６５に入力され
る。ＮＡＮＤゲート６５には、インバータ６６で反転さ
れたセル信号ＣＥＬＬも入力されていて、クロック信号
ＣＬＫ’および反転されたセル信号ＣＥＬＬの論理積の
否定が演算され、該演算結果がｐチャネル型ＭＯＳＦＥ
Ｔ５２のゲート端子およびインバータ６１に送られる。
また、インバータ６６で反転されたセル信号ＣＥＬＬは
ＮＯＲゲート６２，６３にもそれぞれ送られる。

【００６９】整流器７１は、例えば、コンデンサ４の端
子４ａ等が接続するノードＮ２と、発光素子２のアノー
ド端子等が接続するノードＮ３との間で、ノードＮ２か
らノードＮ３への向きを順方向として接続される。ま
た、コンデンサ７２は、ノードＮ３と接地端子の間に接
続される。

【００７０】上記のような構成の発光素子駆動回路で
は、バースト・データが発生していないセル外のタイミ
ングにおいて、分周されたクロック信号ＣＬＫ’に従い
コンデンサ４およびコンデンサ７２の充電が行われ、バ
ースト・データが発生しているセル内のタイミングにお
いては、データのレベルに関係なくコンデンサ７２の放
電が行われるように、電流経路の切り替えが行われる。

【００７１】具体的には、図１０に示すように、データ
なし（セル外）のタイミングでは、セル信号ＣＥＬＬお
よびデータ信号ＤＡＴＡがそれぞれローレベルとなり、
図示しない反転データ信号ＸＤＡＴＡがハイレベルとな
る。一方、分周されたクロック信号ＣＬＫ’は、データ
の有無（セル内外）に拘わらず、分周回路６４で設定さ
れた周期でハイレベルとローレベルを繰り返す。

【００７２】セル外においてクロック信号ＣＬＫ’がハ
イレベルの場合を考えると、ハイレベルのクロック信号
ＣＬＫ’およびインバータ６６から出力されるハイレベ
ルの信号がＮＡＮＤゲート６５に送られ、該ＮＡＮＤゲ
ート６５からはローレベルの信号がｐチャネル型ＭＯＳ
ＦＥＴ５２およびインバータ６１に出力される。そし
て、インバータ６１で反転されたハイレベルの信号がｐ
チャネル型ＭＯＳＦＥＴ５１およびｎチャネル型ＭＯＳ
ＦＥＴ３３にそれぞれ送られる。また、ローレベルのデ
ータ信号ＤＡＴＡおよびインバータ６６で反転されたハ
イレベルの信号がＮＯＲゲート６２に送られ、該ＮＯＲ
ゲート６２からはローレベルの信号がｎチャネル型ＭＯ
ＳＦＥＴ３２に送られる。さらに、ハイレベルの反転デ
ータ信号ＸＤＡＴＡおよびインバータ６６で反転された
ハイレベルの信号がＮＯＲゲート６３に送られ、該ＮＯ
Ｒゲート６３からはローレベルの信号がｎチャネル型Ｍ
ＯＳＦＥＴ３１に送られる。従って、ｐチャネル型ＭＯ
ＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３がそ
れぞれオンし、ｐチャネル型ＭＯＳＦＥＴ５１およびｎ
チャネル型ＭＯＳＦＥＴ３１，３２がそれぞれオフす
る。これにより、図９の破線矢印で示すように、ｐチャ
ネル型ＭＯＳＦＥＴ５２、ノードＮ２、コンデンサ４、
ノードＮ１、ｎチャネル型ＭＯＳＦＥＴ３３、電流源１
の順に一定の電流が流れてコンデンサ４の充電が行われ
る。

【００７３】また、セル外でクロック信号ＣＬＫ’がロ
ーレベルとなったときには、ＮＡＮＤゲート６５からハ
イレベルの信号が出力され、インバータ６１からはロー
レベルの信号が出力されて、ｐチャネル型ＭＯＳＦＥＴ
５１がオンし、ｐチャネル型ＭＯＳＦＥＴ５２およびｎ
チャネル型ＭＯＳＦＥＴ３３がそれぞれオフする。ま
た、ｎチャネル型ＭＯＳＦＥＴ３１，３２は、クロック
信号ＣＬＫ’がハイレベルのときと同じくそれぞれオフ
となる。これにより、図９の二点鎖線矢印で示すよう
に、ｐチャネル型ＭＯＳＦＥＴ５１、ノードＮ１、コン
デンサ４、ノードＮ２、整流器７１、ノードＮ３、コン
デンサ７２の順に一定の電流が流れるようになる。この
とき、ノードＮ２の電位Ｖ(N2)は、コンデンサ４に蓄え
られて電荷によってＶＤＤ＋｜Ｖth(p)｜まで昇圧さ
れ、そして、整流器７１およびコンデンサ７２を電流が
流れることでコンデンサ７２が充電される。

【００７４】なお、整流器７１において端子間電圧分の
電圧ドロップが発生するため、ｐチャネル型ＭＯＳＦＥ
Ｔ５２としてはしきい値電圧Ｖth(p)が高めの素子を用
いるのが望ましく、例えば、しきい値電圧Ｖth(p)が１
Ｖ程度の素子を使用するのが好適である。また、整流器
７１の順方向動作時の動作電圧は、極力小さなものが望
ましく、例えば、しきい値電圧Ｖth(r)が０．３Ｖ程度
のＭＯＳトランジスタ等を用いた整流器を用いるのが好
適である。上記のような回路部品を用いた場合、電源電
圧ＶＤＤを１．８Ｖとすると、ノードＮ３の電位Ｖ(N3)
は、約０．７（＝１−０．３）Ｖだけ昇圧されて約２．
５Ｖで安定になる。

【００７５】上記のようにして、セル外のタイミングに
おいては分周されたクロック信号に従ってコンデンサ
４，７２の充電が行われる。なお、このとき、コンデン
サ４，７２の充電が完了すると電流源１への電流の流れ
込みがなくなることになるが、セル外では発光素子２を
高速変調する必要がないため、電流源１の動作が停止し
ても発光素子２の駆動に影響を及ぼすことはない。

【００７６】一方、セル内のタイミングでは、ハイレベ
ルのセル信号ＣＥＬＬがインバータ６６で反転されてロ
ーレベルとなってＮＡＮＤゲート６５に送られるため、
該ＮＡＮＤゲート６５からは、クロック信号ＣＬＫ’の
レベルに関係なくハイレベルの信号が出力される。これ
により、第２実施形態におけるセル内のタイミングの場
合と同様にして、ｐチャネル型ＭＯＳＦＥＴ５１がオン
し、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型
ＭＯＳＦＥＴ３３がそれぞれオフするとともに、データ
信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡのレベル
に応じてｎチャネル型ＭＯＳＦＥＴ３２および３１がス
イッチ動作する。

【００７７】具体的には、データ信号がハイレベルのと
き、ｎチャネル型ＭＯＳＦＥＴ３１がオンし、ｎチャネ
ル型ＭＯＳＦＥＴ３２がオフして、図９の実線矢印で示
すように、コンデンサ７２、ノードＮ３、発光素子２、
ｎチャネル型ＭＯＳＦＥＴ３１、電流源１の順に一定の
電流が流れて、昇圧されたノードＮ３の電圧Ｖ(N3)が発
光素子２に印加されて発光状態となる。

【００７８】また、データ信号がローレベルのときに
は、ｎチャネル型ＭＯＳＦＥＴ３２がオンし、ｎチャネ
ル型ＭＯＳＦＥＴ３１がオフして、図９の一点鎖線矢印
で示すように、コンデンサ７２、ノードＮ３、ｎチャネ
ル型ＭＯＳＦＥＴ３２、電流源１の順に一定の電流が流
れて、発光素子２が消光状態となる。図１０の下段に
は、発光素子２に与えられる駆動電流ＩLDの変化の様子
を示しておく。

【００７９】このように第３実施形態によれば、セル信
号ＣＥＬＬに応じてセル外のタイミングを判断し、分周
したクロック信号ＣＬＫ’に従ってコンデンサの充電を
行うようにしても、第２実施形態の場合と同様な効果を
得ることが可能である。また、整流器７１およびコンデ
ンサ７２を設けたことで、クロック信号ＣＬＫ’に応じ
た電圧の変動が安定化されて、昇圧された高い電源電圧
を発光素子２に印加することができる。

【００８０】なお、上述した第３実施形態では、クロッ
ク信号ＣＬＫを分周回路６４で分周してスイッチ制御に
用いるようにしたが、本発明は、分周を行うことなくク
ロック信号ＣＬＫを直接制御に用いることも可能であ
る。また、分周の割合は、クロック信号ＣＬＫの周波数
に応じて適宜に設定することができる。

【００８１】さらに、セル外のタイミングにおいて、電
流が電流源１に流れ込む回路構成としたが、例えば図１
１に示すように、ｎチャネル型ＭＯＳＦＥＴ３３のソー
ス端子を接地するようにしても構わない。このような回
路構成にすることで、コンデンサの充電時間を短縮する
ことが可能になる。

【００８２】加えて、セル内のタイミングにおいて、コ
ンデンサ７２に蓄えられた電荷が放電されるような回路
構成としているが、例えば、図１２に示す回路構成とな
るように変形することによって、消光時にコンデンサ７
２の電荷を無駄に消費するようなことが回避される。す
なわち、図１２の回路構成では、ノードＮ３に接続して
いたｎチャネル型ＭＯＳＦＥＴ３２のドレイン端子を、
電源電圧ＶＤＤが印加されるｐチャネル型ＭＯＳＦＥＴ
５１，５２の共通接続点に接続するようにしたものであ
る。これにより、セル内における消光時の電流経路が、
図１２の一点鎖線矢印で示すように、ｎチャネル型ＭＯ
ＳＦＥＴ３２から電流源１に向かうものとなって、本回
路のさらなる低消費電力化と共に、セル内にある状態を
より長い時間保つことが可能になる。

【００８３】次に、本発明の第４実施形態について説明
する。第４実施形態は、上述した第３実施形態につい
て、外部等から与えられていたセル信号ＣＥＬＬを、デ
ータ信号ＤＡＴＡを基に回路内部で生成するように改良
を加えた一例を示すものである。

【００８４】図１３は、第４実施形態にかかる発光素子
駆動回路の構成を示す図である。図１３に示す発光素子
駆動回路は、例えば前述の図１２に示した第３実施形態
について、データ信号ＤＡＴＡを基に、セル信号ＣＥＬ
Ｌに相当するデータ検出信号ＤＡＴＡ−ＤＥＴを生成す
るデータ検出部８を設け、ＮＯＲゲート６２，６３およ
びインバータ６６を省略するようにした構成である。上
記以外の回路構成は図１２に示した回路構成と同様であ
る。

【００８５】図１４は、データ検出部８の具体的な回路
構成の一例を示す図である。図１４において、データ検
出部８は、８つのＤフリップフロップＦ１〜Ｆ８からな
るシフトレジスタ８１と、各ＤフリップフロップＦ１〜
Ｆ８の反転データ出力信号のＮＡＮＤを演算するＮＡＮ
Ｄゲート８２と、該ＮＡＮＤゲート８２の出力信号をデ
ータ入力としてデータ検出信号ＤＡＴＡ−ＤＥＴを出力
するＤフリップフロップ８３とを有する。

【００８６】シフトレジスタ８１の各Ｄフリップフロッ
プＦ１〜Ｆ８は、クロック信号ＣＬＫがクロック入力端
子にそれぞれ入力される。初段のＤフリップフロップＦ
１は、入力データ信号ＤＡＴＡ−ＩＮがデータ入力端子
Ｄに入力され、データ出力端子ＱがＤフリップフロップ
Ｆ２のデータ入力端子に接続され、反転データ出力端子
ＸＱがＮＡＮＤゲート８２の入力端子に接続される。２
段目以降の各ＤフリップフロップＦ２〜Ｆ８は、隣り合
うＤフリップフロップのデータ出力端子Ｑとデータ入力
端子Ｄとが互いに接続され、各々の反転データ出力端子
ＸＱがＮＡＮＤゲート８２の入力端子にそれぞれ接続さ
れる。なお、ここでは、５段目のＤフリップフロップＦ
５のデータ出力および反転データ出力が、データ信号Ｄ
ＡＴＡおよび反転データ信号ＸＤＡＴＡとして取り出さ
れ、図１３に示したｎチャネル型ＭＯＳＦＥＴ３１およ
び３２の各ゲート端子に送られるものとする。

【００８７】ＮＡＮＤゲート８２は、各Ｄフリップフロ
ップＦ１〜Ｆ８の反転データ出力の論理積の否定を演算
して、該演算結果を示す信号をＤフリップフロップ８３
のデータ入力端子Ｄに送る。Ｄフリップフロップ８３
は、クロック信号ＣＬＫがクロック入力端子に入力され
ていて、ＮＡＮＤゲート８２からの出力信号を受けて、
データ出力端子Ｄからデータ検出信号ＤＡＴＡ−ＤＥＴ
を出力する、このデータ検出信号ＤＡＴＡ−ＤＥＴが、
図１３に示したＮＡＮＤゲート６５に送られる。なお、
ＮＡＮＤゲート６５には、第３実施形態の場合と同様
に、分周回路６４で分周されたクロック信号ＣＬＫ’が
入力されている。

【００８８】ここで、上記データ検出部８の動作につい
て簡単に説明する。データ検出部８では、図１５に示す
ように、データ信号ＤＡＴＡのローレベルが続いた後ハ
イレベルに転じる４ビット前に、データ検出信号がデー
タ有りを示すハイレベルとなり、また、データ信号ＤＡ
ＴＡのローレベルが８ビット以上連続する場合に、デー
タ信号ＤＡＴＡの最後のハイレベル後の４ビット間につ
いて、データ検出信号がハイレベルとなるような動作が
行われる。

【００８９】具体的には、シフトレジスタ８１への入力
データ信号ＤＡＴＡ−ＩＮが、ローレベルを示す「０」
で連続する状態と、ハイレベルを示す「１」を含んだ状
態との間で切り替わるとき、データ検出部８の各部の論
理値は、次の表１に示すように変化する。

【００９０】

【表１】

【００９１】表１より、シフトレジスタ８１によって５
ビット分だけ遅延された入力データ信号ＤＡＴＡ−ＩＮ
がデータ信号ＤＡＴＡとして出力されるとともに、その
データ信号ＤＡＴＡが「０」から「１」に変化する４ビ
ット前に、データ検出信号ＤＡＴＡ−ＤＥＴが「０」か
ら「１」に変化し、データ信号ＤＡＴＡが「１」から
「０」に変化した４ビット後に、データ検出信号ＤＡＴ
Ａ−ＤＥＴが「１」から「０」に変化する様子がわか
る。

【００９２】このようにデータ検出部８で生成されるデ
ータ検出信号ＤＡＴＡ−ＤＥＴは、データ信号ＤＡＴＡ
の「１」を検出してハイレベルとなり、データ信号ＤＡ
ＴＡの「０」連続を検出してローレベルとなるので、上
述の第３実施形態で用いたセル信号ＣＥＬＬに相当する
信号が、本回路内で生成されることになる。そして、こ
のデータ検出信号ＤＡＴＡ−ＤＥＴが、ＮＡＮＤゲート
６５に送られ、第３実施形態の場合と同様にして、各ス
イッチの動作が制御され電流経路の切り替えが行われる
ようになる。

【００９３】上記のように第４実施形態では、データ信
号ＤＡＴＡおよびクロック信号ＣＬＫを用いてデータ検
出信号ＤＡＴＡ−ＤＥＴを生成するようにしたことで、
セル信号ＣＥＬＬが与えられないシステムであっても、
発光素子２を高い電圧で高速に駆動することが可能であ
る。このような回路構成は、バースト伝送方式に限ら
ず、通常の連続伝送方式に対しても適用可能であるとい
う利点がある。

【００９４】なお、上述した第４実施形態では、デジタ
ル回路で構成されたデータ検出部８を用いる場合につい
て説明したが、本発明に適用されるデータ検出部８の回
路構成はこれに限られるものではない。

【００９５】図１６は、アナログ回路を使用してデータ
検出部を構成した一例を示す図である。図１６のデータ
検出部８’では、入力データ信号ＤＡＴＡ−ＩＮが２つ
のＤフリップフロップｆ１，ｆ２によって遅延されて、
データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡが
生成される。また、ＭＯＳＦＥＴ８４ａ〜８４ｆ、電流
源８５ａ，８５ｂ、インバータ８６およびコンデンサ８
７で構成されるアナログ回路により、入力データ信号Ｄ
ＡＴＡ−ＩＮを基にデータ検出信号ＤＡＴＡ−ＤＥＴが
生成される。

【００９６】このアナログ回路は、ｐチャネル型ＭＯＳ
ＦＥＴ８４ａ，８４ｂおよびｎチャネル型ＭＯＳＦＥＴ
８４ｃ，８４ｄが、電源電圧端子と接地端子の間に直列
に接続される。ｐチャネル型ＭＯＳＦＥＴ８４ｂおよび
ｎチャネル型ＭＯＳＦＥＴ８４ｃの共通の接続点には、
一端が接地されたコンデンサ８７の他端が接続されると
共に、インバータ８６の入力端子が接続される。このイ
ンバータ８６の出力信号がデータ検出信号ＤＡＴＡ−Ｄ
ＥＴとなる。また、電源電圧端子と接地端子の間には、
ｐチャネル型ＭＯＳＦＥＴ８４ｅおよび電流量Ｉ１の電
流源８５ａ、並びに、電流量Ｉ２の電流源８５ｂおよび
ｎチャネル型ＭＯＳＦＥＴ８４ｆがそれぞれ接続されて
いる。なお、電流量Ｉ２は電流量Ｉ１よりも十分に大き
いものとする。ｐチャネル型ＭＯＳＦＥＴ８４ｅは、ゲ
ート−ドレイン端子間が接続され、かつ、ゲート端子が
ｐチャネル型ＭＯＳＦＥＴ８４ａのゲート端子に接続さ
れて、カレントミラーを形成している。また、ｎチャネ
ル型ＭＯＳＦＥＴ８４ｆも、ゲート−ドレイン端子間が
接続され、かつ、ゲート端子がｐチャネル型ＭＯＳＦＥ
Ｔ８４ｄのゲート端子に接続されて、カレントミラーを
形成している。

【００９７】上記のような構成のデータ検出部８’で
は、入力データ信号ＤＡＴＡ−ＩＮがローレベルのと
き、ｐチャネル型ＭＯＳＦＥＴ８４ａからコンデンサ８
７に向けて電流Ｉ１が流れてコンデンサ８７が充電され
る。一方、入力データ信号ＤＡＴＡ−ＩＮがハイレベル
のときには、コンデンサ８７に蓄えられた電荷がｎチャ
ネル型ＭＯＳＦＥＴ８４ｄを介して放電される。したが
って、データ検出信号ＤＡＴＡ−ＤＥＴのレベルは、イ
ンバータ８６のしきい値電圧を基準として、コンデンサ
８７に蓄えられた電荷に応じて切り替わるようになる。

【００９８】具体的に、例えば、電流量Ｉ１が１００μ
Ａ、電流量Ｉ１が１０ｍＡ、コンデンサ８７の容量値が
３０ｐＦ、インバータ８６のしきい値電圧が０．９Ｖで
ある場合の回路動作を、図１７を用いて説明する。

【００９９】図１７の上段に示すようにローレベルの入
力データ信号ＤＡＴＡ−ＩＮが続いているときは、ｐチ
ャネル型ＭＯＳＦＥＴ８４ｂがオン、ｎチャネル型ＭＯ
ＳＦＥＴ８４ｃがオフとなっているので、ｐチャネル型
ＭＯＳＦＥＴ８４ａを介して供給される電流Ｉ１によっ
てコンデンサ８７が充電されるので、コンデンサ８７が
接続するノードＮ４の電位Ｖ(N4)は、図１７の３段目に
示すように電源電圧ＶＤＤに張り付く。この結果、イン
バータ８６への入力信号がしきい値を超えて反転され、
図１７の下段に示すようにローレベルのデータ検出信号
ＤＡＴＡ−ＤＥＴが出力される。

【０１００】次に、入力データ信号ＤＡＴＡ−ＩＮがハ
イレベルになると、ｐチャネル型ＭＯＳＦＥＴ８４ｂが
オフ、ｎチャネル型ＭＯＳＦＥＴ８４ｃがオンとなるの
で、コンデンサ８７からｎチャネル型ＭＯＳＦＥＴ８４
ｃ，８４ｄに向かって電流Ｉ２が流れて、コンデンサ８
７の放電が行われる。これによりノードＮ４の電位Ｖ(N
4)は降下し接地レベルに張り付き、データ検出信号ＤＡ
ＴＡ−ＤＥＴはハイレベルに転じる。このデータ検出信
号ＤＡＴＡ−ＤＥＴがハイレベルとなるまでに要する時
間Ｔ１は、コンデンサ８７の電荷をＱ、容量値をＣ、端
子間の電圧をΔＶ、電流値をＩとしたとき、Ｑ＝Ｃ・Δ
Ｖ＝Ｉ・Ｔ１の関係を利用して計算すると次のようにな
る。

【０１０１】 Ｔ１＝Ｃ・ΔＶ／Ｉ ＝３０ｐＦ・（１．８−０．９）Ｖ／１０ｍＡ＝２．７ｎｓ 上記の場合、例えば１ビットが６．４３ｎｓの１５６Ｍ
ｂ／ｓでは、入力データの「１」が１ビット以上存在す
ることを検出できる。

【０１０２】入力データ信号ＤＡＴＡ−ＩＮがローレベ
ルになると、ｐチャネル型ＭＯＳＦＥＴ８４ｂがオン、
ｎチャネル型ＭＯＳＦＥＴ８４ｃがオフとなるので、ノ
ードＮ４の電位Ｖ(N4)は再び上昇し始めるが、インバー
タ８６のしきい値電圧を超える前に入力データ信号ＤＡ
ＴＡ−ＩＮがハイレベルになると、上述したようにすぐ
に接地レベルに落ちて、データ検出信号ＤＡＴＡ−ＤＥ
Ｔはハイレベルのままとなる。

【０１０３】その後、ローレベルの入力データ信号ＤＡ
ＴＡ−ＩＮが連続すると、ノードＮ４の電位Ｖ(N4)は上
昇してインバータ８６のしきい値電圧を超えるようにな
り、データ検出信号ＤＡＴＡ−ＤＥＴはローレベルに転
じる。このデータ検出信号ＤＡＴＡ−ＤＥＴがローレベ
ルとなるまでに要する時間Ｔ２は、上記の場合と同様
に、Ｑ＝Ｃ・ΔＶ＝Ｉ・Ｔ１の関係を利用して計算する
と次のようになる。

【０１０４】 Ｔ２＝Ｃ・ΔＶ／Ｉ ＝３０ｐＦ・（０．９−０）Ｖ／１００μＡ＝２７０ｎｓ 上記の場合、例えば１ビットが６．４３ｎｓの１５６Ｍ
ｂ／ｓでは、入力データのローレベルが４２ビット続い
たことに相当する。

【０１０５】このようにアナログ回路を含んで構成され
たデータ検出部８’を用いても、第４実施形態の場合と
実質的に同等なデータ検出信号ＤＡＴＡ−ＤＥＴを生成
することが可能である。

【０１０６】次に、本発明の第５実施形態について説明
する。第５実施形態は、例えば上述した第２実施形態に
ついて、セル信号に代えて、データ信号が連続してロー
レベルとなるタイミングを検出した信号を用いるように
したものである。

【０１０７】図１８は、第５実施形態にかかる発光素子
駆動回路の構成を示す図である。図１８において、本発
光素子駆動回路は、例えば上述の図８に示した回路構成
について、データ検出回路９を設けると共に、該データ
検出回路９から出力されるデータ検出信号ＤＡＴＡ−Ｄ
ＥＴを反転するインバータ６７を設けた構成である。

【０１０８】データ検出回路９は、入力データ信号ＤＡ
ＴＡ−ＩＮおよびクロック信号ＣＬＫの入力を受けて、
入力データ信号ＤＡＴＡ−ＩＮが連続してローレベルと
なるタイミングを検出してハイレベルのデータ検出信号
ＤＡＴＡ−ＤＥＴを出力する。また、ここではデータ検
出回路９がデータ信号ＤＡＴＡおよび反転データ信号Ｘ
ＤＡＴＡを生成して、ＮＯＲゲート６２および６３にそ
れぞれ出力する機能を備えているものとする。上記のよ
うな機能を有するデータ検出回路は一般的であるため、
ここでの具体的な回路構成の説明は省略する。

【０１０９】インバータ６７は、データ検出回路９から
のデータ検出信号ＤＡＴＡ−ＤＥＴを反転して、ｐチャ
ネル型ＭＯＳＦＥＴ５２、インバータ６１およびＮＯＲ
ゲート５２，６３にそれぞれ送る。

【０１１０】上記のような構成の発光素子駆動回路で
は、インバータ６７で反転されたデータ検出信号ＤＡＴ
Ａ−ＤＥＴを、上述の第２実施形態で用いたセル信号Ｃ
ＥＬＬに代えて利用することで、第２実施形態の場合と
同様の作用、効果が得られるようになる。また、この回
路構成は、バースト伝送方式に限らず、通常の連続伝送
方式にも適用できるという利点がある。

【０１１１】次に、本発明の第６実施形態について説明
する。上述した第１〜５実施形態では、コンデンサ４の
充放電を切り替えるときに、電源電圧端子に接続されて
いたコンデンサ４の一方の端子を電源電圧端子から開放
し、電源電圧端子に接続されていなかったコンデンサ４
の他方の端子を電源電圧端子に短絡する、２つの切り替
え動作を同時に行っていた。この切り替えの際、コンデ
ンサ４の充電経路のスイッチと放電（昇圧）経路のスイ
ッチとが、一瞬の間同時にオンする可能性があった。こ
の場合、２つのスイッチ動作によってコンデンサ４の２
つの端子間がショートしてしまうため、せっかく充電し
た電荷を放電して電圧変換効率を低下させてしまうおそ
れがある。そこで、第６実施形態では、上記の切り替え
の際に、充電経路のスイッチと昇圧経路のスイッチとを
一度同時にオフさせてから他方をオンするようなシーケ
ンス制御を行うようにしたものである。

【０１１２】図１９は、第６実施にかかる発光素子駆動
回路の構成を示す図である。図１９に示す回路は、例え
ば上述の図８に示した回路構成について、遅延回路１０
０、インバータ１０１，１０４、ＮＡＮＤゲート１０２
およびＮＯＲゲート１０３で構成されるシーケンス制御
回路を付加したものである。

【０１１３】遅延回路１００は、例えば図２０に示すよ
うに、入力されるセル信号ＣＥＬＬを、複数のインバー
タを用いて所定時間だけ遅延させて、ＮＡＮＤゲート１
０２およびＮＯＲゲート１０３にそれぞれ出力する。Ｎ
ＡＮＤゲート１０２は、遅延回路１００からの出力信号
とセル信号ＣＥＬＬとの論理積の否定を演算して、その
結果を示す信号をｐチャネル型ＭＯＳＦＥＴ５１のゲー
ト端子に送る。ＮＯＲゲート１０３は、遅延回路１００
からの出力信号とセル信号ＣＥＬＬとの論理和の否定を
演算して、その結果を示す信号をインバータ１０４およ
びｎチャネル型ＭＯＳＦＥＴ３３のゲート端子に送る。
インバータ１０４は、ＮＯＲゲート１０３からの出力信
号を反転してｐチャネル型ＭＯＳＦＥＴ５２のゲート端
子に送る。インバータ１０１は、反転したセル信号ＣＥ
ＬＬをＮＯＲゲート６２，６３にそれぞれ送る。

【０１１４】上記のような回路構成におけるシーケンス
制御について、図２１を用いて具体的に説明する。図２
１において、まず、セル外からセル内に切り替える際に
は、コンデンサ４への充電を行う充電経路のスイッチで
あるｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型
ＭＯＳＦＥＴ３３をオンからオフに切り替える。このと
き、昇圧経路のスイッチであるｐチャネル型ＭＯＳＦＥ
Ｔ５１はオフされたままである。この状態で、充電経路
および昇圧経路の各スイッチを一度同時にオフした状態
が実現される。そして、遅延回路１００による遅延時間
Ｔｄが経過した後に、ｐチャネル型ＭＯＳＦＥＴ５１を
オフからオンに切り替えて、セル外からセル内への切り
替えを完了する。

【０１１５】一方、セル内からセル外に切り替える際に
は、上記の場合と逆の順序となる。すなわち、コンデン
サ４の充電を行うために、昇圧経路のスイッチであるｐ
チャネル型ＭＯＳＦＥＴ５１をオンからオフに切り替え
る。このとき、充電経路のスイッチであるｐチャネル型
ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３
はオフされたままである。この状態で、充電経路および
昇圧経路の各スイッチを一度同時にオフした状態が実現
される。そして、遅延回路１００による遅延時間Ｔｄが
経過した後に、ｐチャネル型ＭＯＳＦＥＴ５２およびｎ
チャネル型ＭＯＳＦＥＴ３３をオフからオンに切り替え
て、セル内からセル外への切り替えを完了する。

【０１１６】このように第６実施形態によれば、充電お
よび昇圧（放電）の各電流経路の切り替えをシーケンス
制御するようにしたことで、電流経路の切り替え時にコ
ンデンサ４の２つの端子間がショートすることが回避さ
れるため、電圧変換効率の低下を防いでより確実に電源
電圧を昇圧することが可能になる。

【０１１７】なお、上述した第１〜６実施形態では、発
光を指示するハイレベルのデータ信号ＤＡＴＡや、バー
スト・データを含むセルの存在を示すハイレベルのセル
信号等に基づいて、１回の昇圧を行う構成としたが、こ
のような構成を複数段設けて、さらに高い電圧をい発生
させることが可能であることは自明である。

【０１１８】

【発明の効果】以上説明したように、本発明の発光素子
駆動回路は、データ信号およびそれに対応した制御信号
に従って第１および第２スイッチ部を制御して、電流源
に流れる電流の経路を切り替えるようにしたことで、電
源電圧昇圧部の充電により昇圧された電源電圧が発光素
子に印加されると共に、発光素子の発光／消光状態に関
係なく電流源が作動状態とされるため、低電源電圧化に
対応可能であり、かつ、発光素子の安定した高速変調が
可能な発光素子駆動回路を提供することができる。これ
により、発光素子駆動回路およびそれを用いた各種の情
報・通信機器の低消費電力化を図ることが可能になる。

【図面の簡単な説明】

【図１】本発明による発光素子駆動回路の基本構成を示
す図である。

【図２】図１の回路に用いる電流源の構成例を示す図で
ある。

【図３】本発明による発光素子駆動回路の基本的な動作
を説明するタイムチャートである。

【図４】本発明の第１実施形態にかかる発光素子駆動回
路の構成を示す図である。

【図５】同上第１実施形態の動作を説明するタイムチャ
ートである。

【図６】本発明の第２実施形態にかかる発光素子駆動回
路の構成を示す図である。

【図７】同上第２実施形態の動作を説明するタイムチャ
ートである。

【図８】同上第２実施形態に関連する他の回路構成例を
示す図である。

【図９】本発明の第３実施形態にかかる発光素子駆動回
路の構成を示す図である。

【図１０】同上第３実施形態の動作を説明するタイムチ
ャートである。

【図１１】同上第３実施形態に関連する他の回路構成例
を示す図である。

【図１２】同上第３実施形態に関連するさらに別の回路
構成例を示す図である。

【図１３】本発明の第４実施形態にかかる発光素子駆動
回路の構成を示す図である。

【図１４】同上第４実施形態についてデータ検出部の具
体例を示す回路図である。

【図１５】図１４のデータ検出部から出力される信号を
説明する図である。

【図１６】同上第４実施形態に関連する他のデータ検出
部の具体例を示す回路図である。

【図１７】図１６のデータ検出部から出力される信号を
説明する図である。

【図１８】本発明の第５実施形態にかかる発光素子駆動
回路の構成を示す図である。

【図１９】本発明の第６実施形態にかかる発光素子駆動
回路の構成を示す図である。

【図２０】同上第６実施形態について遅延回路の具体例
を示す図である。

【図２１】同上第６実施形態におけるシーケンス制御を
説明するタイムチャートである。

【図２２】一般的な高速光通信用の発光素子駆動回路の
構成例を示す図である。

【符号の説明】

１…電流源 ２…発光素子 ３…電流スイッチ ４，７２…コンデンサ ５…昇圧スイッチ ８，８’…データ検出部 ９…データ検出回路 ３１，３２，３３…ｎチャネル型ＭＯＳＦＥＴ ５１，５２…ｐチャネル型ＭＯＳＦＥＴ ６１…インバータ ６２，６３…ＮＯＲゲート ６４…分周回路 ６５，８２…ＮＡＮＤゲート ７１…整流器 １００…遅延回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】電流源で発生する一定の電流により発光素
   子を駆動する発光素子駆動回路において、 前記発光素子を発光させるか否かを定めるデータ信号に
   従って、前記電流源に流れる電流の経路の一部を、前記
   発光素子を含んだ発光経路、および、前記発光素子を除
   いた消光経路のいずれかに切り替える第１スイッチ部
   と、 電源電圧の供給により充電された電荷を基に電源電圧の
   昇圧を行う電源電圧昇圧部と、 前記データ信号に対応した制御信号に従って、前記電流
   源に流れる電流の経路の一部を、前記電源電圧昇圧部の
   充電を行う充電経路、および、前記電源電圧昇圧部で昇
   圧された電源電圧を前記発光素子に印加する昇圧経路の
   いずれかに切り替える第２スイッチ部と、 を備えて構成されたことを特徴とする発光素子駆動回
   路。
2. 【請求項２】請求項１記載の発光素子駆動回路であっ
   て、 前記電源電圧昇圧部は、第１端子および第２端子を有す
   るコンデンサを含み、 前記第２スイッチ部は、前記充電経路のとき、前記コン
   デンサの第１端子に前記電源電圧を印加すると共に、前
   記コンデンサの第２端子を前記電流源に繋がる経路に接
   続し、前記昇圧経路のとき、前記コンデンサの第２端子
   に前記電源電圧を印加すると共に、前記コンデンサの第
   １端子を前記発光素子に接続することを特徴とする発光
   素子駆動回路。
3. 【請求項３】請求項２記載の発光素子駆動回路であっ
   て、 前記制御信号は、前記データ信号と共通であり、 前記データ信号が前記発光素子を消光状態にする論理の
   ときには、前記第１および第２スイッチ部の切り替え動
   作によって、前記電源電圧の印加された前記コンデンサ
   の第１端子、前記コンデンサの第２端子および前記電流
   源を順に流れる電流経路が形成されて、前記コンデンサ
   の充電が行われ、 前記データ信号が前記発光素子を発光状態にする論理の
   ときには、前記第１および第２スイッチ部の切り替え動
   作によって、前記電源電圧の印加された前記コンデンサ
   の第２端子、前記コンデンサの第１端子、前記発光素子
   および前記電流源を順に流れる電流経路が形成されて、
   前記発光素子が昇圧された電源電圧により駆動されるこ
   とを特徴とする発光素子駆動回路。
4. 【請求項４】請求項２記載の発光素子駆動回路であっ
   て、 前記制御信号は、前記データ信号が、前記発光素子を発
   光状態にする論理を含んだセル内のタイミングにある
   か、前記セル外のタイミングにあるかを示すセル信号で
   あり、 前記セル信号がセル外のタイミングを示す論理のときに
   は、前記第１および第２スイッチ部の切り替え動作によ
   って、前記電源電圧の印加された前記コンデンサの第１
   端子、前記コンデンサの第２端子および前記電流源を順
   に流れる電流経路が形成されて、前記コンデンサの充電
   が行われ、 前記セル信号がセル内のタイミングを示す論理であり、
   かつ、前記データ信号が前記発光素子を発光状態にする
   論理のときには、前記第１および第２スイッチ部の切り
   替え動作によって、前記電源電圧の印加された前記コン
   デンサの第２端子、前記コンデンサの第１端子、前記発
   光素子および前記電流源を順に流れる電流経路が形成さ
   れて、前記発光素子が昇圧された電源電圧により駆動さ
   れることを特徴とする発光素子駆動回路。
5. 【請求項５】請求項４記載の発光素子駆動回路であっ
   て、 前記セル信号がセル内のタイミングを示す論理であり、
   かつ、前記データ信号が前記発光素子を消光状態にする
   論理のときには、前記第１および第２スイッチ部の切り
   替え動作によって、前記コンデンサおよび前記発光素子
   を除いた電流経路が形成されることを特徴とする発光素
   子駆動回路。
6. 【請求項６】請求項４または５記載の発光素子駆動回路
   であって、 前記データ信号の有限の長さの範囲内に、前記発光素子
   を発光状態にする論理があるか否かを検出するデータ検
   出部を備え、該データ検出部の検出結果が前記セル信号
   として用いられる構成としたことを特徴とする発光素子
   駆動回路。
7. 【請求項７】請求項４〜６のいずれか１つに記載の発光
   素子駆動回路であって、 前記制御信号が、前記データ信号に同期したクロック信
   号に基づく信号および前記セル信号であり、 前記コンデンサによって昇圧された電源電圧を整流して
   前記発光素子に印加する整流部を備え、 前記セル信号がセル外のタイミングを示す論理であり、
   かつ、前記クロック信号に基づく信号が示す２つの論理
   のうちの一方のときには、前記第１および第２スイッチ
   部の切り替え動作によって、前記電源電圧の印加された
   前記コンデンサの第１端子、前記コンデンサの第２端子
   および前記電流源を順に流れる電流経路が形成されて、
   前記コンデンサの充電が行われ、 前記セル信号がセル外のタイミングを示す論理であり、
   かつ、前記クロック信号に基づく信号が示す２つの論理
   のうちの他方のときには、前記第１および第２スイッチ
   部の切り替え動作によって、前記電源電圧の印加された
   前記コンデンサの第２端子、前記コンデンサの第１端子
   および前記整流部を順に流れる電流経路が形成され、 前記セル信号がセル内のタイミングを示す論理であり、
   かつ、前記データ信号が前記発光素子を発光状態にする
   論理のときには、前記第１および第２スイッチ部の切り
   替え動作によって、前記整流部、前記発光素子および前
   記電流源を順に流れる電流経路が形成されて、前記発光
   素子が前記整流部で整流された電圧により駆動されるこ
   とを特徴とする発光素子駆動回路。
8. 【請求項８】請求項１〜７のいずれか１つに記載の発光
   素子駆動回路であって、 前記第２スイッチ部における充電経路および昇圧経路の
   切り替えの際に、前記電源電圧昇圧部に対する電源電圧
   の供給が一時的に中断されるように前記第２スイッチ部
   の動作を制御するシーケンス制御部を備えて構成された
   ことを特徴とする発光素子駆動回路。